JP2800702B2 - 半導体装置 - Google Patents

半導体装置

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    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は高耐圧のMOS型トラン
ジスタを備える半導体装置に関し、特にチャネルストッ
パ領域を有するMOS型トランジスタにおけるソース−
ドレイン間のリークを抑制した半導体装置に関する。

【0002】

【従来の技術】複数のMOS型トランジスタを同一半導
体基板に形成する場合、隣接するトランジスタ間での絶
縁分離を図るために素子分離領域下に基板と同一導電型
のチャネルストッパ領域を設けることが行われている。
しかしながら、このチャネルストッバ領域がソース,ド
レイン領域等の高濃度不純物領域に接して形成される
と、その接した領域でのPN接合の逆方向特性が劣化さ
れ、リーク電流が発生されることになる。このため、チ
ャネルストッパ領域と高濃度不純物領域とが直接接触す
ることがないオフセット領域を設けることが提案されて
いるが、このオフセット領域がゲート電極の直下に存在
すると、この領域での電気的反転が生じ易くなり、ドレ
イン−ソース間にリークが発生することになる。

【0003】このため、従来ではオフセット構造を採用
する一方で、ゲート電極直下でのソース−ドレイン間リ
ークの防止を図ったものが提案されている。例えば、図
3及び図4は特開平2−15672号公報に記載されて
いるものであり、図3は平面レイアウト図、図4
(a),(b),(c)はそれぞれ図3のaa線、bb
線、cc線断面図である。これらの図において、N型半
導体基板21にPウェル22を形成し、その上にフィー
ルド酸化膜23、ゲート酸化膜24、ゲート電極(ポリ
シリコン)25を形成した後、フィールド酸化膜23と
ゲート電極25をマスクにしてN型高濃度領域27を形
成し、ソース,ドレインの各領域を形成する。前記フィ
ールド酸化膜23の下側にP型高濃度領域のチャネルス
トッバ領域28が形成され、このチャネルストッパ領域
28はソース領域には直接接触させているが、ゲート電
極25の直下の途中から外側へ後退させており、ドレイ
ン領域に対しては接触させないようにオフセット領域2
9を設けている。

【0004】この従来の構成では、ドレイン領域を構成
するN型高濃度領域27とチャネルストッパ領域28と
の間にオフセット領域29が存在するために、耐圧20
V程度までは十分な高耐圧化を図ることができる。ま
た、ゲート電極25の直下のチャネル近傍にもチャネル
ストッパ領域28が存在しているため、ドレイン−ソー
ス間のリーク電流を抑制することが可能となる。なお、
ソースはグランドレベルで使用されるため、ソース領域
にオフセット領域が存在していなくとも前記した逆方向
特性の劣化が問題となることはない。

【0005】

【発明が解決しようとする課題】しかしながら、この従
来の構成では、ゲート電極25の直下において、ドレイ
ン領域に接する領域にはチャネルストッパ領域28が存
在していないため、この領域で前記したリークの発生が
生じるという問題がある。

【0006】また、この構成ではドレイン領域はN型高
濃度領域27のみで構成されているため、20V以上の
高耐圧を得ることは困難である。この問題に対しては、
ドレイン領域の周囲にN型低濃度領域を備えた、いわゆ
る二重ドレイン構造を採用することが考えられるが、こ
の場合にはゲート電極の直下にN型低濃度領域が存在さ
れることでチャネル長が長くなり、高耐圧化に伴ってオ
ン抵抗が増大してしまうこともある。

【0007】

【発明の目的】本発明の目的は、高耐圧化を図るととも
にソース−ドレイン間のリークを抑制した半導体装置を
提供することにある。

【0008】

【課題を解決するための手段】本発明の半導体装置は、
MOS型トランジスタを構成するソース領域とドレイン
領域の少なくとも一方が基板と反対の導電型の低濃度領
域と高濃度領域とで構成され、フィールド酸化膜の下側
に形成されるチャネルストッパ領域はソース領域及びド
レイン領域との間に両者を離間させるオフセット領域を
有し、かつゲート電極の直下においてはチャネルストッ
パ領域は素子領域に向けて突出形成されて低濃度領域に
接触されることを特徴とする。

【0009】例えば、ソース・ドレイン領域の少なくと
も一方は、前記半導体層に形成された低濃度領域と、こ
の低濃度領域内に形成された高濃度領域とで構成され、
低濃度領域はゲート電極の直下の領域まで延長形成さ
れ、この延長形成された領域においてチャネルストッパ
領域に接触される。この場合、ソース・ドレイン領域の
それぞれが低濃度領域と高濃度領域で形成され、ゲート
電極の直下においてソース・ドレイン領域のそれぞれの
低濃度領域にチャネルストッパ領域が接触されることが
好ましい。

【0010】また、チャネルストッパ領域の表面濃度
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度であることが好ましい。

【0011】

【作用】チャネルストッパ領域はソース,ドレインの各
領域を構成する高濃度領域及び低濃度領域に対してオフ
セット領域が設けられているため、チャネルストッパ領
域を高濃度に形成しても、PN接合の逆方向特性が劣化
されることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下では、チャネルストッパ領域は低
濃度領域に接触されているため、チャネル領域に隣接す
る半導体層での反転現象が生じることはなく、リークの
発生が防止される。

【0012】更に、チャネルストッパ領域は低濃度領域
にのみ接触しているためにPN接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。

【0013】

【実施例】次に、本発明の実施例を図面を参照して説明
する。図1は本発明の半導体装置の一実施例の平面レイ
アウト図であり、図2(a),(b),(c),(d)
はそれぞれ図1のAA線、BB線、CC線、DD線の断
面図である。1E15/cm3 程度にリンがドープされ
たN型シリコン基板1に、表面濃度が3E16/c
3 、深さ10μmのPウェル2が形成され、このPウ
ェル2の表面に素子領域を画成するための厚さ1.2μ
mの厚いフィールド酸化膜3が形成される。また、素子
領域には厚さ約0.05μmの薄いゲート酸化膜4が形
成される。そして、このゲート酸化膜4の上にはリンが
5E19/cm3 ドープされたポリシリコンからなるゲ
ート電極5が、長さ約5μm、厚さ0.6μmに形成さ
れる。

【0014】また、前記Pウェル2には、表面濃度が5
E16/cm3 に砒素或いはボロンをドープした深さ約
3μmのN型低濃度領域6を形成する。そして、このN
型低濃度領域6の内部に表面濃度が1E20/cm3
砒素をドープした、深さ約0.3μmのN型高濃度領域
7を形成し、これらN型低濃度領域6とN型高濃度領域
7でそれぞれソース領域とドレイン領域とを構成してい
る。

【0015】更に、前記フィールド酸化膜3の下側に
は、表面濃度が3E17/cm3 にリンをドープした深
さ約2μmのチャネルストッパ領域8が形成されてい
る。ここで、このチャネルストッパ領域8は、前記ゲー
ト電極5の直下を除く領域では、前記N型低濃度領域6
の外周から後退されてN型低濃度領域6との間にオフセ
ット領域9が設けられている。一方、前記ゲート電極5
の直下の領域では、チャネルストッパ領域8の一部が素
子領域に向けて内方に突出されており、その先端部が前
記N型低濃度領域6に接し、かつ同時にチャネル領域1
0に接した状態とされている。

【0016】この構成によれば、チャネルストッパ領域
8はソース・ドレイン領域(N型高濃度領域7及びN型
低濃度領域6)に対しては、その間にオフセット領域9
が設けられているため、チャネルストッパ領域8を高濃
度に形成しても、PN接合の逆方向特性が劣化されるこ
とはなく、リーク電流の発生が抑制される。一方、ゲー
ト電極5の直下では、チャネルストッパ領域8は素子領
域に向けて突出されてN型低濃度領域6に接触されてい
るため、ゲート電極5の直下においてチャネル領域10
に隣接するPウェル領域2での反転現象が生じることは
なく、リークの発生が防止され、かつチャネルストッパ
領域8はN型低濃度領域6にのみ接触しているため、前
記したPN接合の逆方向特性の劣化も抑制できる。

【0017】更に、ドレイン領域がN型高濃度領域7と
N型低濃度領域6とで構成されているため、20V以上
の高耐圧を得ることが可能となり、かつリークを約10
μA以下に抑制することができる。この場合、N型低濃
度領域6の濃度やサイズによって耐圧を任意に設定する
ことも可能である。なお、ゲート電極5の直下にN型低
濃度領域6が存在されても、前記したリークの発生を抑
制してその耐圧を向上することにより、チャネル長を長
くする要求がなくなり、高耐圧化に伴なうオン抵抗の増
大を抑制することも可能である。

【0018】ここで、前記実施例ではソース領域とドレ
イン領域のそれぞれに対してN型低濃度領域を形成し、
かつチャネルストッパ領域を接触させた構造としている
が、ソース領域或いはドレイン領域の一方についてのみ
N型低濃度領域を形成し、これにチャネルストッパ領域
を接触させる構成としてもよい。この場合には、N型低
濃度領域を選択的に形成するための工程が必要とされる
ことになる。

【0019】また、前記実施例はNチャネルMOS型ト
ランジスタに本発明を適用した例を示しているが、N型
基板やNウェルに形成されるPチャネルMOS型トラン
ジスタについても本発明を同様に適用することができ
る。

【0020】

【発明の効果】以上説明したように本発明は、フィール
ド酸化膜の下側に形成されるチャネルストッパ領域はソ
ース領域及びドレイン領域との間に両者を離間させるオ
フセット領域を有しているので、チャネルストッパ領域
を高濃度に形成しても、PN接合の逆方向特性が劣化さ
れることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下においてはチャネルストッパ領域
はソース領域とドレイン領域の低濃度領域に接触されて
いるので、チャネル領域に隣接する半導体層での反転現
象が生じることはなく、リークの発生が防止される。

【0021】更に、チャネルストッパ領域は低濃度領域
にのみ接触しているためにPN接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。

【0022】また、ソース・ドレイン領域の各低濃度領
域がそれぞれゲート電極の直下においてチャネルストッ
パ領域に接触されるように構成すれば、ソース・ドレイ
ン領域の電気的特性の対称性を利用して回路を構成する
場合でも、半導体装置におけるMOS型トランジスタの
レイアウトの自由度を高め、設計を容易なものにでき
る。

【0023】また、チャネルストッパ領域の表面濃度
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度となるように構成することで、前記し
た効果をいっそう顕著なものにできる。

【図面の簡単な説明】

【図1】本発明の半導体装置の一実施例の平面レイアウ
ト図である。

【図2】図1のAA線、BB線、CC線、DD線の各断
面図である。

【図3】従来の半導体装置の一例の平面レイアウト図で
ある。

【図4】図3のaa線、bb線、cc線の各断面図であ
る。

【符号の説明】

1 N型シリコン基板 2 Pウェル 3 フィールド酸化膜 4 ゲート酸化膜 5 ゲート電極 6 N型低濃度領域 7 N型高濃度領域 8 チャネルストッパ領域 9 オフセット領域 10 チャネル領域

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体層に素子分離絶縁膜
    及びゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート
    電極を有し、かつ前記半導体層に第2導電型のソース・
    ドレイン領域を有し、前記素子分離絶縁膜の下側に第1
    導電型のチャネルストッパ領域を有する半導体装置にお
    いて、前記ソース領域とドレイン領域の少なくとも一方
    は第2導電型の低濃度領域と高濃度領域とで構成され、
    前記チャネルストッパ領域は前記ソース領域及びドレイ
    ン領域との間に両者を離間させるオフセット領域を有
    し、かつ前記ゲート電極の直下においてはチャネルスト
    ッパ領域は素子領域に向けて突出形成されて前記低濃度
    領域に接触されることを特徴とする半導体装置。
  2. 【請求項2】 ソース・ドレイン領域の少なくとも一方
    は、前記半導体層に形成された低濃度領域と、この低濃
    度領域内に形成された高濃度領域とで構成され、低濃度
    領域はゲート電極の直下の領域まで延長形成され、この
    延長形成された領域においてチャネルストッパ領域に接
    触される請求項1の半導体装置。
  3. 【請求項3】 ソース・ドレイン領域のそれぞれが低濃
    度領域と高濃度領域で形成され、ゲート電極の直下にお
    いてソース・ドレイン領域のそれぞれの低濃度領域にチ
    ャネルストッパ領域が接触されてなる請求項2の半導体
    装置。
  4. 【請求項4】 チャネルストッパ領域の表面濃度は、ソ
    ース・ドレイン領域の高濃度領域の表面濃度よりも低濃
    度で、ソース・ドレイン領域の低濃度領域の表面濃度よ
    りも高濃度である請求項1ないし3のいずれかの半導体
    装置。
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