JPH0783113B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0783113B2 JPH0783113B2 JP60126247A JP12624785A JPH0783113B2 JP H0783113 B2 JPH0783113 B2 JP H0783113B2 JP 60126247 A JP60126247 A JP 60126247A JP 12624785 A JP12624785 A JP 12624785A JP H0783113 B2 JPH0783113 B2 JP H0783113B2
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- mos transistor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、特に所謂縦型MOSトランジスタおよび例え
ばこのトランジスタを制御する周辺回路等を同一基板上
に適切に形成し得るようにした半導体装置に関する。
ばこのトランジスタを制御する周辺回路等を同一基板上
に適切に形成し得るようにした半導体装置に関する。
近年、電力用MOSトランジスタの出現によって、各種電
力負荷のスイッチングの素子としてMOSトランジスタが
利用されるようになり、中でもオン抵抗が低くパワース
イッチングに適する縦型MOSトランジスタの需要が高ま
りつつある。
力負荷のスイッチングの素子としてMOSトランジスタが
利用されるようになり、中でもオン抵抗が低くパワース
イッチングに適する縦型MOSトランジスタの需要が高ま
りつつある。
第５図は、縦型MOSトランジスタの一例を示すもので、
本発明の出願人が先に出願したものである（特開昭59−
98557）。同図において、101はn+型の基板、103はエピ
タキシャル成長によりこの基板101上に形成されたｎ型
の領域（以下「ｎ領域」と呼ぶ）であり、この両者は縦
型MOSトランジスタのドレインを構成している。一方、
ｎ両103中には、Ｐ型ウェル（以下「Ｐウェル」と呼
ぶ）105がゲート電極を構成するポリシリコンゲート107
をマスクとして基板101に接合するように拡散処理によ
り形成されている。さらに、ｐウェル105中には、やは
りポリシリコンゲート107をマスクとして、n+型のソー
ス領域（以下「n+ソース領域」と呼ぶ）109、p+型のｐ
※ウェルコンタクト領域111が拡散処理により形成され
ている。なお、前記ｐウェル105には、高不純物濃度を
有する領域（以下「ｐ※領域」と呼ぶ）113が基板101と
の間で接合するように形成されており、ツェナーダイオ
ードを構成している。
本発明の出願人が先に出願したものである（特開昭59−
98557）。同図において、101はn+型の基板、103はエピ
タキシャル成長によりこの基板101上に形成されたｎ型
の領域（以下「ｎ領域」と呼ぶ）であり、この両者は縦
型MOSトランジスタのドレインを構成している。一方、
ｎ両103中には、Ｐ型ウェル（以下「Ｐウェル」と呼
ぶ）105がゲート電極を構成するポリシリコンゲート107
をマスクとして基板101に接合するように拡散処理によ
り形成されている。さらに、ｐウェル105中には、やは
りポリシリコンゲート107をマスクとして、n+型のソー
ス領域（以下「n+ソース領域」と呼ぶ）109、p+型のｐ
※ウェルコンタクト領域111が拡散処理により形成され
ている。なお、前記ｐウェル105には、高不純物濃度を
有する領域（以下「ｐ※領域」と呼ぶ）113が基板101と
の間で接合するように形成されており、ツェナーダイオ
ードを構成している。
すなわち、この構成の縦型MOSトランジスタにあって
は、例えば基板101側に所定のドレイン電圧VDを印加
し、一方n+ソース領域109側を図示しない電力負荷を介
してアースに接続しておき、ポリシリコンゲート107へ
の給電を制御することで、基板101およびｎ領域103とn+
ソース領域109との間に流れる電流が制御でき、所謂ス
イッチング制御がなされ、結果として電力負荷を駆動制
御できるのである。また、この縦型MOSトランジスタに
あっては、前述したごときｐ※領域を形成することでド
レインとソースとの間に比較的容量の大きなツェナーダ
イオードを構成しているので、一般の縦型MOSトランジ
スタのスイッチング制御作用に加えて次にような特徴を
有する。
は、例えば基板101側に所定のドレイン電圧VDを印加
し、一方n+ソース領域109側を図示しない電力負荷を介
してアースに接続しておき、ポリシリコンゲート107へ
の給電を制御することで、基板101およびｎ領域103とn+
ソース領域109との間に流れる電流が制御でき、所謂ス
イッチング制御がなされ、結果として電力負荷を駆動制
御できるのである。また、この縦型MOSトランジスタに
あっては、前述したごときｐ※領域を形成することでド
レインとソースとの間に比較的容量の大きなツェナーダ
イオードを構成しているので、一般の縦型MOSトランジ
スタのスイッチング制御作用に加えて次にような特徴を
有する。
誘導性負荷のスイッチング時などに発生する高圧の
サージはこのツェナーダイオードを通して流れるため、
縦型MOSトランジスタそのものの耐圧を高く設計する必
要がない。
サージはこのツェナーダイオードを通して流れるため、
縦型MOSトランジスタそのものの耐圧を高く設計する必
要がない。
そのため、オン抵抗のより低い縦型MOSを形成する
ことができ、同一性能ならばより小面積の素子とするこ
とができる。
ことができ、同一性能ならばより小面積の素子とするこ
とができる。
なお、第５図において、115はゲート酸化膜、117はソー
ス電極、119は中間絶縁膜、121は最終保護膜である。
ス電極、119は中間絶縁膜、121は最終保護膜である。
ところで、この縦型MOSトランジスタにあっては、例え
ばそのスイッチング作用を前述した如くポリシリコンゲ
ート107への給電を制御することによって行なう必要が
あり、実際に使用する場合には、第５図には図示してい
ないがこのトランジスタに対して前記給電制御用をはじ
めとして種々の周辺回路を接続する。このような周辺回
路を縦型MOSトランジスタと同一の基板上に集積回路と
して形成することによっては、周辺回路を外部接続する
場合に比べて、小形化、作業工程の低減、特性のバラツ
キによる動作不良防止等の点でメリットがある。このた
め、縦型MOSトランジスタと例えばこのトランジスタの
周辺回路を同一基板に形成することが考えられる。その
場合には、基板101およびｎ領域103が縦型MOSトランジ
スタのドレインであり電流通路となるため、形成しよう
とする周辺回路を基板101およびｎ領域103から電気的に
分離する必要があるが、従来一般にはｎ領域103の一部
にｐ型の領域を形成してこれを接地し、その中の周辺回
路を形成する方法が提案されている。
ばそのスイッチング作用を前述した如くポリシリコンゲ
ート107への給電を制御することによって行なう必要が
あり、実際に使用する場合には、第５図には図示してい
ないがこのトランジスタに対して前記給電制御用をはじ
めとして種々の周辺回路を接続する。このような周辺回
路を縦型MOSトランジスタと同一の基板上に集積回路と
して形成することによっては、周辺回路を外部接続する
場合に比べて、小形化、作業工程の低減、特性のバラツ
キによる動作不良防止等の点でメリットがある。このた
め、縦型MOSトランジスタと例えばこのトランジスタの
周辺回路を同一基板に形成することが考えられる。その
場合には、基板101およびｎ領域103が縦型MOSトランジ
スタのドレインであり電流通路となるため、形成しよう
とする周辺回路を基板101およびｎ領域103から電気的に
分離する必要があるが、従来一般にはｎ領域103の一部
にｐ型の領域を形成してこれを接地し、その中の周辺回
路を形成する方法が提案されている。
しかしながら、この方法を用いて、周辺回路を構成しよ
うとする場合には、次にような問題がある。すなわち、
前記縦型MOSトランジスタにあっては、基板101とｐウェ
ル105、特にｐ※領域との間で接合を形成する関係上、
ｎ領域103の層厚が薄くならざるを得ず、またこれに加
えて、オン抵抗を低くなるようにするため勢いｎ領域10
3としては高い不純物濃度とする必要があるので、この
領域中に形成されるｐ領域、さらにこのｐ領域に形成さ
れる周辺回路としは順次不純物濃度が高くなってしま
う。このため、周辺回路を形成しようとするｐ領域にお
ける拡散深さとしては浅くなって（約２〜３μｍ）、形
成される周辺回路としては耐圧が低く闘値が高いものに
なってしまう。特に、周辺回路をCMOS回路で構成しよう
とすると、この拡散深さの浅いｐ領域中に形成されるNM
OSトランジスタとしては耐圧が低く闘値が高いものとな
る。このｐ領域中にさらにｎ領域を形成しなくてはなら
ないので周辺回路としての耐圧がさらに下がる。このｎ
領域はさらに不純物濃度が高いのでここに形成されるPM
OSトランジスタとしてはやはり耐圧が低く闘値が高いも
のとなるといった具合に、周辺回路としては単体で構成
したものと比較して耐圧、闘値等に関し特性が異なって
しまい、縦型MOSトランジスタの周辺回路としては不適
なものである。
うとする場合には、次にような問題がある。すなわち、
前記縦型MOSトランジスタにあっては、基板101とｐウェ
ル105、特にｐ※領域との間で接合を形成する関係上、
ｎ領域103の層厚が薄くならざるを得ず、またこれに加
えて、オン抵抗を低くなるようにするため勢いｎ領域10
3としては高い不純物濃度とする必要があるので、この
領域中に形成されるｐ領域、さらにこのｐ領域に形成さ
れる周辺回路としは順次不純物濃度が高くなってしま
う。このため、周辺回路を形成しようとするｐ領域にお
ける拡散深さとしては浅くなって（約２〜３μｍ）、形
成される周辺回路としては耐圧が低く闘値が高いものに
なってしまう。特に、周辺回路をCMOS回路で構成しよう
とすると、この拡散深さの浅いｐ領域中に形成されるNM
OSトランジスタとしては耐圧が低く闘値が高いものとな
る。このｐ領域中にさらにｎ領域を形成しなくてはなら
ないので周辺回路としての耐圧がさらに下がる。このｎ
領域はさらに不純物濃度が高いのでここに形成されるPM
OSトランジスタとしてはやはり耐圧が低く闘値が高いも
のとなるといった具合に、周辺回路としては単体で構成
したものと比較して耐圧、闘値等に関し特性が異なって
しまい、縦型MOSトランジスタの周辺回路としては不適
なものである。
この発明は、上記に鑑みてなされたもので、その目的と
しは、縦型MOSトランジスタと同一基板上への適切な特
性を有する周辺回路の形成を可能にした半導体装置を提
供することにある。
しは、縦型MOSトランジスタと同一基板上への適切な特
性を有する周辺回路の形成を可能にした半導体装置を提
供することにある。
上記目的を達成するために、この発明は、第１の導電型
の基板上に形成された第１の導電型と反対の第２の導電
型の第１の領域と、当該第１の領域上に形成された第１
の導電型の第２の領域と、前記基板上に形成された第１
の導電型の第３の領域と、当該第３の領域上に形成さ
れ、不純物濃度が前記第２の領域の不純物濃度と同じ
で、かつ前記第３の領域の不純物濃度より低い値を有す
る第４の領域と、前記第２の領域と前記第４の領域とを
電気的に分離する分離領域と、前記第４の領域中に前記
第３の領域に接合して形成された第の導電型のチャンネ
ル領域及び当該チャンネル領域中に形成された第１の導
電型のソース領域を具備する縦型のMOSトランジスタ
と、前記第２の領域に形成された集積回路とを有するこ
とを要旨とする。
の基板上に形成された第１の導電型と反対の第２の導電
型の第１の領域と、当該第１の領域上に形成された第１
の導電型の第２の領域と、前記基板上に形成された第１
の導電型の第３の領域と、当該第３の領域上に形成さ
れ、不純物濃度が前記第２の領域の不純物濃度と同じ
で、かつ前記第３の領域の不純物濃度より低い値を有す
る第４の領域と、前記第２の領域と前記第４の領域とを
電気的に分離する分離領域と、前記第４の領域中に前記
第３の領域に接合して形成された第の導電型のチャンネ
ル領域及び当該チャンネル領域中に形成された第１の導
電型のソース領域を具備する縦型のMOSトランジスタ
と、前記第２の領域に形成された集積回路とを有するこ
とを要旨とする。
以下、図面を用いてこの発明の実施例を説明する。
第１図は、この発明の一実施例に係る半導体装置の断面
構造を示す図である。この半導体装置は、n+型の基板１
上に構成された縦型MOSトランジスタ部３と、当該基板
１上に構成されたCMOS回路部５、当該基板１上の縦型MO
Sトランジスタ部３とCMOS回路部５との境界部分に構成
されたアイソレーション部６と大別される。
構造を示す図である。この半導体装置は、n+型の基板１
上に構成された縦型MOSトランジスタ部３と、当該基板
１上に構成されたCMOS回路部５、当該基板１上の縦型MO
Sトランジスタ部３とCMOS回路部５との境界部分に構成
されたアイソレーション部６と大別される。
縦型MOSトランジスタ部３は、前記第５図のものと略同
一の構成であり、基板１上に、２つのn+型の埋込層（以
下「第１のn+埋込層４」および「第２のn+埋込層８」と
呼ぶ）エピタキシャル成長によって形成され第４の領域
を構成するｎ型のエピ層（以下「ｎエピ層」と呼ぶ）７
が順次形成された基板１と共にドレイン領域を構成し、
さらに、このｎエピ層７中には、ｐウェル9,p※領域10,
n+ソース領域11,p※ウェルコンタクト領域13が形成され
ている。この第１および第２のn+埋込層４および８は、
第３の領域を構成するもので、熱拡散処理より互いに接
合して形成され基板１とｎエピ層７とを低抵抗で接続す
るものである。そして、このn+埋込層4,8を設けること
によっては、特に第２のn+埋込層８とｐ※領域10とのPN
接合部でツェナーダイオードが形成確保されるため、ｎ
エピ層７の層厚を厚くすることが可能となり、アイソレ
ーション部６を隔てた第２の領域を構成するｎエピ層７
中に形成するCMOS回路部５の耐圧を高くすることができ
ることに加えて、特にCMOS回路部５を構成するPMOSトラ
ンジスタ29ドレイン、ソースとなるp+領域を精度よく形
成することができる。なお、このツェナーダイオードの
ツェナ電圧は、第２のn+埋込層８とｐ※領域10の不純物
濃度を調整することで自由に設定できる。また、第１図
において、15はゲート電極を構成するポリシリコンゲー
ト、17はゲート酸化膜、19はソース電極、21は中間絶縁
膜、23は最終保護膜である。
一の構成であり、基板１上に、２つのn+型の埋込層（以
下「第１のn+埋込層４」および「第２のn+埋込層８」と
呼ぶ）エピタキシャル成長によって形成され第４の領域
を構成するｎ型のエピ層（以下「ｎエピ層」と呼ぶ）７
が順次形成された基板１と共にドレイン領域を構成し、
さらに、このｎエピ層７中には、ｐウェル9,p※領域10,
n+ソース領域11,p※ウェルコンタクト領域13が形成され
ている。この第１および第２のn+埋込層４および８は、
第３の領域を構成するもので、熱拡散処理より互いに接
合して形成され基板１とｎエピ層７とを低抵抗で接続す
るものである。そして、このn+埋込層4,8を設けること
によっては、特に第２のn+埋込層８とｐ※領域10とのPN
接合部でツェナーダイオードが形成確保されるため、ｎ
エピ層７の層厚を厚くすることが可能となり、アイソレ
ーション部６を隔てた第２の領域を構成するｎエピ層７
中に形成するCMOS回路部５の耐圧を高くすることができ
ることに加えて、特にCMOS回路部５を構成するPMOSトラ
ンジスタ29ドレイン、ソースとなるp+領域を精度よく形
成することができる。なお、このツェナーダイオードの
ツェナ電圧は、第２のn+埋込層８とｐ※領域10の不純物
濃度を調整することで自由に設定できる。また、第１図
において、15はゲート電極を構成するポリシリコンゲー
ト、17はゲート酸化膜、19はソース電極、21は中間絶縁
膜、23は最終保護膜である。
CMOS回路部５は集積回路を構成するもので、基板１とｎ
エピ層７との間に、エピタキシャル成長によって基板１
上に形成された第１の領域を構成するｐ型のエピ層（以
下「ｐエピ層」と呼ぶ）24および高不純物濃度のn+型の
埋込層（以下「第３のn+埋込層」と呼ぶ）26が設けられ
ている。
エピ層７との間に、エピタキシャル成長によって基板１
上に形成された第１の領域を構成するｐ型のエピ層（以
下「ｐエピ層」と呼ぶ）24および高不純物濃度のn+型の
埋込層（以下「第３のn+埋込層」と呼ぶ）26が設けられ
ている。
そして、CMOS回路５は、前記ｎエピ層７中に所定間隔だ
け離れて一対のp+型の領域25,27が形成されてドレイン
およびソースを構成しており（以下25を「PMOSドレイン
領域」,27を「PMOSソース領域」と呼ぶ）、ｐチャンネ
ル型のMOSトランジスタ（PMOSトランジスタ）29が構成
されている。また、ｎエピ層７には、ｐ型ウェル（以下
NMOS用ｐウェル」と呼ぶ）31が形成され、さらにこのNM
OS用ｐウェル31中には、所定間隔だけ離れて一対のn+型
の領域33,35が形成されてドレインおよびソースを構成
しており（以下33を「NMOSソース領域」、35は「NMOSド
レイン領域」と呼ぶ）、Ｎチャンネル型のMOSトランジ
スタ（NMOSトランジスタ）37が構成されている。なお、
41および43はそれぞれPMOSドレイン電極およびPMOSソー
ス電極、45および47はNMOSソース電極、NMOSドレイン電
極である。また、42および46はそれぞれPMOSトランジス
タ29およびNMOSトランジスタ37のゲート電極である。
け離れて一対のp+型の領域25,27が形成されてドレイン
およびソースを構成しており（以下25を「PMOSドレイン
領域」,27を「PMOSソース領域」と呼ぶ）、ｐチャンネ
ル型のMOSトランジスタ（PMOSトランジスタ）29が構成
されている。また、ｎエピ層７には、ｐ型ウェル（以下
NMOS用ｐウェル」と呼ぶ）31が形成され、さらにこのNM
OS用ｐウェル31中には、所定間隔だけ離れて一対のn+型
の領域33,35が形成されてドレインおよびソースを構成
しており（以下33を「NMOSソース領域」、35は「NMOSド
レイン領域」と呼ぶ）、Ｎチャンネル型のMOSトランジ
スタ（NMOSトランジスタ）37が構成されている。なお、
41および43はそれぞれPMOSドレイン電極およびPMOSソー
ス電極、45および47はNMOSソース電極、NMOSドレイン電
極である。また、42および46はそれぞれPMOSトランジス
タ29およびNMOSトランジスタ37のゲート電極である。
アイソレーション部６は、前記ｐエピ層24上のｎエピ層
７中に形成された分離領域を構成するｐ型のアイソレー
ション領域49からなり、このアイソレーション領域49が
接地状態とされることで縦型MOSトランジスタ部３のｎ
エピ層７（第４の領域）とCMOS回路部５のエピ層７（第
２の領域）とを電気的に分離するものである。なお、51
はアイソレーション領域49を接地状態とすべく形成され
たアース電極である。
７中に形成された分離領域を構成するｐ型のアイソレー
ション領域49からなり、このアイソレーション領域49が
接地状態とされることで縦型MOSトランジスタ部３のｎ
エピ層７（第４の領域）とCMOS回路部５のエピ層７（第
２の領域）とを電気的に分離するものである。なお、51
はアイソレーション領域49を接地状態とすべく形成され
たアース電極である。
したがって、このような構成を有する半導体装置にあっ
ては、前述した如くCMOS回路部５を形成しようとするｎ
エピ層７の層厚を厚くできると共に、ｐエピ層24および
アイソレーション領域49を形成して基板１、縦型MOSト
ランジスタ部3,CMOS回路部５を互いに独立分離すること
で、CMOS回路を不純物濃度の低いｎエピ層７中に形成で
きる。これにより、その中の形成される領域25,27,31,3
3,35の不純物濃度も低く抑えることができ（特に領域2
5,27にあってはｎエピ層７に直接形成できる）、これに
より、闘値電圧を低く抑えられ、縦型MOSトランジスタ
と同一基板上に構成したCMOS回路を単体で構成したもの
と同等の特性で構成することができるのである。
ては、前述した如くCMOS回路部５を形成しようとするｎ
エピ層７の層厚を厚くできると共に、ｐエピ層24および
アイソレーション領域49を形成して基板１、縦型MOSト
ランジスタ部3,CMOS回路部５を互いに独立分離すること
で、CMOS回路を不純物濃度の低いｎエピ層７中に形成で
きる。これにより、その中の形成される領域25,27,31,3
3,35の不純物濃度も低く抑えることができ（特に領域2
5,27にあってはｎエピ層７に直接形成できる）、これに
より、闘値電圧を低く抑えられ、縦型MOSトランジスタ
と同一基板上に構成したCMOS回路を単体で構成したもの
と同等の特性で構成することができるのである。
一方、第３のn+埋込層26を設けることによっては次に説
明する如き効果を呈する。第２図はCMOS回路部５を構成
するPMOSトランジスタ29について第３のn+埋込層26が無
いもの、第３図は埋込層26があるものについて示したも
のである。両図に示すPMOSトランジスタにあっては、PM
OSソース領域27,nエピ層7,第３のn+埋込層26（第３図の
み）,pエピ層24,n+型の基板１による寄生のPNPN接合が
存在する。第２図の第３のn+埋込層26の無いものにあっ
ては、PMOSソース領域27,nエピ層7,pエピ層24でPNPトラ
ンジスタTr1が構成されるのに対し、第３図の第３のn+
埋込層26があるものにあっては、PMOSソース領域27,nエ
ピ層7,高不純物濃度の第３のn+埋込層26,pエピ層24でPN
PトランジスタTr1が構成されるが、後者のトランジスタ
の方が第３のn+埋込層26の存在によりベース幅が厚く、
且つベース濃度が高いため、電流増幅率が小さく、結果
として第３のn+埋込層26を設けることでラッチアップ現
象が生じにくくなっているのである。
明する如き効果を呈する。第２図はCMOS回路部５を構成
するPMOSトランジスタ29について第３のn+埋込層26が無
いもの、第３図は埋込層26があるものについて示したも
のである。両図に示すPMOSトランジスタにあっては、PM
OSソース領域27,nエピ層7,第３のn+埋込層26（第３図の
み）,pエピ層24,n+型の基板１による寄生のPNPN接合が
存在する。第２図の第３のn+埋込層26の無いものにあっ
ては、PMOSソース領域27,nエピ層7,pエピ層24でPNPトラ
ンジスタTr1が構成されるのに対し、第３図の第３のn+
埋込層26があるものにあっては、PMOSソース領域27,nエ
ピ層7,高不純物濃度の第３のn+埋込層26,pエピ層24でPN
PトランジスタTr1が構成されるが、後者のトランジスタ
の方が第３のn+埋込層26の存在によりベース幅が厚く、
且つベース濃度が高いため、電流増幅率が小さく、結果
として第３のn+埋込層26を設けることでラッチアップ現
象が生じにくくなっているのである。
次に、本実施例の半導体装置についての製造プロセスを
第４図の（Ａ）〜（Ｌ）を用いて説明する。
第４図の（Ａ）〜（Ｌ）を用いて説明する。
基板１に対し第１のn+埋込層４を形成すべく、基板
１の上面全体にイニシャル酸化膜53を形成しさらに縦型
MOSトランジスタ部３を形成する基板上面を除きレジス
タ55を形成後、縦型MOSトランジスタ部３となる基板部
にのみリンをイオン注入し、終了後イニシャル酸化膜53
およびレジスト55を除去する（第４図（Ａ））。
１の上面全体にイニシャル酸化膜53を形成しさらに縦型
MOSトランジスタ部３を形成する基板上面を除きレジス
タ55を形成後、縦型MOSトランジスタ部３となる基板部
にのみリンをイオン注入し、終了後イニシャル酸化膜53
およびレジスト55を除去する（第４図（Ａ））。
エピタキシャル成長により、基板１上にｐエピ層24
を形成する。次に、このｐエピ層24の上面全体にイニシ
ャル酸化膜57を形成後、第２のn+埋込層８および第３の
n+埋込層26を形成すべく、それぞれ所定の位置にレジス
ト59（第４図（Ｂ）には第２のn+埋込層８形成用に設け
られらもののみ図示）を形成して、前者の形成領域には
リンを、後者の形成領域にはアンチモンをそれぞれイオ
ン注入し、終了後イニシャル酸化膜57およびレジスト59
を除去する（第４図（Ｂ））。
を形成する。次に、このｐエピ層24の上面全体にイニシ
ャル酸化膜57を形成後、第２のn+埋込層８および第３の
n+埋込層26を形成すべく、それぞれ所定の位置にレジス
ト59（第４図（Ｂ）には第２のn+埋込層８形成用に設け
られらもののみ図示）を形成して、前者の形成領域には
リンを、後者の形成領域にはアンチモンをそれぞれイオ
ン注入し、終了後イニシャル酸化膜57およびレジスト59
を除去する（第４図（Ｂ））。
エピタキシャル成長によりｎエピ層７を前記ｐエピ
層24上に形成する。次に、このｎエピ層７の上面全体に
イニシャル酸化膜61を形成後、アイソレーション領域49
を形成すべく、当該領域49を形成する位置に除いてレジ
スト63を形成後、ボロンをイオン注入し、終了後レジス
ト63を除去する（第４図（Ｃ））。
層24上に形成する。次に、このｎエピ層７の上面全体に
イニシャル酸化膜61を形成後、アイソレーション領域49
を形成すべく、当該領域49を形成する位置に除いてレジ
スト63を形成後、ボロンをイオン注入し、終了後レジス
ト63を除去する（第４図（Ｃ））。
NMOS用ｐウェル31を形成すべく、この位置を除いてレ
ジスト65を形成後、ボロンをイオン注入し、終了後、レ
ジスト65を除去する（第４図（Ｄ））。
ジスト65を形成後、ボロンをイオン注入し、終了後、レ
ジスト65を除去する（第４図（Ｄ））。
第１回目の熱拡散処理を行ない、第１のn+埋込層4,
第２のn+埋込層8,第３のn+埋込層26,アイソレーション
領域49およびNMOS用ｐウェル31を形成後、イニシャル酸
化膜61を除去する（第４図（Ｅ））。
第２のn+埋込層8,第３のn+埋込層26,アイソレーション
領域49およびNMOS用ｐウェル31を形成後、イニシャル酸
化膜61を除去する（第４図（Ｅ））。
上面全体にゲート酸化膜17を形成し、その表面上に
ポリシリコンをCDV（Chemical Vapor Deposition）法に
より付着させ、フォトエッチング処理により、縦型MOS
トランジスタ部３およびCMOS回路部５における各ゲート
電極15,42,46を形成する。
ポリシリコンをCDV（Chemical Vapor Deposition）法に
より付着させ、フォトエッチング処理により、縦型MOS
トランジスタ部３およびCMOS回路部５における各ゲート
電極15,42,46を形成する。
次に、ｐウェル９を形成すべく、縦型MOSトランジスタ
部３の形成位置を除いてレジスト67を形成後ボロンをイ
オン注入する（第４図（Ｆ））。
部３の形成位置を除いてレジスト67を形成後ボロンをイ
オン注入する（第４図（Ｆ））。
ｐ※領域10を形成すべく、さらに縦型MOSトランジ
スタ部３のうちｐ※領域10を形成する位置を除いてレジ
スト69を形成後、ボロンをイオン注入し、終了後レジス
ト67,69を除去する（第４図（Ｇ））。
スタ部３のうちｐ※領域10を形成する位置を除いてレジ
スト69を形成後、ボロンをイオン注入し、終了後レジス
ト67,69を除去する（第４図（Ｇ））。
第２回目の熱拡散処理を行ない、ｐウェル９および
ｐ※領域10を新たに形成する。この際、この熱拡散処理
によっては、先の熱拡散処理で形成した第１乃至第３の
n+埋込層4,8,26,アイソレーション領域49,NMOS用ｐウエ
ル31の拡散が進みアイソレーション領域49はｐエピ層24
に達し、第１および第２のn+埋込層４および８は互いに
接合状態となる（第４図（Ｈ））。
ｐ※領域10を新たに形成する。この際、この熱拡散処理
によっては、先の熱拡散処理で形成した第１乃至第３の
n+埋込層4,8,26,アイソレーション領域49,NMOS用ｐウエ
ル31の拡散が進みアイソレーション領域49はｐエピ層24
に達し、第１および第２のn+埋込層４および８は互いに
接合状態となる（第４図（Ｈ））。
縦型MOSトランジスタ部３のn+ソース領域11,NMOSト
ランジスタ37のMNOSソース領域33およびNMOSドレイン領
域35を形成すべく、これらの形成領域外の表面をレジス
ト71でマスクしてリンをイオン注入し、終了後レジスト
71を除去する（第４図（Ｉ））。
ランジスタ37のMNOSソース領域33およびNMOSドレイン領
域35を形成すべく、これらの形成領域外の表面をレジス
ト71でマスクしてリンをイオン注入し、終了後レジスト
71を除去する（第４図（Ｉ））。
縦型MOSトランジスタ部３のｐ※ウェルコンタクト
領域13、CMOS回路部５のPMOSドレイン領域25およびPMOS
ソース領域27を形成すべく、これらを形成しようとする
領域外の表面をレジスト73でマスクしてボロンをイオン
注入し、終了後レジスト73を除去する（第４図
（Ｊ））。
領域13、CMOS回路部５のPMOSドレイン領域25およびPMOS
ソース領域27を形成すべく、これらを形成しようとする
領域外の表面をレジスト73でマスクしてボロンをイオン
注入し、終了後レジスト73を除去する（第４図
（Ｊ））。
第３回目の熱拡散処理を行ない、n+ソース領域11,p
※ウェルコンタクト領域13,PMOSドレイン領域25,PMOSソ
ース領域27、NMOSソース領域33,NMOSドレイン領域35を
形成する（第４図（Ｋ））。
※ウェルコンタクト領域13,PMOSドレイン領域25,PMOSソ
ース領域27、NMOSソース領域33,NMOSドレイン領域35を
形成する（第４図（Ｋ））。
CVD法により表面にPSGを中間絶縁膜21として付着さ
せ、フォトエッチング処理により電極を設けようとする
所定の位置にコンタクト穴開けを行なう。そして、次に
アルミニウムを表面に真空蒸着させ、縦型MOSトランジ
スタ部３のソース電極19,CMOS回路部５のPMOSソース電
極43,PMOSドレイン電極41,NMOSソース電極45,NMOSドレ
イン電極47、およびアイソレーション部６のアース電極
51を構成する部分を除いてフォトエッチング処理により
除去する。この後、PSGを最終保護膜23として付着さ
せ、さらにフォトエッチング処理により所定の位置にパ
ッド用の穴開けを行なう。そして、最後に基板１の底部
に縦型MOSトランジスタのドレイン電極75を形成するこ
とが第１図に示す如き半導体装置が完成する（第４図
（Ｌ））。
せ、フォトエッチング処理により電極を設けようとする
所定の位置にコンタクト穴開けを行なう。そして、次に
アルミニウムを表面に真空蒸着させ、縦型MOSトランジ
スタ部３のソース電極19,CMOS回路部５のPMOSソース電
極43,PMOSドレイン電極41,NMOSソース電極45,NMOSドレ
イン電極47、およびアイソレーション部６のアース電極
51を構成する部分を除いてフォトエッチング処理により
除去する。この後、PSGを最終保護膜23として付着さ
せ、さらにフォトエッチング処理により所定の位置にパ
ッド用の穴開けを行なう。そして、最後に基板１の底部
に縦型MOSトランジスタのドレイン電極75を形成するこ
とが第１図に示す如き半導体装置が完成する（第４図
（Ｌ））。
以上説明したように、この発明によれば、第１の導電型
の基板上に形成された第１の導電型と反対の第２の導電
型の第１の領域と、当該第１の領域上に形成された第１
の導電型の第２の領域と、基板上に形成された第１の導
電型の第３の領域と、当該第３の領域上に形成され、不
純物濃度が第２の領域の不純物濃度と同じで、かつ第３
の領域の不純物濃度より低い値を有する第４の領域と、
第２の領域と第４の領域とを電気的に分離する分離領域
と、第４の領域中に第３の領域に接合して形成された第
２の導電型のチャンネル領域及び当該チャンネル領域中
に形成された第１の導電型のソース領域を具備する縦型
MOSトランジスタと、第２の領域に形成された集積回路
とを有する構造であるので、集積回路としては、従来装
置のように縦型MOSトランジスタ等の他の構成回路構造
に影響されることなく高い自由度をもって形成でき、す
なわち耐圧、闘値などの特性を自由に決定することがで
き、結果として、縦型MOSトランジスタと同一基板上に
単体で構成したと同じ特性を有する周辺回路を適切に形
成することができる。これにより、縦型MOSトランジス
タを用いてパワー素子などにあっては、その周辺回路等
の同一基板への実装形成が可能となり、実装密度の向上
が図れ、結果として小型化され得る。
の基板上に形成された第１の導電型と反対の第２の導電
型の第１の領域と、当該第１の領域上に形成された第１
の導電型の第２の領域と、基板上に形成された第１の導
電型の第３の領域と、当該第３の領域上に形成され、不
純物濃度が第２の領域の不純物濃度と同じで、かつ第３
の領域の不純物濃度より低い値を有する第４の領域と、
第２の領域と第４の領域とを電気的に分離する分離領域
と、第４の領域中に第３の領域に接合して形成された第
２の導電型のチャンネル領域及び当該チャンネル領域中
に形成された第１の導電型のソース領域を具備する縦型
MOSトランジスタと、第２の領域に形成された集積回路
とを有する構造であるので、集積回路としては、従来装
置のように縦型MOSトランジスタ等の他の構成回路構造
に影響されることなく高い自由度をもって形成でき、す
なわち耐圧、闘値などの特性を自由に決定することがで
き、結果として、縦型MOSトランジスタと同一基板上に
単体で構成したと同じ特性を有する周辺回路を適切に形
成することができる。これにより、縦型MOSトランジス
タを用いてパワー素子などにあっては、その周辺回路等
の同一基板への実装形成が可能となり、実装密度の向上
が図れ、結果として小型化され得る。
また、縦型のMOSトランジタを形成しようとする第４の
領域と基板とを不純物濃度の高い第３の領域を介して電
気的に接続するようにしたので、縦型MOSトランジスタ
についてはそのオン抵抗を低下させることができ、ま
た、第２の領域および第４の領域の膜厚を厚くできるこ
とから、集積回路についてはその耐圧を上げることがで
きる。
領域と基板とを不純物濃度の高い第３の領域を介して電
気的に接続するようにしたので、縦型MOSトランジスタ
についてはそのオン抵抗を低下させることができ、ま
た、第２の領域および第４の領域の膜厚を厚くできるこ
とから、集積回路についてはその耐圧を上げることがで
きる。
第１図はこの発明の一実施例に係る半導体装置の断面構
造図、第２図および第３図は第１図の半導体装置の説明
するための図、第４図は第１図の半導体装置の製造プロ
セスを示す図、第５図は従来の縦型MOSトランジスタの
断面構造図である。 １……基板 ３……縦型MOSトランジスタ部 ４……第１のn+埋込層 ５……CMOS回路部 ６……アイソレーション部 ７……ｎエピ層 ８……第２のn+埋込層 ９……ｐウェル 10……ｐ※領域 11……n+ソース領域 13……ｐ※ウェルコンタクト領域 15……ポリシリコンゲート 17……ゲート酸化膜 19……ソース電極 21……中間絶縁膜 23……最終保護膜 24……ｐエピ層 25……PMOSドレイン電極 26……第３のn+埋込層 27……PMOSソース電極 29……PMOSトランジスタ 31……NMOS用ｐウェル 33……NMOSソース領域 35……NMOSドレイン領域 37……NMOSトランジスタ 41……PMOSドレイン電極 42……ゲート電極 43……PMOSソース電極 45……NMOSソース電極 46……ゲート電極 47……NMOSドレイン電極 49……アイソレーション領域 51……アース電極
造図、第２図および第３図は第１図の半導体装置の説明
するための図、第４図は第１図の半導体装置の製造プロ
セスを示す図、第５図は従来の縦型MOSトランジスタの
断面構造図である。 １……基板 ３……縦型MOSトランジスタ部 ４……第１のn+埋込層 ５……CMOS回路部 ６……アイソレーション部 ７……ｎエピ層 ８……第２のn+埋込層 ９……ｐウェル 10……ｐ※領域 11……n+ソース領域 13……ｐ※ウェルコンタクト領域 15……ポリシリコンゲート 17……ゲート酸化膜 19……ソース電極 21……中間絶縁膜 23……最終保護膜 24……ｐエピ層 25……PMOSドレイン電極 26……第３のn+埋込層 27……PMOSソース電極 29……PMOSトランジスタ 31……NMOS用ｐウェル 33……NMOSソース領域 35……NMOSドレイン領域 37……NMOSトランジスタ 41……PMOSドレイン電極 42……ゲート電極 43……PMOSソース電極 45……NMOSソース電極 46……ゲート電極 47……NMOSドレイン電極 49……アイソレーション領域 51……アース電極
Claims (3)
- 【請求項１】第１の導電型の基板上に形成された第１の
導電型と反対の第２の導電型の第１の領域と、 当該第１の領域上に形成された第１の導電型の第２の領
域と、 前記基板上に形成された第１の導電型の第３の領域と、 当該第３の領域上に形成され、不純物濃度が前記第２の
領域の不純物濃度と同じで、かつ前記第３の領域の不純
物濃度より低い値を有する第４の領域と、 前記第２の領域と前記第４の領域とを電気的に分離する
分離領域と、 前記第４の領域中に前記第３の領域に接合して形成され
た第２の導電型のチャンネル領域及び当該チャンネル領
域中に形成された第１の導電型のソース領域を具備する
縦型のMOSトランジスタと、 前記第２の領域に形成された集積回路とを有することを
特徴とする半導体装置。 - 【請求項２】前記MOSトランジスタ又は、前記第３の領
域が前記基板上に積層され、互いに接合された２以上の
埋込層からなることを特徴とする特許請求の範囲第１項
に記載の半導体装置。 - 【請求項３】前記第２の領域は、前記集積回路と前記第
１の領域との間に高い不純物濃度の領域を有することを
特徴とする特許請求の範囲第１項または第２項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126247A JPH0783113B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126247A JPH0783113B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285750A JPS61285750A (ja) | 1986-12-16 |
| JPH0783113B2 true JPH0783113B2 (ja) | 1995-09-06 |
Family
ID=14930440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126247A Expired - Fee Related JPH0783113B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783113B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515745B2 (ja) * | 1986-07-14 | 1996-07-10 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH0821679B2 (ja) * | 1987-07-03 | 1996-03-04 | 日産自動車株式会社 | 半導体装置 |
| JP2654383B2 (ja) * | 1987-07-08 | 1997-09-17 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2521783B2 (ja) * | 1987-09-28 | 1996-08-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2729062B2 (ja) * | 1987-10-27 | 1998-03-18 | 日本電気株式会社 | 集積回路装置 |
| JPH0787247B2 (ja) * | 1988-05-27 | 1995-09-20 | 三菱電機株式会社 | 半導体装置 |
| US5070382A (en) * | 1989-08-18 | 1991-12-03 | Motorola, Inc. | Semiconductor structure for high power integrated circuits |
| JP2008270367A (ja) * | 2007-04-17 | 2008-11-06 | Denso Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
| JPS60100469A (ja) * | 1983-11-05 | 1985-06-04 | Nissan Motor Co Ltd | 半導体装置 |
-
1985
- 1985-06-12 JP JP60126247A patent/JPH0783113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61285750A (ja) | 1986-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |