JP2001168340A - Ｓｏｉ構造のｍｉｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｓｏｉ構造のｍｉｓ電界効果トランジスタ及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Abstract
(57)【要約】
【課題】 ゲート電圧が比較的高い条件下で使用される
場合であっても、低消費電力にすることが可能なＳＯＩ
構造のＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 ＳＯＩ構造のＭＯＳ電界効果トランジス
タ１において、ゲート電極２４とボディ領域であるｐ-
領域１４は、ｐｎ接合部５２を介して電気的に接続され
ている。ｐｎ接合部５２のｎ+型領域は、ゲート電極２
４と電気的に接続され、ｐｎ接合部５２のｐ+型領域
は、ｐ+領域１６と電気的に接続されている。これによ
り、ゲート電極２４に正電圧が印加された場合、ｐｎ接
合部５２には逆方向に電圧が印加されるので、ゲート電
極２４からｐｎ接合部５２、ボディ領域を通り、ソース
領域４０に至る経路には、ｐｎ接合の逆方向リーク電流
程度の小さな電流しか流れない。
場合であっても、低消費電力にすることが可能なＳＯＩ
構造のＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 ＳＯＩ構造のＭＯＳ電界効果トランジス
タ１において、ゲート電極２４とボディ領域であるｐ-
領域１４は、ｐｎ接合部５２を介して電気的に接続され
ている。ｐｎ接合部５２のｎ+型領域は、ゲート電極２
４と電気的に接続され、ｐｎ接合部５２のｐ+型領域
は、ｐ+領域１６と電気的に接続されている。これによ
り、ゲート電極２４に正電圧が印加された場合、ｐｎ接
合部５２には逆方向に電圧が印加されるので、ゲート電
極２４からｐｎ接合部５２、ボディ領域を通り、ソース
領域４０に至る経路には、ｐｎ接合の逆方向リーク電流
程度の小さな電流しか流れない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界
効果トランジスタ及びその製造方法に関する。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界
効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】ＳＯＩ構
造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界
効果トランジスタに比べ、低消費電力で、かつ高速で駆
動させることができる。
造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界
効果トランジスタに比べ、低消費電力で、かつ高速で駆
動させることができる。
【０００３】図３２は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板１００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが互
いに間を設けて形成されている。埋め込み酸化膜１１０
０上であって、かつソース領域１２００とドレイン領域
１３００との間には、ボディ領域１４００が形成されて
いる。ボディ領域１４００上には、ゲート絶縁膜を介し
てゲート電極１５００が形成されている。
ランジスタの一例の模式図である。シリコン基板１００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが互
いに間を設けて形成されている。埋め込み酸化膜１１０
０上であって、かつソース領域１２００とドレイン領域
１３００との間には、ボディ領域１４００が形成されて
いる。ボディ領域１４００上には、ゲート絶縁膜を介し
てゲート電極１５００が形成されている。
【０００４】図３２に示すＭＯＳ電界効果トランジスタ
のボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン現象により発生したキ
ャリアは、ボディ領域１４００に蓄積されることにな
る。キャリアが蓄積されると、ボディ領域１４００の電
位が変化する。これが基板浮遊効果とよばれる現象であ
る。これにより、キンク現象や寄生バイポーラ効果（Ｐ
ａｒａｓｉｔｉｃ Ｂｉ−ｐｏｌａｒ Ｅｆｆｅｃｔ）
等の様々な不都合が、ＭＯＳ電界効果トランジスタに生
じる。
のボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン現象により発生したキ
ャリアは、ボディ領域１４００に蓄積されることにな
る。キャリアが蓄積されると、ボディ領域１４００の電
位が変化する。これが基板浮遊効果とよばれる現象であ
る。これにより、キンク現象や寄生バイポーラ効果（Ｐ
ａｒａｓｉｔｉｃ Ｂｉ−ｐｏｌａｒ Ｅｆｆｅｃｔ）
等の様々な不都合が、ＭＯＳ電界効果トランジスタに生
じる。
【０００５】基板浮遊効果を抑制することができるＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタがある。図３３
は、このＭＯＳ電界効果トランジタの模式図である。こ
のＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａ
ｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳ
ＦＥＴ）と呼ばれる。図３２に示すＭＯＳ電界効果トラ
ンジスタとの違いは、ボディ領域１４００とゲート電極
１５００とが電気的に接続されている点である。この接
続により、ボディ領域１４００内に蓄積された過剰なキ
ャリアがボディ領域１４００外に引き抜くことができ
る。これにより、ボディ領域の電位が安定し、基板浮遊
効果の発生を防ぐことができる。また、ゲート電圧の上
昇につれてボディ電位も上昇するため、ＯＮ電流を大き
く、かつＯＦＦ電流を小さくすることが可能になる。
Ｉ構造のＭＯＳ電界効果トランジスタがある。図３３
は、このＭＯＳ電界効果トランジタの模式図である。こ
のＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａ
ｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳ
ＦＥＴ）と呼ばれる。図３２に示すＭＯＳ電界効果トラ
ンジスタとの違いは、ボディ領域１４００とゲート電極
１５００とが電気的に接続されている点である。この接
続により、ボディ領域１４００内に蓄積された過剰なキ
ャリアがボディ領域１４００外に引き抜くことができ
る。これにより、ボディ領域の電位が安定し、基板浮遊
効果の発生を防ぐことができる。また、ゲート電圧の上
昇につれてボディ電位も上昇するため、ＯＮ電流を大き
く、かつＯＦＦ電流を小さくすることが可能になる。
【０００６】ところが、ＤＴＭＯＳにはゲート電圧が１
Ｖ程度以下という低いゲート電圧条件下でしか、実用的
な使用ができないという問題がある。すなわち、ＤＴＭ
ＯＳにおいて、ゲート電極に印加された電圧と同じ値の
電圧がボディ領域に印加される。ボディ領域に電圧が印
加されることにより、ボディ領域とソース領域とで構成
されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接
合の順方向耐圧は通常０.７Ｖ程度であるから、ゲート
電圧がこれより大きくなると、ボディ領域とソース領域
との間に大きな電流が流れる。この電流により、ＳＯＩ
構造の目的である低消費電力化が達成できなくなる。ま
た、この電流により、ＳＯＩ構造を含む回路が誤動作す
ることがある。さらに、たとえゲート電圧が０.７Ｖ以
下でこのＤＴＭＯＳを使用したとしても、ボディ領域と
ソース領域との間に少量の順方向電流が流れるので、低
消費電力化を達成するには不利である。
Ｖ程度以下という低いゲート電圧条件下でしか、実用的
な使用ができないという問題がある。すなわち、ＤＴＭ
ＯＳにおいて、ゲート電極に印加された電圧と同じ値の
電圧がボディ領域に印加される。ボディ領域に電圧が印
加されることにより、ボディ領域とソース領域とで構成
されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接
合の順方向耐圧は通常０.７Ｖ程度であるから、ゲート
電圧がこれより大きくなると、ボディ領域とソース領域
との間に大きな電流が流れる。この電流により、ＳＯＩ
構造の目的である低消費電力化が達成できなくなる。ま
た、この電流により、ＳＯＩ構造を含む回路が誤動作す
ることがある。さらに、たとえゲート電圧が０.７Ｖ以
下でこのＤＴＭＯＳを使用したとしても、ボディ領域と
ソース領域との間に少量の順方向電流が流れるので、低
消費電力化を達成するには不利である。
【０００７】本発明の目的は、ゲート電圧が比較的高い
条件下で使用される場合であっても、低消費電力にする
ことが可能なＳＯＩ構造のＭＩＳ電界効果トランジスタ
及びその製造方法を提供することである。
条件下で使用される場合であっても、低消費電力にする
ことが可能なＳＯＩ構造のＭＩＳ電界効果トランジスタ
及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明は、ＳＯＩ基板に
形成されたＭＩＳ電界効果トランジスタであって、ソー
ス領域、ドレイン領域、ボディ領域、ゲート電極および
ｐｎ接合部を備え、前記ボディ領域は、前記ソース領域
と前記ドレイン領域によって挟まれており、前記ボディ
領域と前記ゲート電極は、前記ｐｎ接合部を介して電気
的に接続されており、前記ｐｎ接合部は、前記ゲート電
極に印加される電圧に対して、前記ｐｎ接合部が逆方向
に電圧が印加されるように配置されている、ＳＯＩ構造
のＭＩＳ電界効果トランジスタである。
形成されたＭＩＳ電界効果トランジスタであって、ソー
ス領域、ドレイン領域、ボディ領域、ゲート電極および
ｐｎ接合部を備え、前記ボディ領域は、前記ソース領域
と前記ドレイン領域によって挟まれており、前記ボディ
領域と前記ゲート電極は、前記ｐｎ接合部を介して電気
的に接続されており、前記ｐｎ接合部は、前記ゲート電
極に印加される電圧に対して、前記ｐｎ接合部が逆方向
に電圧が印加されるように配置されている、ＳＯＩ構造
のＭＩＳ電界効果トランジスタである。
【０００９】上記構造の本発明によれば、以下の効果が
生じる。すなわち、本発明によれば、ゲート電極からボ
ディ領域を通りソース領域に到達する経路において、ｐ
ｎ接合部をゲート電極とボディ領域との間に配置してい
る。そして、ｐｎ接合部は、ゲート電極に印加される電
圧に対して、ｐｎ接合部が逆方向に電圧が印加されるよ
うに配置されている。このため、ゲート電極に電圧が印
加された場合、ｐｎ接合部には逆方向に電圧が印加され
るので、この経路には、ｐｎ接合の逆方向リーク電流程
度の小さな電流しか流れない。よって、ゲート電圧が比
較的高い条件下で使用される場合であっても、ＳＯＩ構
造のＭＩＳ電界効果トランジスタの消費電力を抑えるこ
とができる。
生じる。すなわち、本発明によれば、ゲート電極からボ
ディ領域を通りソース領域に到達する経路において、ｐ
ｎ接合部をゲート電極とボディ領域との間に配置してい
る。そして、ｐｎ接合部は、ゲート電極に印加される電
圧に対して、ｐｎ接合部が逆方向に電圧が印加されるよ
うに配置されている。このため、ゲート電極に電圧が印
加された場合、ｐｎ接合部には逆方向に電圧が印加され
るので、この経路には、ｐｎ接合の逆方向リーク電流程
度の小さな電流しか流れない。よって、ゲート電圧が比
較的高い条件下で使用される場合であっても、ＳＯＩ構
造のＭＩＳ電界効果トランジスタの消費電力を抑えるこ
とができる。
【００１０】なお、ゲート電極からボディ領域を通りソ
ース領域に到達する経路において、抵抗器をゲート電極
とボディ領域との間に配置しても、電流制限の効果を得
ることができる。しかし、本発明による逆方向電圧が印
加されるｐｎ接合部によれば、抵抗器の占有面積より小
さい占有面積で、抵抗器による電流制限と同程度の効果
を得ることができる。
ース領域に到達する経路において、抵抗器をゲート電極
とボディ領域との間に配置しても、電流制限の効果を得
ることができる。しかし、本発明による逆方向電圧が印
加されるｐｎ接合部によれば、抵抗器の占有面積より小
さい占有面積で、抵抗器による電流制限と同程度の効果
を得ることができる。
【００１１】なお、本発明のｐｎ接合部の種類として
は、たとえば、通常のダイオードやツェナダイオードが
ある。また、本発明のｐｎ接合部の材料としては、例え
ば、ポリシリコンや単結晶シリコンがある。これらの種
類および材料は、実施する上において、例えば、デバイ
スの使用電圧範囲やデバイス寸法を考慮して、最適なも
のを選択する。
は、たとえば、通常のダイオードやツェナダイオードが
ある。また、本発明のｐｎ接合部の材料としては、例え
ば、ポリシリコンや単結晶シリコンがある。これらの種
類および材料は、実施する上において、例えば、デバイ
スの使用電圧範囲やデバイス寸法を考慮して、最適なも
のを選択する。
【００１２】本発明のｐｎ接合部の形成位置としては、
例えば、次の二つがある。
例えば、次の二つがある。
【００１３】一つは、本発明において、延長部を備え、
前記延長部は、前記ゲート電極の端部から延長するよう
に形成され、前記延長部は、前記ｐｎ接合部を含む。
前記延長部は、前記ゲート電極の端部から延長するよう
に形成され、前記延長部は、前記ｐｎ接合部を含む。
【００１４】他の一つは、本発明において、前記ｐｎ接
合部は、前記ＳＯＩ基板のシリコン単結晶層中に形成さ
れている。
合部は、前記ＳＯＩ基板のシリコン単結晶層中に形成さ
れている。
【００１５】上記延長部を備えた本発明の態様として
は、例えば、次の二つがある。
は、例えば、次の二つがある。
【００１６】一つは、本発明において、層間絶縁層およ
び接続層を備え、前記層間絶縁層は、前記延長部および
前記ＳＯＩ基板のシリコン単結晶層を覆うように形成さ
れ、前記層間絶縁層は、前記延長部および前記ＳＯＩ基
板のシリコン単結晶層を露出させる接続孔を有し、前記
接続層は、前記接続孔に形成され、前記接続層は、前記
延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に
接続する。
び接続層を備え、前記層間絶縁層は、前記延長部および
前記ＳＯＩ基板のシリコン単結晶層を覆うように形成さ
れ、前記層間絶縁層は、前記延長部および前記ＳＯＩ基
板のシリコン単結晶層を露出させる接続孔を有し、前記
接続層は、前記接続孔に形成され、前記接続層は、前記
延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に
接続する。
【００１７】他の一つは、本発明において、絶縁層を備
え、前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層
と前記延長部との間に位置し、前記絶縁層は、前記ＳＯ
Ｉ基板のシリコン単結晶層を露出させる接続孔を有し、
前記延長部は、前記接続孔を介して、前記ＳＯＩ基板の
シリコン単結晶層と電気的に接続される。
え、前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層
と前記延長部との間に位置し、前記絶縁層は、前記ＳＯ
Ｉ基板のシリコン単結晶層を露出させる接続孔を有し、
前記延長部は、前記接続孔を介して、前記ＳＯＩ基板の
シリコン単結晶層と電気的に接続される。
【００１８】ｐｎ接合部がＳＯＩ基板のシリコン単結晶
層中に形成されている構造を備えた本発明の態様として
は、例えば、次の態様がある。
層中に形成されている構造を備えた本発明の態様として
は、例えば、次の態様がある。
【００１９】本発明において、層間絶縁層および配線層
を備え、前記層間絶縁層は、前記ＳＯＩ基板のシリコン
単結晶層を覆うように形成され、前記層間絶縁層は、前
記ＳＯＩ基板のシリコン単結晶層を露出させる第１接続
孔を有し、前記層間絶縁層は、前記ゲート電極を露出さ
せる第２接続孔を有し、前記配線層は、前記層間絶縁層
上に形成され、前記配線層は、前記第１接続孔を介して
前記ＳＯＩ基板のシリコン単結晶層と電気的に接続さ
れ、前記配線層は、前記第２接続孔を介して前記ゲート
電極と電気的に接続される。
を備え、前記層間絶縁層は、前記ＳＯＩ基板のシリコン
単結晶層を覆うように形成され、前記層間絶縁層は、前
記ＳＯＩ基板のシリコン単結晶層を露出させる第１接続
孔を有し、前記層間絶縁層は、前記ゲート電極を露出さ
せる第２接続孔を有し、前記配線層は、前記層間絶縁層
上に形成され、前記配線層は、前記第１接続孔を介して
前記ＳＯＩ基板のシリコン単結晶層と電気的に接続さ
れ、前記配線層は、前記第２接続孔を介して前記ゲート
電極と電気的に接続される。
【００２０】本発明の製造方法としては、例えば、次の
三つの方法がある。
三つの方法がある。
【００２１】一つ目は、ＳＯＩ構造のＭＩＳ電界効果ト
ランジスタの製造方法であって、（ａ）前記ＳＯＩ基板
に、ボディ領域を形成する工程と、（ｂ）ゲート電極を
形成し、かつ前記ゲート電極の端部から延長するように
位置する延長部を形成する工程と、（ｃ）前記ゲート電
極および前記延長部をマスクとして、前記ＳＯＩ基板に
第１導電型の不純物を導入する工程と、を備え、工程
（ｃ）により、前記ボディ領域を挟むように、第１導電
型のソース領域及びドレイン領域が形成され、かつ前記
延長部に第１導電型の第１部分が形成され、ＳＯＩ構造
のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記延長部に第２導電型の不純物を導入すること
により、前記第１部分と接合する第２導電型の第２部分
を形成する工程と、（ｅ）前記ＳＯＩ基板のシリコン単
結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層および前記延
長部を露出させる接続孔を、前記層間絶縁層に形成する
工程と、（ｇ）前記接続孔に接続層を形成することによ
り、前記延長部と前記ＳＯＩ基板のシリコン単結晶層を
電気的に接続する工程と、を備える。
ランジスタの製造方法であって、（ａ）前記ＳＯＩ基板
に、ボディ領域を形成する工程と、（ｂ）ゲート電極を
形成し、かつ前記ゲート電極の端部から延長するように
位置する延長部を形成する工程と、（ｃ）前記ゲート電
極および前記延長部をマスクとして、前記ＳＯＩ基板に
第１導電型の不純物を導入する工程と、を備え、工程
（ｃ）により、前記ボディ領域を挟むように、第１導電
型のソース領域及びドレイン領域が形成され、かつ前記
延長部に第１導電型の第１部分が形成され、ＳＯＩ構造
のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記延長部に第２導電型の不純物を導入すること
により、前記第１部分と接合する第２導電型の第２部分
を形成する工程と、（ｅ）前記ＳＯＩ基板のシリコン単
結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層および前記延
長部を露出させる接続孔を、前記層間絶縁層に形成する
工程と、（ｇ）前記接続孔に接続層を形成することによ
り、前記延長部と前記ＳＯＩ基板のシリコン単結晶層を
電気的に接続する工程と、を備える。
【００２２】二つ目は、ＳＯＩ構造のＭＩＳ電界効果ト
ランジスタの製造方法であって、（ａ）前記ＳＯＩ基板
に、ボディ領域を形成する工程と、（ｂ）前記ボディ領
域上にゲート絶縁膜を含む絶縁層を形成する工程と、
（ｃ）前記絶縁層に、前記ＳＯＩ基板のシリコン単結晶
層を露出させる接続孔を形成する工程と、（ｄ）前記絶
縁層上に。ゲート電極および延長部を形成する工程と、
を備え、工程（ｄ）において、前記延長部は、前記ゲー
ト電極の端部から延長するように位置し、かつ前記接続
孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的
に接続され、ＳＯＩ構造のＭＩＳ電界効果トランジスタ
の製造方法は、さらに、（ｅ）前記ゲート電極および前
記延長部をマスクとして、前記ＳＯＩ基板に第１導電型
の不純物を導入する工程を備え、工程（ｅ）により、前
記ボディ領域を挟むように、第１導電型のソース領域及
びドレイン領域が形成され、かつ前記延長部に第１導電
型の第１部分が形成され、ＳＯＩ構造のＭＩＳ電界効果
トランジスタの製造方法は、さらに、（ｆ）前記延長部
に第２導電型の不純物を導入することにより、前記第１
部分と接合する第２導電型の第２部分を形成する工程を
備える。
ランジスタの製造方法であって、（ａ）前記ＳＯＩ基板
に、ボディ領域を形成する工程と、（ｂ）前記ボディ領
域上にゲート絶縁膜を含む絶縁層を形成する工程と、
（ｃ）前記絶縁層に、前記ＳＯＩ基板のシリコン単結晶
層を露出させる接続孔を形成する工程と、（ｄ）前記絶
縁層上に。ゲート電極および延長部を形成する工程と、
を備え、工程（ｄ）において、前記延長部は、前記ゲー
ト電極の端部から延長するように位置し、かつ前記接続
孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的
に接続され、ＳＯＩ構造のＭＩＳ電界効果トランジスタ
の製造方法は、さらに、（ｅ）前記ゲート電極および前
記延長部をマスクとして、前記ＳＯＩ基板に第１導電型
の不純物を導入する工程を備え、工程（ｅ）により、前
記ボディ領域を挟むように、第１導電型のソース領域及
びドレイン領域が形成され、かつ前記延長部に第１導電
型の第１部分が形成され、ＳＯＩ構造のＭＩＳ電界効果
トランジスタの製造方法は、さらに、（ｆ）前記延長部
に第２導電型の不純物を導入することにより、前記第１
部分と接合する第２導電型の第２部分を形成する工程を
備える。
【００２３】三つ目は、ＳＯＩ基板上に形成されたＭＩ
Ｓ電界効果トランジスタの製造方法であって、（ａ）前
記ＳＯＩ基板に、ボディ領域を形成する工程と、（ｂ）
ゲート電極を形成する工程と、（ｃ）前記ゲート電極を
マスクとして、前記ＳＯＩ基板に第１導電型の不純物を
導入する工程と、を備え、工程（ｃ）により、前記ボデ
ィ領域を挟むように、第１導電型のソース領域及びドレ
イン領域が形成され、かつ前記ＳＯＩ基板のシリコン単
結晶層中に第１導電型の第１部分が形成され、ＳＯＩ構
造のＭＩＳ電界効果トランジスタの製造方法は、さら
に、（ｄ）前記ＳＯＩ基板のシリコン単結晶層中に第２
導電型の不純物を導入することにより、第２導電型の第
２部分を形成する工程を備え、工程（ｄ）により、前記
第２部分は、前記第１部分と接合し、かつ前記第１部分
と前記ボディ領域との間に位置し、ＳＯＩ構造のＭＩＳ
電界効果トランジスタの製造方法は、さらに、（ｅ）前
記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶
縁層を形成する工程と、（ｆ）前記ＳＯＩ基板のシリコ
ン単結晶層を露出させる第１接続孔および前記ゲート電
極を露出させる第２接続孔を、前記層間絶縁層に形成す
る工程と、（ｇ）前記層間絶縁層上に、配線層を形成す
る工程と、を備え、工程（ｇ）により、前記配線層は、
前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結
晶層と電気的に接続され、かつ前記第２接続孔を介して
前記ゲート電極と電気的に接続される。
Ｓ電界効果トランジスタの製造方法であって、（ａ）前
記ＳＯＩ基板に、ボディ領域を形成する工程と、（ｂ）
ゲート電極を形成する工程と、（ｃ）前記ゲート電極を
マスクとして、前記ＳＯＩ基板に第１導電型の不純物を
導入する工程と、を備え、工程（ｃ）により、前記ボデ
ィ領域を挟むように、第１導電型のソース領域及びドレ
イン領域が形成され、かつ前記ＳＯＩ基板のシリコン単
結晶層中に第１導電型の第１部分が形成され、ＳＯＩ構
造のＭＩＳ電界効果トランジスタの製造方法は、さら
に、（ｄ）前記ＳＯＩ基板のシリコン単結晶層中に第２
導電型の不純物を導入することにより、第２導電型の第
２部分を形成する工程を備え、工程（ｄ）により、前記
第２部分は、前記第１部分と接合し、かつ前記第１部分
と前記ボディ領域との間に位置し、ＳＯＩ構造のＭＩＳ
電界効果トランジスタの製造方法は、さらに、（ｅ）前
記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶
縁層を形成する工程と、（ｆ）前記ＳＯＩ基板のシリコ
ン単結晶層を露出させる第１接続孔および前記ゲート電
極を露出させる第２接続孔を、前記層間絶縁層に形成す
る工程と、（ｇ）前記層間絶縁層上に、配線層を形成す
る工程と、を備え、工程（ｇ）により、前記配線層は、
前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結
晶層と電気的に接続され、かつ前記第２接続孔を介して
前記ゲート電極と電気的に接続される。
【００２４】
【発明の実施の形態】［第１の実施の形態］ ｛構造の説明｝図１は、本発明の第１の実施の形態に係
るＳＯＩ構造のＭＯＳ電界効果トランジスタ１の平面図
である。図２は、図１に示すＭＯＳ電界効果トランジス
タ１をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。図１及び図２を用いて、ＭＯＳ電界効果トラン
ジスタ１の構造を説明する。
るＳＯＩ構造のＭＯＳ電界効果トランジスタ１の平面図
である。図２は、図１に示すＭＯＳ電界効果トランジス
タ１をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。図１及び図２を用いて、ＭＯＳ電界効果トラン
ジスタ１の構造を説明する。
【００２５】ＭＯＳ電界効果トランジスタ１は、ＳＯＩ
基板に形成されている。ＳＯＩ基板は、シリコン基板１
０と、シリコン基板１０上に位置する、シリコン酸化膜
からなる埋め込み酸化膜１２と、埋め込み酸化膜１２上
に位置する、シリコン単結晶層（ｐ-型領域１４など）
と、を備える。
基板に形成されている。ＳＯＩ基板は、シリコン基板１
０と、シリコン基板１０上に位置する、シリコン酸化膜
からなる埋め込み酸化膜１２と、埋め込み酸化膜１２上
に位置する、シリコン単結晶層（ｐ-型領域１４など）
と、を備える。
【００２６】ＭＯＳ電界効果トランジスタ１は、ｎチャ
ネル型であり、ゲート電極２４、ボディ領域となるｐ-
型領域１４、ドレイン領域３８およびソース領域４０を
備える。
ネル型であり、ゲート電極２４、ボディ領域となるｐ-
型領域１４、ドレイン領域３８およびソース領域４０を
備える。
【００２７】ｐ-型領域１４、ドレイン領域３８および
ソース領域４０は、ＳＯＩ基板のシリコン単結晶層中に
形成されている。ｐ-型領域１４は、ドレイン領域３８
とソース領域４０によって挟まれている。ｐ-型領域１
４は、ｐ+型領域１６と連続するように、ＳＯＩ基板の
シリコン単結晶層中に形成されている。ｐ+型領域１６
およびｐ-型領域１４からなる領域は、埋め込み酸化膜
１２上に形成されたフィールド酸化膜１８、２０により
挟まれている。
ソース領域４０は、ＳＯＩ基板のシリコン単結晶層中に
形成されている。ｐ-型領域１４は、ドレイン領域３８
とソース領域４０によって挟まれている。ｐ-型領域１
４は、ｐ+型領域１６と連続するように、ＳＯＩ基板の
シリコン単結晶層中に形成されている。ｐ+型領域１６
およびｐ-型領域１４からなる領域は、埋め込み酸化膜
１２上に形成されたフィールド酸化膜１８、２０により
挟まれている。
【００２８】ゲート電極２４は、ゲート絶縁膜２２を介
して、ｐ-型領域１４上に形成されている。ゲート絶縁
膜２２は、シリコン酸化膜であるが、他の種類の絶縁膜
でもよい。このことは、他の実施の形態でも同様であ
る。
して、ｐ-型領域１４上に形成されている。ゲート絶縁
膜２２は、シリコン酸化膜であるが、他の種類の絶縁膜
でもよい。このことは、他の実施の形態でも同様であ
る。
【００２９】ゲート電極２４の一方の端部は、導電部５
６と一体構造になっている。このため、ゲート電極２４
の一方の端部と導電部５６とは、電気的に導通可能とな
っている。また、ゲート電極２４の他方の端部は、導電
部２３と一体構造になっている。このため、ゲート電極
２４の他方の端部と導電部２３とは、電気的に導通可能
となっている。導電部２３および導電部５６は、ゲート
電極２４と同一材料である。導電部２３および導電部５
６は、ゲート電極２４のパターンニング時にゲート電極
２４と同時に形成される。
６と一体構造になっている。このため、ゲート電極２４
の一方の端部と導電部５６とは、電気的に導通可能とな
っている。また、ゲート電極２４の他方の端部は、導電
部２３と一体構造になっている。このため、ゲート電極
２４の他方の端部と導電部２３とは、電気的に導通可能
となっている。導電部２３および導電部５６は、ゲート
電極２４と同一材料である。導電部２３および導電部５
６は、ゲート電極２４のパターンニング時にゲート電極
２４と同時に形成される。
【００３０】導電部５６は、ゲート電極２４の一方の端
部から延長するように形成されている。導電部５６は、
延長部の一例である。導電部５６はｐｎ接合部５２を含
む。ｐｎ接合部５２は、ｐ+型部分７６とｎ+型部分７８
から構成される。ｐｎ接合部５２の材料としては、例え
ば、ポリシリコンがある。一方、導電部２３は、ゲート
電極２４の他方の端部から延長するように形成されてい
おり、フィールド酸化膜２０上に乗り上げている。
部から延長するように形成されている。導電部５６は、
延長部の一例である。導電部５６はｐｎ接合部５２を含
む。ｐｎ接合部５２は、ｐ+型部分７６とｎ+型部分７８
から構成される。ｐｎ接合部５２の材料としては、例え
ば、ポリシリコンがある。一方、導電部２３は、ゲート
電極２４の他方の端部から延長するように形成されてい
おり、フィールド酸化膜２０上に乗り上げている。
【００３１】ＳＯＩ基板上には、シリコン酸化膜２６が
形成されている。シリコン酸化膜２６は、層間絶縁層の
一例である。シリコン酸化膜２６には、スルーホール２
８、３０が形成されている。スルーホール２８、３０
は、接続孔の一例である。
形成されている。シリコン酸化膜２６は、層間絶縁層の
一例である。シリコン酸化膜２６には、スルーホール２
８、３０が形成されている。スルーホール２８、３０
は、接続孔の一例である。
【００３２】スルーホール２８は、ｐ+型領域１６およ
びｐｎ接合部５２のｐ+型部分７６上に位置している。
スルーホール２８内には、アルミニウム層３４が充填さ
れている。アルミニウム層３４は、接続層の一例であ
る。ｐｎ接合部５２のｐ+型部分７６は、アルミニウム
層３４により、ｐ+型領域１６と電気的に接続されてい
る。また、ｐｎ接合部５２のｎ+型部分７８は、ゲート
電極２４と電気的に接続されている。ｐｎ接合部５２
は、上記のように配置されているので、ゲート電極に正
電圧が印加されたとき、逆方向電圧が印加される。
びｐｎ接合部５２のｐ+型部分７６上に位置している。
スルーホール２８内には、アルミニウム層３４が充填さ
れている。アルミニウム層３４は、接続層の一例であ
る。ｐｎ接合部５２のｐ+型部分７６は、アルミニウム
層３４により、ｐ+型領域１６と電気的に接続されてい
る。また、ｐｎ接合部５２のｎ+型部分７８は、ゲート
電極２４と電気的に接続されている。ｐｎ接合部５２
は、上記のように配置されているので、ゲート電極に正
電圧が印加されたとき、逆方向電圧が印加される。
【００３３】スルーホール３０は、導電部２３上に位置
している。シリコン酸化膜２６上には、アルミ配線層３
６が形成されている。ゲート電極２４へ入力されるゲー
ト信号は、アルミ配線層３６から伝達される。アルミ配
線層３６は、例えば、アルミニウムやアルミ合金から構
成されている。アルミ配線層３６は、スルーホール３０
および導電部２３と電気的に接続されている。
している。シリコン酸化膜２６上には、アルミ配線層３
６が形成されている。ゲート電極２４へ入力されるゲー
ト信号は、アルミ配線層３６から伝達される。アルミ配
線層３６は、例えば、アルミニウムやアルミ合金から構
成されている。アルミ配線層３６は、スルーホール３０
および導電部２３と電気的に接続されている。
【００３４】図１及び図２に示す本発明の第１の実施の
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
等価回路を表した図が、図３である。１４はｐ-型領域
（ボディ領域）、２４はゲート電極、３８はドレイン領
域、４０はソース領域、５２はｐｎ接合部を示してい
る。
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
等価回路を表した図が、図３である。１４はｐ-型領域
（ボディ領域）、２４はゲート電極、３８はドレイン領
域、４０はソース領域、５２はｐｎ接合部を示してい
る。
【００３５】｛製造方法の説明｝ＭＯＳ電界効果トラン
ジスタ１の製造方法の一例を説明する。図４は、ＳＯＩ
基板の平面図である。図５は、図４に示すＳＯＩ基板を
Ａ−Ａ線に沿って切断した状態を示す断面構造図であ
る。図４及び図５に示すように、ＳＯＩ基板は、シリコ
ン基板１０と、シリコン基板１０上に形成された埋め込
み酸化膜１２と、埋め込み酸化膜１２上に形成されたシ
リコン単結晶層１３と、備える。
ジスタ１の製造方法の一例を説明する。図４は、ＳＯＩ
基板の平面図である。図５は、図４に示すＳＯＩ基板を
Ａ−Ａ線に沿って切断した状態を示す断面構造図であ
る。図４及び図５に示すように、ＳＯＩ基板は、シリコ
ン基板１０と、シリコン基板１０上に形成された埋め込
み酸化膜１２と、埋め込み酸化膜１２上に形成されたシ
リコン単結晶層１３と、備える。
【００３６】図６及び図７（図７は、図６に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、例えば、ＬＯＣＯＳ法を用い
て、シリコン単結晶層１３に、フィールド酸化膜１８、
２０を形成する。フィールド酸化膜１８、２０は、ｎＭ
ＯＳ電界効果トランジスタが形成される領域を囲むよう
に形成されている。次に、シリコン単結晶層１３にｐ型
の不純物をイオン注入し、ｎＭＯＳ電界効果トランジス
タが形成される領域にｐ-型領域１４を形成する。ｐ型
の不純物としては、例えば、ボロンがある。イオン注入
のエネルギーとしては、例えば、１０〜６０ＫｅＶ程度
である。ドーズ量としては、例えば、６×１０12〜６×
１０13／ｃｍ2である。
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、例えば、ＬＯＣＯＳ法を用い
て、シリコン単結晶層１３に、フィールド酸化膜１８、
２０を形成する。フィールド酸化膜１８、２０は、ｎＭ
ＯＳ電界効果トランジスタが形成される領域を囲むよう
に形成されている。次に、シリコン単結晶層１３にｐ型
の不純物をイオン注入し、ｎＭＯＳ電界効果トランジス
タが形成される領域にｐ-型領域１４を形成する。ｐ型
の不純物としては、例えば、ボロンがある。イオン注入
のエネルギーとしては、例えば、１０〜６０ＫｅＶ程度
である。ドーズ量としては、例えば、６×１０12〜６×
１０13／ｃｍ2である。
【００３７】図８及び図９（図９は、図８に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、次に、例えば、熱酸化によ
り、ｐ -型領域１４上にゲート絶縁膜となる薄い酸化膜
（膜厚４〜１０ｎｍ）を形成する。
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、次に、例えば、熱酸化によ
り、ｐ -型領域１４上にゲート絶縁膜となる薄い酸化膜
（膜厚４〜１０ｎｍ）を形成する。
【００３８】次に、例えば、ＣＶＤ法により、ＳＯＩ基
板の全面上にゲート電極となるノンドープのポリシリコ
ン膜（膜厚２００〜３００ｎｍ）を形成する。
板の全面上にゲート電極となるノンドープのポリシリコ
ン膜（膜厚２００〜３００ｎｍ）を形成する。
【００３９】次に、ポリシリコン膜を、フォトリソグラ
フィ技術とエッチング技術とにより、パターンニング
し、ゲート電極２４及び導電部２３、５６を形成する。
導電部５６とフィールド酸化膜１８との間の領域を、領
域４６とする。
フィ技術とエッチング技術とにより、パターンニング
し、ゲート電極２４及び導電部２３、５６を形成する。
導電部５６とフィールド酸化膜１８との間の領域を、領
域４６とする。
【００４０】図１０及び図１１（図１１は、図１０に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、導電部５６のうちｐ
+型部分が形成される領域および領域４６を覆うレジス
ト４４を形成する。レジスト４４、ゲート電極２４及び
フィールド酸化膜１８、２０をマスクとして、ｎ型のイ
オンをｎＭＯＳ電界効果トランジスタが形成される領域
に注入し、ソース領域４０とドレイン領域３８とを形成
する。ｎ型のイオンとしては、例えば、リンがある。イ
オン注入のエネルギーとしては、例えば、２０〜５０Ｋ
ｅＶである。ドーズ量としては、例えば、２×１０15〜
６×１０15／ｃｍ2である。このイオン注入により、導
電部５６のレジスト４４が被さってない部分にもイオン
が注入される。その結果、この部分はｐｎ接合部のｎ+
型部分７８となる。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、導電部５６のうちｐ
+型部分が形成される領域および領域４６を覆うレジス
ト４４を形成する。レジスト４４、ゲート電極２４及び
フィールド酸化膜１８、２０をマスクとして、ｎ型のイ
オンをｎＭＯＳ電界効果トランジスタが形成される領域
に注入し、ソース領域４０とドレイン領域３８とを形成
する。ｎ型のイオンとしては、例えば、リンがある。イ
オン注入のエネルギーとしては、例えば、２０〜５０Ｋ
ｅＶである。ドーズ量としては、例えば、２×１０15〜
６×１０15／ｃｍ2である。このイオン注入により、導
電部５６のレジスト４４が被さってない部分にもイオン
が注入される。その結果、この部分はｐｎ接合部のｎ+
型部分７８となる。
【００４１】図１２及び図１３（図１３は、図１２に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、導電部５６のうちｐ
+型部分が形成される領域および領域４６を露出するレ
ジスト４８を形成する。レジスト４８をマスクとして、
ｐ型のイオンを、導電部５６および領域４６に注入す
る。これにより、導電部５６のうち領域４６側にある部
分は、ｐｎ接合部のｐ+型部分７６となる。また、領域
４６にはｐ+型領域１６が形成される。ｐ型のイオンと
しては、例えば、ボロンがある。イオン注入のエネルギ
ーとしては、例えば、１０〜３０ＫｅＶである。ドーズ
量としては、例えば、２×１０15〜６×１０15／ｃｍ2
である。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、導電部５６のうちｐ
+型部分が形成される領域および領域４６を露出するレ
ジスト４８を形成する。レジスト４８をマスクとして、
ｐ型のイオンを、導電部５６および領域４６に注入す
る。これにより、導電部５６のうち領域４６側にある部
分は、ｐｎ接合部のｐ+型部分７６となる。また、領域
４６にはｐ+型領域１６が形成される。ｐ型のイオンと
しては、例えば、ボロンがある。イオン注入のエネルギ
ーとしては、例えば、１０〜３０ＫｅＶである。ドーズ
量としては、例えば、２×１０15〜６×１０15／ｃｍ2
である。
【００４２】図１４及び図１５（図１５は、図１４に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚
５００〜８００ｎｍ）を形成する。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚
５００〜８００ｎｍ）を形成する。
【００４３】フォトリソグラフィ技術とエッチング技術
とにより、シリコン酸化膜２６を選択的に除去し、スル
ーホール２８及びスルーホール３０を形成する。スルー
ホール２８により、ｐ+型領域１６が露出する。スルー
ホール３０により、導電部３０が露出する。
とにより、シリコン酸化膜２６を選択的に除去し、スル
ーホール２８及びスルーホール３０を形成する。スルー
ホール２８により、ｐ+型領域１６が露出する。スルー
ホール３０により、導電部３０が露出する。
【００４４】図１及び図２に示すように、例えば、スパ
ッタリング法により、ＳＯＩ基板の全面上にアルミニウ
ム膜（膜厚５００〜８００ｎｍ）を形成する。アルミニ
ウム膜を、フォトリソグラフィ技術とエッチング技術と
により、パターンニングし、アルミニウム層３４、アル
ミ配線層３６を形成する。以上により、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ１が完成する。
ッタリング法により、ＳＯＩ基板の全面上にアルミニウ
ム膜（膜厚５００〜８００ｎｍ）を形成する。アルミニ
ウム膜を、フォトリソグラフィ技術とエッチング技術と
により、パターンニングし、アルミニウム層３４、アル
ミ配線層３６を形成する。以上により、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ１が完成する。
【００４５】以上、ＮＭＯＳを例にして説明した。ＰＭ
ＯＳの場合は、導電型を逆にすることにより、上記方法
を用いて作製することができる。
ＯＳの場合は、導電型を逆にすることにより、上記方法
を用いて作製することができる。
【００４６】｛効果の説明｝ＳＯＩ構造のＭＯＳ電界効
果トランジスタ１の主な効果を説明する。
果トランジスタ１の主な効果を説明する。
【００４７】図１及び図２に示すように、ＳＯＩ構造の
ＭＯＳ電界効果トランジスタ１において、ゲート電極２
４とボディ領域であるｐ-型領域１４は、ｐｎ接合部５
２を介して電気的に接続されている。そして、ｐｎ接合
部５２のｎ+型部分７８がゲート電極２４と電気的に接
続され、ｐｎ接合部５２のｐ+型部分７６がｐ+型領域１
６と電気的に接続されている。これにより生じる効果を
図３を用いて説明する。
ＭＯＳ電界効果トランジスタ１において、ゲート電極２
４とボディ領域であるｐ-型領域１４は、ｐｎ接合部５
２を介して電気的に接続されている。そして、ｐｎ接合
部５２のｎ+型部分７８がゲート電極２４と電気的に接
続され、ｐｎ接合部５２のｐ+型部分７６がｐ+型領域１
６と電気的に接続されている。これにより生じる効果を
図３を用いて説明する。
【００４８】図３に示すように、ゲート電極２４からｐ
ｎ接合部５２、ボディ領域を通り、ソース領域４０に至
る経路がある。ゲート電極２４に正電圧が印加された場
合、ｐｎ接合部５２には逆方向に電圧が印加されるの
で、この経路には、ｐｎ接合の逆方向リーク電流程度の
小さな電流しか流れない。よって、ゲート電圧が比較的
高い条件下で使用される場合であっても、ＳＯＩ構造の
ＭＩＳ電界効果トランジスタの消費電力を抑えることが
できる。
ｎ接合部５２、ボディ領域を通り、ソース領域４０に至
る経路がある。ゲート電極２４に正電圧が印加された場
合、ｐｎ接合部５２には逆方向に電圧が印加されるの
で、この経路には、ｐｎ接合の逆方向リーク電流程度の
小さな電流しか流れない。よって、ゲート電圧が比較的
高い条件下で使用される場合であっても、ＳＯＩ構造の
ＭＩＳ電界効果トランジスタの消費電力を抑えることが
できる。
【００４９】この効果は他の実施の形態でも同様であ
る。
る。
【００５０】また、ＳＯＩ構造のＭＯＳ電界効果トラン
ジスタ１において、ｐｎ接合部５２の位置が、ゲート電
極２４とボディ領域との間である。このため、ｐｎ接合
部５２により電流制限が生じても、ゲート電極２４に所
望の信号電圧を印加することができる。すなわち、信号
電圧は、アルミ配線層３６からゲート電極２４、導電部
５６に伝わり、それからボディ領域へ伝わる。よって、
もし、ｐｎ接合部５２が導電部２３とゲート電極２４と
の間にあると、ｐｎ接合部５２による電流制限で、ゲー
ト電極２４に所望の電圧が印加されない可能性がある。
ＳＯＩ構造のＭＯＳ電界効果トランジスタ１によれば、
このようなことを防ぐことが可能となる。
ジスタ１において、ｐｎ接合部５２の位置が、ゲート電
極２４とボディ領域との間である。このため、ｐｎ接合
部５２により電流制限が生じても、ゲート電極２４に所
望の信号電圧を印加することができる。すなわち、信号
電圧は、アルミ配線層３６からゲート電極２４、導電部
５６に伝わり、それからボディ領域へ伝わる。よって、
もし、ｐｎ接合部５２が導電部２３とゲート電極２４と
の間にあると、ｐｎ接合部５２による電流制限で、ゲー
ト電極２４に所望の電圧が印加されない可能性がある。
ＳＯＩ構造のＭＯＳ電界効果トランジスタ１によれば、
このようなことを防ぐことが可能となる。
【００５１】この効果は他の実施の形態でも同様であ
る。
る。
【００５２】［第２の実施の形態］ ｛構造の説明｝図１６は、本発明の第２の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ３の平面
図である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ
電界効果トランジスタ３をＡ−Ａ線に沿って切断した状
態を示す断面構造図である。図１及び図２に示す第１の
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ１と異なる構成を主に説明し、同じ構成については
同一符号を付すことによる説明を省略する。
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ３の平面
図である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ
電界効果トランジスタ３をＡ−Ａ線に沿って切断した状
態を示す断面構造図である。図１及び図２に示す第１の
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ１と異なる構成を主に説明し、同じ構成については
同一符号を付すことによる説明を省略する。
【００５３】ＳＯＩ構造のＭＯＳ電界効果トランジスタ
３において、導電部５６は、フィールド酸化膜１８上ま
で延びている。導電部５６とｐ+型領域１６との間には
絶縁膜７４が位置している。絶縁膜７４は、ゲート絶縁
膜２２の形成時に、形成された膜である。ｐ+型領域１
６上の絶縁膜７４には、孔部７２が形成されている。導
電部５６は、孔部７２を介して、ｐ+型領域１６と電気
的に接続されている。
３において、導電部５６は、フィールド酸化膜１８上ま
で延びている。導電部５６とｐ+型領域１６との間には
絶縁膜７４が位置している。絶縁膜７４は、ゲート絶縁
膜２２の形成時に、形成された膜である。ｐ+型領域１
６上の絶縁膜７４には、孔部７２が形成されている。導
電部５６は、孔部７２を介して、ｐ+型領域１６と電気
的に接続されている。
【００５４】｛製造方法の説明｝まず、第１の実施の形
態と同様の方法で、図４（図５）〜図６（図７）に示す
工程までを行う。
態と同様の方法で、図４（図５）〜図６（図７）に示す
工程までを行う。
【００５５】図６（図７）に示す工程後、図１８及び図
１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上に、第１の実施の形態と同様の
方法で、ゲート絶縁膜２２および絶縁膜７４を形成す
る。そして、フォトリソグラフィ技術とエッチング技術
とにより、絶縁膜７４に孔部７２を形成する。
１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上に、第１の実施の形態と同様の
方法で、ゲート絶縁膜２２および絶縁膜７４を形成す
る。そして、フォトリソグラフィ技術とエッチング技術
とにより、絶縁膜７４に孔部７２を形成する。
【００５６】図２０及び図２１（図２１は、図２０に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、第１の実施の形態と
同様の方法で、ｎ型のイオンおよびｐ型のイオンを注入
する。これにより、ドレイン３８、ソース領域４０およ
びｐｎ接合部５２を形成する。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、第１の実施の形態と
同様の方法で、ｎ型のイオンおよびｐ型のイオンを注入
する。これにより、ドレイン３８、ソース領域４０およ
びｐｎ接合部５２を形成する。
【００５７】図２２及び図２３（図２３は、図２２に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、ｐｎ接合部５２のｐ
+型部分７６中のｐ型の不純物は、後に続く熱処理中
に、孔部７２を通ってｐ-型領域１４に拡散し、孔部７
２下にｐ+型領域１６を形成する。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、ｐｎ接合部５２のｐ
+型部分７６中のｐ型の不純物は、後に続く熱処理中
に、孔部７２を通ってｐ-型領域１４に拡散し、孔部７
２下にｐ+型領域１６を形成する。
【００５８】後の工程は第１の実施の形態と同様であ
る。以上により、ＳＯＩ構造のＭＯＳ電界効果トランジ
スタ３が完成する。
る。以上により、ＳＯＩ構造のＭＯＳ電界効果トランジ
スタ３が完成する。
【００５９】［第３の実施の形態］ ｛構造の説明｝図２４は、本発明の第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５の平面
図である。図２５は、図２４に示すＳＯＩ構造のＭＯＳ
電界効果トランジスタ５をＡ−Ａ線に沿って切断した状
態を示す断面構造図である。図１及び図２に示す第１の
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ１と異なる構成を主に説明し、同じ構成については
同一符号を付すことによる説明を省略する。
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５の平面
図である。図２５は、図２４に示すＳＯＩ構造のＭＯＳ
電界効果トランジスタ５をＡ−Ａ線に沿って切断した状
態を示す断面構造図である。図１及び図２に示す第１の
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ１と異なる構成を主に説明し、同じ構成については
同一符号を付すことによる説明を省略する。
【００６０】ＳＯＩ構造のＭＯＳ電界効果トランジスタ
１との違いは、まずｐｎ接合部５２の構造である。すな
わち、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５で
は、ＳＯＩ基板のシリコン単結晶中に、ｐｎ接合部５２
を形成している。ｐｎ接合部５２は、ｐ+型部分７６と
ｎ+型部分７８とから構成されている。ｐ+型部分７６が
ｐ-領域１４側にある。
１との違いは、まずｐｎ接合部５２の構造である。すな
わち、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５で
は、ＳＯＩ基板のシリコン単結晶中に、ｐｎ接合部５２
を形成している。ｐｎ接合部５２は、ｐ+型部分７６と
ｎ+型部分７８とから構成されている。ｐ+型部分７６が
ｐ-領域１４側にある。
【００６１】また、導電部５６は、ゲート電極２４と不
純物領域（ｎ+型部分７８）との電気的接続に用いられ
ていない。これは以下の理由からである。ｐ+型部分７
６とｎ+型部分７８とをｐｎ接合部５２として機能させ
るためには、ゲート電極２４から延びてきた導電部５６
をｐ+型部分７６と電気的に接続させずに、ｎ+型部分７
８に電気的に接続させる必要がある。しかし、導電部５
６は、ｐ+型部分７６と不可避的に接触するので、導電
部５６をゲート電極２４とｎ+型部分７８との電気的接
続に用いることができない。
純物領域（ｎ+型部分７８）との電気的接続に用いられ
ていない。これは以下の理由からである。ｐ+型部分７
６とｎ+型部分７８とをｐｎ接合部５２として機能させ
るためには、ゲート電極２４から延びてきた導電部５６
をｐ+型部分７６と電気的に接続させずに、ｎ+型部分７
８に電気的に接続させる必要がある。しかし、導電部５
６は、ｐ+型部分７６と不可避的に接触するので、導電
部５６をゲート電極２４とｎ+型部分７８との電気的接
続に用いることができない。
【００６２】ｐ+型部分７６とｎ+型部分７８とをｐｎ接
合部５２として機能させるために以下に説明する構造に
した。シリコン酸化膜２６上にはアルミ配線層６２が形
成されている。アルミ配線層６２は、アルミ配線層３６
と同一材料からなる。アルミ配線層６２の一方の端部
は、スルーホール２８を介して、ｎ+型部分７８と電気
的に接続されている。アルミ配線層６２の他方の端部
は、アルミ配線層３６と電気的に接続されている。
合部５２として機能させるために以下に説明する構造に
した。シリコン酸化膜２６上にはアルミ配線層６２が形
成されている。アルミ配線層６２は、アルミ配線層３６
と同一材料からなる。アルミ配線層６２の一方の端部
は、スルーホール２８を介して、ｎ+型部分７８と電気
的に接続されている。アルミ配線層６２の他方の端部
は、アルミ配線層３６と電気的に接続されている。
【００６３】｛製造方法の説明｝まず、図４（図５）〜
図８（図９）に示す工程までを行う。ここまでの工程
は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５の製造
方法は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１の
製造方法と同じである。但し、第３の実施の形態の導電
部５６の長さは、第１の実施の形態の導電部５６の長さ
より短い。第３の実施の形態は導電部５６にｐｎ接合部
５２を形成していないからである。
図８（図９）に示す工程までを行う。ここまでの工程
は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５の製造
方法は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１の
製造方法と同じである。但し、第３の実施の形態の導電
部５６の長さは、第１の実施の形態の導電部５６の長さ
より短い。第３の実施の形態は導電部５６にｐｎ接合部
５２を形成していないからである。
【００６４】図８（図９）に示す工程後、図２６及び図
２７（図２７は、図２６に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、導電部５６とフィールド酸化膜１８との間で
は、ｐ-型領域１４が露出している。この領域を、領域
６４、６６とする。領域６４と領域６６とは隣り合って
いる。領域６６が導電部５６側にある。
２７（図２７は、図２６に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、導電部５６とフィールド酸化膜１８との間で
は、ｐ-型領域１４が露出している。この領域を、領域
６４、６６とする。領域６４と領域６６とは隣り合って
いる。領域６６が導電部５６側にある。
【００６５】領域６６を覆うレジスト５８を形成する。
レジスト５８、ゲート電極２４及びフィールド酸化膜１
８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界
効果トランジスタが形成される領域に注入し、ソース領
域４０とドレイン領域３８とを形成する。イオン注入の
条件は、第１の実施の形態と同じである。このイオン注
入により、領域２１にもイオンが注入される。その結
果、この部分はｎ+型部分７８となる。
レジスト５８、ゲート電極２４及びフィールド酸化膜１
８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界
効果トランジスタが形成される領域に注入し、ソース領
域４０とドレイン領域３８とを形成する。イオン注入の
条件は、第１の実施の形態と同じである。このイオン注
入により、領域２１にもイオンが注入される。その結
果、この部分はｎ+型部分７８となる。
【００６６】図２８及び図２９（図２９は、図２８に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、領域６６を露出する
レジスト６８を形成する。レジスト６８をマスクとし
て、ｐ型のイオンを、領域６６に注入する。これによ
り、領域６６にはｐ+型部分７６が形成される。イオン
注入の条件は、第１の実施の形態と同じである。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、領域６６を露出する
レジスト６８を形成する。レジスト６８をマスクとし
て、ｐ型のイオンを、領域６６に注入する。これによ
り、領域６６にはｐ+型部分７６が形成される。イオン
注入の条件は、第１の実施の形態と同じである。
【００６７】次に、図３０及び図３１（図３１は、図３
０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。この工程
は、図１４及び図１５に示す工程と同じである。但し、
スルーホール２８により露出されているのはｎ+型部分
７８である。
０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。この工程
は、図１４及び図１５に示す工程と同じである。但し、
スルーホール２８により露出されているのはｎ+型部分
７８である。
【００６８】次に、図２４及び図２５に示すように、第
１の実施の形態と同様に方法を用いて、アルミ配線層３
６、６２を形成する。以上により、第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５が完成
する。
１の実施の形態と同様に方法を用いて、アルミ配線層３
６、６２を形成する。以上により、第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５が完成
する。
【００６９】なお、第１〜３の実施の形態は、ｎチャネ
ル型のＭＯＳ電界効果トランジスタについて説明した
が、ｐチャネル型のＭＯＳ電界効果トランジスタについ
ても、本発明を適用でき、本発明の効果を得ることがで
きる。
ル型のＭＯＳ電界効果トランジスタについて説明した
が、ｐチャネル型のＭＯＳ電界効果トランジスタについ
ても、本発明を適用でき、本発明の効果を得ることがで
きる。
【００７０】［実験例］ＤＴＭＯＳの特性を説明しなが
ら、抵抗部Ｒを備えることにより生じる効果を、実験例
を用いて説明する。この実験の抵抗部Ｒはポリシリコン
から構成される。一方、本発明においてはｐｎ接合部を
抵抗部Ｒとして機能させている。どちらも抵抗として機
能するので、本発明においてもこの実験と同様の効果を
推定できる。図２８は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。この構造は、背景技
術の欄ですでに説明した。この構造を、以下、フローテ
ィングボディ型電界効果トランジスタと呼ぶ。図２９
は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例
の模式図である。この構造は、背景技術の欄ですでに説
明した。この構造を、以下、ＤＴＭＯＳ型電界効果トラ
ンジスタと呼ぶ。図３０は、本発明の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図であ
る。図３０に示す構造と図２９に示す構造との違いは、
図３０に示す構造は、抵抗部Ｒを備えている点である。
この構造を、以下、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタと呼ぶ。
ら、抵抗部Ｒを備えることにより生じる効果を、実験例
を用いて説明する。この実験の抵抗部Ｒはポリシリコン
から構成される。一方、本発明においてはｐｎ接合部を
抵抗部Ｒとして機能させている。どちらも抵抗として機
能するので、本発明においてもこの実験と同様の効果を
推定できる。図２８は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。この構造は、背景技
術の欄ですでに説明した。この構造を、以下、フローテ
ィングボディ型電界効果トランジスタと呼ぶ。図２９
は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例
の模式図である。この構造は、背景技術の欄ですでに説
明した。この構造を、以下、ＤＴＭＯＳ型電界効果トラ
ンジスタと呼ぶ。図３０は、本発明の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図であ
る。図３０に示す構造と図２９に示す構造との違いは、
図３０に示す構造は、抵抗部Ｒを備えている点である。
この構造を、以下、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタと呼ぶ。
【００７１】そして、これらのＭＯＳ電界効果トランジ
スタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅ
ｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ
Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏
型は、部分空乏型よりもボディ領域の厚さが小さい。こ
のため、ボディ領域がすべて空乏層となる。これに対し
て、部分空乏型は、ボディ領域の底部が空乏層とならな
い。
スタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅ
ｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ
Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏
型は、部分空乏型よりもボディ領域の厚さが小さい。こ
のため、ボディ領域がすべて空乏層となる。これに対し
て、部分空乏型は、ボディ領域の底部が空乏層とならな
い。
【００７２】図３１は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
【００７３】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ゲート電圧（Ｖｇ）が０.５
Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇する
と、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が
急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇する
と基板浮遊効果が生じるので、しきい値の低下が起きる
からである。
Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇する
と、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が
急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇する
と基板浮遊効果が生じるので、しきい値の低下が起きる
からである。
【００７４】ちなみに電流（Ｉｄｓ）が、例えば、１.
Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電
流が流れていることを示している。
Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電
流が流れていることを示している。
【００７５】１.Ｅ−０３（Ａ）＝１.０×１０−３
（Ａ）＝１.０（ｍＡ） なお、図３１から図３７に示すＶｇ−Ｉｄｓ特性におい
て、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン
−ソース間の電流にゲート−ソース間の電流を加えた値
を示している。
（Ａ）＝１.０（ｍＡ） なお、図３１から図３７に示すＶｇ−Ｉｄｓ特性におい
て、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン
−ソース間の電流にゲート−ソース間の電流を加えた値
を示している。
【００７６】図３２は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
【００７７】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、完全空乏型では、上記した部
分空乏型で生じる現象が生じていない。
分空乏型で生じる現象が生じていない。
【００７８】図３３は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
【００７９】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタだと、部分空乏型であっても、上記したフローテ
ィングボディ型電界効果トランジスタ（部分空乏型）で
生じる現象が生じていない。
ジスタだと、部分空乏型であっても、上記したフローテ
ィングボディ型電界効果トランジスタ（部分空乏型）で
生じる現象が生じていない。
【００８０】しかし、図３１と比べて、（Ｖｇ）が０.
８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。
これはゲート電極からボディ領域を介してソース領域に
流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加
わっているためである。この電流（Ｉｇｓ）の増大が抵
抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの
実用的に使用できる電源電圧の範囲を制限している理由
である。
８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。
これはゲート電極からボディ領域を介してソース領域に
流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加
わっているためである。この電流（Ｉｇｓ）の増大が抵
抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの
実用的に使用できる電源電圧の範囲を制限している理由
である。
【００８１】図３４は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
【００８２】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタ（完全空乏型）も、上記したフローティングボデ
ィ型電界効果トランジスタ（部分空乏型）で生じる現象
がほとんど生じていない。
ジスタ（完全空乏型）も、上記したフローティングボデ
ィ型電界効果トランジスタ（部分空乏型）で生じる現象
がほとんど生じていない。
【００８３】しかし、図３２と比べて（Ｖｇ）が０.７
Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。
この原因は、ゲート電極からボディ領域を介してソース
領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電
流に加わっているためである。 図３５は、本発明の実
施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲ
ート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）
と、の関係を示したグラフである。条件は、以下のとお
りである。
Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。
この原因は、ゲート電極からボディ領域を介してソース
領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電
流に加わっているためである。 図３５は、本発明の実
施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲ
ート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）
と、の関係を示したグラフである。条件は、以下のとお
りである。
【００８４】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５０ｋΩ） 本発明の実施の形態に係るＤＴＭＯＳ型電界効果トラン
ジスタは、抵抗部Ｒを備えている。グラフから分かるよ
うに、本発明の実施の形態に係るＤＴＭＯＳ型電界効果
トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても
（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲
以下に抑えられている。これは、抵抗部Ｒにより、ボデ
ィ領域とソース領域との間の電流が抑制されるからであ
る。よって、本発明の実施の形態に係るＤＴＭＯＳ型電
界効果トランジスタは、ゲート電圧が比較的高い条件下
で使用されても、電流（Ｉｄｓ）、すなわち消費電力を
低くすることができる。これに対して、抵抗部Ｒを備え
ないＤＴＭＯＳ型電界効果トランジスタ（図３３）は、
ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以
上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に
抑えることができなくなる。
ジスタは、抵抗部Ｒを備えている。グラフから分かるよ
うに、本発明の実施の形態に係るＤＴＭＯＳ型電界効果
トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても
（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲
以下に抑えられている。これは、抵抗部Ｒにより、ボデ
ィ領域とソース領域との間の電流が抑制されるからであ
る。よって、本発明の実施の形態に係るＤＴＭＯＳ型電
界効果トランジスタは、ゲート電圧が比較的高い条件下
で使用されても、電流（Ｉｄｓ）、すなわち消費電力を
低くすることができる。これに対して、抵抗部Ｒを備え
ないＤＴＭＯＳ型電界効果トランジスタ（図３３）は、
ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以
上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に
抑えることができなくなる。
【００８５】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
【００８６】図３６は、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
【００８７】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５０ｋΩ） 図３６において、Ｖｇ（０.７Ｖ以上）でも、図３４に
見られるような（Ｉｄｓ）の異常な増加は見あたらな
い。抵抗部Ｒにより（Ｉｇｓ）が制限されているからで
ある。
見られるような（Ｉｄｓ）の異常な増加は見あたらな
い。抵抗部Ｒにより（Ｉｇｓ）が制限されているからで
ある。
【００８８】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
【００８９】図３７は、抵抗部Ｒが有る場合と、抵抗部
Ｒがない場合とを、一緒に表したグラフである。すなわ
ち、図３７には、図３３に示すグラフのうち、ドレイン
電圧（Ｖｄ）が１.１Ｖのときのグラフが表されてい
る。また、図３７には、図３５に示すグラフのうち、ド
レイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表され
ている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０
Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トラ
ンジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴ
ＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べ
て、低いことが分かる。
Ｒがない場合とを、一緒に表したグラフである。すなわ
ち、図３７には、図３３に示すグラフのうち、ドレイン
電圧（Ｖｄ）が１.１Ｖのときのグラフが表されてい
る。また、図３７には、図３５に示すグラフのうち、ド
レイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表され
ている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０
Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トラ
ンジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴ
ＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べ
て、低いことが分かる。
【００９０】図３８は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領
域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係
を示したグラフである。条件は、以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領
域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係
を示したグラフである。条件は、以下のとおりである。
【００９１】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ グラフから分かるように、抵抗部Ｒ（５０ｋΩ）がある
場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖ
ｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流
（Ｉｇｓ）が抑制されていることが分かる。上記で説明
した本発明の実施の形態に係るＤＴＭＯＳ型電界効果ト
ランジスタの電流（Ｉｄｓ）を比較的低い値にできるの
は、電流（Ｉｇｓ）が抑制されているからである。
場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖ
ｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流
（Ｉｇｓ）が抑制されていることが分かる。上記で説明
した本発明の実施の形態に係るＤＴＭＯＳ型電界効果ト
ランジスタの電流（Ｉｄｓ）を比較的低い値にできるの
は、電流（Ｉｇｓ）が抑制されているからである。
【図１】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの平面図である。
ＭＯＳ電界効果トランジスタの平面図である。
【図２】図１に示すＳＯＩ構造のＭＯＳ電界効果トラン
ジスタをＡ−Ａ線に沿って切断した状態を示す断面構造
図である。
ジスタをＡ−Ａ線に沿って切断した状態を示す断面構造
図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの等価回路図である。
ＭＯＳ電界効果トランジスタの等価回路図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第１工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第１工程を説
明するためのＳＯＩ基板の平面図である。
【図５】図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図６】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第２工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第２工程を説
明するためのＳＯＩ基板の平面図である。
【図７】図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図８】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第３工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第３工程を説
明するためのＳＯＩ基板の平面図である。
【図９】図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図１０】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
【図１１】図１０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１２】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
【図１３】図１２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１４】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第６工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第６工程を
説明するためのＳＯＩ基板の平面図である。
【図１５】図１４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。
のＭＯＳ電界効果トランジスタの平面図である。
【図１７】図１６に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
【図１９】図１８に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２０】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
【図２１】図２０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２２】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
【図２３】図２２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２４】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。
のＭＯＳ電界効果トランジスタの平面図である。
【図２５】図２４に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
【図２６】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
【図２７】図２６に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２８】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
【図２９】図２８に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３０】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
【図３１】図３０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３２】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
一例の模式図である。
一例の模式図である。
【図３３】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
他の例の模式図である。
他の例の模式図である。
【図３４】本発明の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタの模式図である。
Ｓ電界効果トランジスタの模式図である。
【図３５】フローティングボディ型電界効果トランジス
タ（部分空乏型）の特性を示したグラフである。
タ（部分空乏型）の特性を示したグラフである。
【図３６】フローティングボディ型電界効果トランジス
タ（完全空乏型）の特性を示したグラフである。
タ（完全空乏型）の特性を示したグラフである。
【図３７】ＤＴＭＯＳ型電界効果トランジスタ（部分空
乏型）の特性を示したグラフである。
乏型）の特性を示したグラフである。
【図３８】ＤＴＭＯＳ型電界効果トランジスタ（完全空
乏型）の特性を示したグラフである。
乏型）の特性を示したグラフである。
【図３９】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（部分空乏型）の特性を示したグラフ
である。
効果トランジスタ（部分空乏型）の特性を示したグラフ
である。
【図４０】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（完全空乏型）の特性を示したグラフ
である。
効果トランジスタ（完全空乏型）の特性を示したグラフ
である。
【図４１】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トラ
ンジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電
界効果トランジスタの特性と、を比較したグラフであ
る。
ンジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電
界効果トランジスタの特性と、を比較したグラフであ
る。
【図４２】ＤＴＭＯＳ型電界効果トランジスタのゲート
電圧Ｖｇと、ゲート電極からボディ領域を通りソース領
域へ流れる電流Ｉｇｓと、の関係を示したグラフであ
る。
電圧Ｖｇと、ゲート電極からボディ領域を通りソース領
域へ流れる電流Ｉｇｓと、の関係を示したグラフであ
る。
１、３、５ ＭＯＳ電界効果トランジスタ １０ シリコン基板 １２ 埋め込み酸化膜 １３ シリコン単結晶層 １４ ｐ-型領域 １６ ｐ+型領域 １８ フィールド酸化膜 ２０ フィールド酸化膜 ２２ ゲート絶縁膜 ２３ 導電部 ２４ ゲート電極 ２６ シリコン酸化膜 ２８ スルーホール ３０ スルーホール ３４ アルミニウム層 ３６ アルミ配線層 ３８ ドレイン領域 ４０ ソース領域 ４４ レジスト ４６ 領域 ４８ レジスト ５２ ｐｎ接合部 ５６ 導電部 ５８ レジスト膜 ６２ アルミ配線層 ６４ 領域 ６６ 領域 ６８ レジスト ７２ 孔部 ７４ 絶縁膜 ７６ ｐ+型部分 ７８ ｎ+型部分
フロントページの続き Ｆターム(参考） 5F110 AA01 AA09 AA24 BB13 BB20 CC02 CC10 DD05 DD13 EE09 EE22 EE24 EE36 EE37 EE45 EE50 FF02 FF23 GG02 GG12 GG23 GG28 GG29 GG32 GG34 GG52 HM17 NN23 NN62 NN66 NN71
Claims (9)
- 【請求項１】 ＳＯＩ基板に形成されたＭＩＳ電界効果
トランジスタであって、 ソース領域、ドレイン領域、ボディ領域、ゲート電極お
よびｐｎ接合部を備え、 前記ボディ領域は、前記ソース領域と前記ドレイン領域
によって挟まれており、 前記ボディ領域と前記ゲート電極は、前記ｐｎ接合部を
介して電気的に接続されており、 前記ｐｎ接合部は、前記ゲート電極に印加される電圧に
対して、前記ｐｎ接合部が逆方向に電圧が印加されるよ
うに配置されている、ＳＯＩ構造のＭＩＳ電界効果トラ
ンジスタ。 - 【請求項２】 請求項１において、 延長部を備え、 前記延長部は、前記ゲート電極の端部から延長するよう
に形成され、 前記延長部は、前記ｐｎ接合部を含む、ＳＯＩ構造のＭ
ＩＳ電界効果トランジスタ。 - 【請求項３】 請求項２において、 層間絶縁層および接続層を備え、 前記層間絶縁層は、前記延長部および前記ＳＯＩ基板の
シリコン単結晶層を覆うように形成され、 前記層間絶縁層は、前記延長部および前記ＳＯＩ基板の
シリコン単結晶層を露出させる接続孔を有し、 前記接続層は、前記接続孔に形成され、 前記接続層は、前記延長部と前記ＳＯＩ基板のシリコン
単結晶層を電気的に接続する、ＳＯＩ構造のＭＩＳ電界
効果トランジスタ。 - 【請求項４】 請求項２において、 絶縁層を備え、 前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層と前
記延長部との間に位置し、 前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層を露
出させる接続孔を有し、 前記延長部は、前記接続孔を介して、前記ＳＯＩ基板の
シリコン単結晶層と電気的に接続される、ＳＯＩ構造の
ＭＩＳ電界効果トランジスタ。 - 【請求項５】 請求項１において、 前記ｐｎ接合部は、前記ＳＯＩ基板のシリコン単結晶層
中に形成されている、ＳＯＩ構造のＭＩＳ電界効果トラ
ンジスタ。 - 【請求項６】 請求項５において、 層間絶縁層および配線層を備え、 前記層間絶縁層は、前記ＳＯＩ基板のシリコン単結晶層
を覆うように形成され、 前記層間絶縁層は、前記ＳＯＩ基板のシリコン単結晶層
を露出させる第１接続孔を有し、 前記層間絶縁層は、前記ゲート電極を露出させる第２接
続孔を有し、 前記配線層は、前記層間絶縁層上に形成され、 前記配線層は、前記第１接続孔を介して前記ＳＯＩ基板
のシリコン単結晶層と電気的に接続され、 前記配線層は、前記第２接続孔を介して前記ゲート電極
と電気的に接続される、ＳＯＩ構造のＭＩＳ電界効果ト
ランジスタ。 - 【請求項７】 ＳＯＩ基板上に形成されたＭＩＳ電界効
果トランジスタの製造方法であって、 （ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程
と、 （ｂ）ゲート電極を形成し、かつ前記ゲート電極の端部
から延長するように位置する延長部を形成する工程と、 （ｃ）前記ゲート電極および前記延長部をマスクとし
て、前記ＳＯＩ基板に第１導電型の不純物を導入する工
程と、 を備え、 工程（ｃ）により、 前記ボディ領域を挟むように、第１導電型のソース領域
及びドレイン領域が形成され、 かつ前記延長部に第１導電型の第１部分が形成され、 ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法
は、さらに、 （ｄ）前記延長部に第２導電型の不純物を導入すること
により、前記第１部分と接合する第２導電型の第２部分
を形成する工程と、 （ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うよう
に、層間絶縁層を形成する工程と、 （ｆ）前記ＳＯＩ基板のシリコン単結晶層および前記延
長部を露出させる接続孔を、前記層間絶縁層に形成する
工程と、 （ｇ）前記接続孔に接続層を形成することにより、前記
延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に
接続する工程と、 を備えた、ＳＯＩ構造のＭＩＳ電界効果トランジスタの
製造方法。 - 【請求項８】 ＳＯＩ基板上に形成されたＭＩＳ電界効
果トランジスタの製造方法であって、 （ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程
と、 （ｂ）前記ボディ領域上にゲート絶縁膜を含む絶縁層を
形成する工程と、 （ｃ）前記絶縁層に、前記ＳＯＩ基板のシリコン単結晶
層を露出させる接続孔を形成する工程と、 （ｄ）前記絶縁層上に。ゲート電極および延長部を形成
する工程と、を備え、 工程（ｄ）において、前記延長部は、 前記ゲート電極の端部から延長するように位置し、 かつ前記接続孔を介して前記ＳＯＩ基板のシリコン単結
晶層と電気的に接続され、 ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法
は、さらに、 （ｅ）前記ゲート電極および前記延長部をマスクとし
て、前記ＳＯＩ基板に第１導電型の不純物を導入する工
程を備え、 工程（ｅ）により、 前記ボディ領域を挟むように、第１導電型のソース領域
及びドレイン領域が形成され、 かつ前記延長部に第１導電型の第１部分が形成され、 ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法
は、さらに、 （ｆ）前記延長部に第２導電型の不純物を導入すること
により、前記第１部分と接合する第２導電型の第２部分
を形成する工程を備えた、ＳＯＩ構造のＭＩＳ電界効果
トランジスタの製造方法。 - 【請求項９】 ＳＯＩ基板上に形成されたＭＩＳ電界効
果トランジスタの製造方法であって、 （ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程
と、 （ｂ）ゲート電極を形成する工程と、 （ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板
に第１導電型の不純物 を導入する工程と、を備え、 工程（ｃ）により、 前記ボディ領域を挟むように、第１導電型のソース領域
及びドレイン領域が形成され、 かつ前記ＳＯＩ基板のシリコン単結晶層中に第１導電型
の第１部分が形成され、 ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法
は、さらに、 （ｄ）前記ＳＯＩ基板のシリコン単結晶層中に第２導電
型の不純物を導入することにより、第２導電型の第２部
分を形成する工程を備え、 工程（ｄ）により、前記第２部分は、 前記第１部分と接合し、 かつ前記第１部分と前記ボディ領域との間に位置し、 ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法
は、さらに、 （ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うよう
に、層間絶縁層を形成する工程と、 （ｆ）前記ＳＯＩ基板のシリコン単結晶層を露出させる
第１接続孔および前記ゲート電極を露出させる第２接続
孔を、前記層間絶縁層に形成する工程と、 （ｇ）前記層間絶縁層上に、配線層を形成する工程と、 を備え、 工程（ｇ）により、前記配線層は、 前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結
晶層と電気的に接続され、 かつ前記第２接続孔を介して前記ゲート電極と電気的に
接続される、ＳＯＩ構造のＭＩＳ電界効果トランジスタ
の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP34920199A JP3608456B2 (ja) | 1999-12-08 | 1999-12-08 | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 |
| US09/731,922 US6521948B2 (en) | 1999-12-08 | 2000-12-08 | SOI-structure MIS field-effect transistor with gate contacting body region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34920199A JP3608456B2 (ja) | 1999-12-08 | 1999-12-08 | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3608456B2 JP3608456B2 (ja) | 2005-01-12 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34920199A Expired - Fee Related JP3608456B2 (ja) | 1999-12-08 | 1999-12-08 | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 |
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|---|---|
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