JP2006049784A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＲＡＭセルの形成面積の増大を抑えつつ、動作の安定化を図る。
【解決手段】ＳＲＡＭセルのアクセストランジスタＱ５のゲート電極３３の上には、ワード線に接続するコンタクト４５が形成される。コンタクト４５は、素子分離絶縁膜１４を突き抜けてＳＯＩ層１３にまで達する。ドライバトランジスタＱ１のボディー領域と第１アクセストランジスタＱ５のボディー領域とは、素子分離絶縁膜１４下方のＳＯＩ層１３を介して互いに電気的に接続している。よって、アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたＤＴＭＯＳ構造になり、コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続する。
【選択図】図３

Description

本発明は半導体記憶装置に関するものであり、特に、ＳＲＡＭ（Static Random Access Memory）に関するものである。
ＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳＦＥＴ（(Metal Oxide Silicon Field Effect Transistor）において、動作速度の高速化および電流駆動能力の向上を図る手段として、ＤＴＭＯＳＦＥＴ（Dynamic Threshold voltage MOSFET、以下「ＤＴＭＯＳ」と称す）が提案されている（例えば、特許文献１参照）。
ＳＯＩ基板は、シリコン基板、埋め込み酸化膜（ＢＯＸ：Buried Oxide）層、およびシリコン層（ＳＯＩ層）がこの順に積層された積層構造を有している。ＤＴＭＯＳにおいて、ＳＯＩ層上には、下面にゲート酸化膜を有するゲート電極が選択的に形成される。また、ＳＯＩ層内には、当該ゲート電極の下方に位置するボディー領域を挟んで対を成すソース／ドレイン領域が形成される。ＤＴＭＯＳの特徴は、ゲート電極とボディー領域とが互いに電気的に接続されるところにある。
ＤＴＭＯＳにおいて、例えばゲート電極がＨ（High）レベルになりトランジスタがＯＮ状態になると、それに伴いボディー電位もＨレベルになる。すると、トランジスタの動作しきい値電圧が下がり、その結果、ＳＯＩ基板を用いた通常のＭＯＳＦＥＴに比べ多くの電流を流すことができる（即ち、電流駆動能力が向上する）。
一般に、トランジスタのゲート電極は、活性領域上の電極部と、それに接続する素子分離絶縁膜上のパッド部とを有する。特許文献１に開示されているように、ＤＴＭＯＳのゲート電極のパッド部には、素子分離絶縁膜の下方のＳＯＩ層に達するコンタクトが形成される。素子分離絶縁膜の下方のＳＯＩ層は、ゲート電極下のボディー領域に繋がっており、且つ、当該ボディー領域と同じ導電型である。つまり、ＤＴＭＯＳのゲート電極とボディー領域とは、上記コンタクトと素子分離絶縁膜の下方のＳＯＩ層とを介して、互いに電気的に接続される。
特開２００１−７７３６８号公報（第４−６頁、第３図）
ＤＴＭＯＳは、ゲート電極のパッド部にゲート電極とボディー領域とを接続するためのコンタクトが形成される分、通常のＭＯＳＦＥＴに比較して素子形成面積が大きくなる。そのため、ＤＴＭＯＳは、半導体基板上の小さな面積内に多くのトランジスタを形成することが要求されるデバイスに適用するのは困難である。
そのようなデバイスの一つとして、ＳＲＡＭが挙げられる。ＳＲＡＭのメモリセルを構成するトランジスタ（メモリトランジスタ）のそれぞれに、ＤＴＭＯＳを適用すると、ＳＲＡＭセルの動作しきい値電圧が下がり、その結果、動作速度性能を向上させることができる。従来、ＳＲＡＭセルは４つのトランジスタと２つの負荷を有するものが一般的であった。しかし近年の半導体デバイスの駆動電圧の低電圧化に伴い、それぞれ２つのアクセストランジスタ、ドライバトランジスタおよびロードトランジスタの合計６つのトランジスタで構成されるＳＲＡＭセルが主流になりつつある。そのため、ＳＲＡＭにＤＴＭＯＳを適用することは、さらに困難になっている。
また、ＤＴＭＯＳにおいては、ゲート電極がボディー領域に接続するので、ゲート電極の電位が上昇する際にボディー領域とソースドレイン間のＰＮ接合に順方向バイアスが加わり、その部分にリーク電流が流れることがある。そのため、ＳＲＡＭセルにＤＴＭＯＳを適用すると、ＳＲＡＭの消費電力の増大の問題が生じることが懸念される。
本発明は以上のような課題を解決するためになされたものであり、ＳＲＡＭセルの形成面積の増大を抑えつつ動作信頼性を向上させ、さらにＤＴＭＯＳを適用することに伴う消費電力の増大を抑制することを目的とする。
本発明の第１の局面に係る半導体記憶装置は、アクセスＭＯＳ（Metal Oxide Semiconductor）トランジスタと、ドライバＭＯＳトランジスタと、ワード線と前記アクセスＭＯＳトランジスタのゲート電極とを接続するコンタクトを有するＳＲＡＭ（Static Random Access Memory）セルを備え、前記コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタの少なくとも片方のボディー領域に電気的に接続していることを特徴とする。
第２の局面に係る半導体記憶装置は、第１および第２ロードＭＯＳトランジスタと、前記第１ロードＭＯＳトランジスタのゲート電極と前記第２ロードＭＯＳトランジスタのドレイン領域とを接続するコンタクトを有するＳＲＡＭセルを備え、前記コンタクトは、前記第１ロードＭＯＳトランジスタのボディー領域に電気的に接続していることを特徴とする。
第３の局面に係る半導体記憶装置は、ロードＭＯＳトランジスタと、電源配線と前記ロードＭＯＳトランジスタのソース領域とを接続する第１コンタクトとを有するＳＲＡＭセルを備え、前記第１コンタクトは、前記ロードＭＯＳトランジスタのボディー領域に電気的に接続していることを特徴とする。
本発明の第４の局面に係る半導体記憶装置は、アクセスＭＯＳトランジスタと、ドライバＭＯＳトランジスタと、接地配線と前記ドライバＭＯＳトランジスタのソース領域とを接続する第１コンタクトとを有するＳＲＡＭセルを備え、前記第１コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタ両方のボディー領域に電気的に接続することを特徴とする。
本発明の第１の局面に係る半導体記憶装置によれば、ワード線の電位が高くなるＳＲＡＭセルの駆動時には、ドライバＭＯＳトランジスタおよび／またはアクセスＭＯＳトランジスタの少なくとも片方のボディー電位も高くなる。それにより、ドライバＭＯＳトランジスタおよび／またはアクセスＭＯＳトランジスタの動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、ドライバＭＯＳトランジスタおよび／またはアクセスＭＯＳトランジスタでＤＴＭＯＳと同様の効果が得られる。従って、ＳＲＡＭセルの動作しきい値電圧が下がり、ＳＲＡＭセルの動作速度性能は向上する。さらに、ワード線の電位が０ＶになるＳＲＡＭセルのスタンバイ時は、ドライバＭＯＳトランジスタおよびアクセスＭＯＳトランジスタのボディー電位も０Ｖに固定されることとなるので、当該ＳＲＡＭセルのソフトエラー耐性が向上し、信頼性の高いＳＲＡＭが得られる。
また、第２の局面に係る半導体記憶装置によれば、ロードトランジスタの電流駆動能力が向上し、ＳＲＡＭのスタティックノイズマージンが改善される効果が得られる。また、従来のＳＲＡＭセルと比較して、ロードトランジスタのゲート電極とボディー領域との間を電気的に接続するための特別なコンタクトを別途形成する必要はない。よって、形成面積の増大を抑えつつ、ロードトランジスタにＤＴＭＯＳを適用することができる。
第３の局面に係る半導体記憶装置によれば、ロードＭＯＳトランジスタのボディ電位が電源電位に固定されるため、ＳＲＡＭセルの動作の安定性が向上する。また、ＳＲＡＭセルの各々に設けられるコンタクトが、ロードＭＯＳトランジスタのボディコンタクトとして機能するので、ウェル電位固定用セルの電源コンタクトは不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
第４の局面に係る半導体記憶装置によれば、ドライバＭＯＳトランジスタおよびアクセスＭＯＳトランジスタのボディ電位が接地電位に固定されるため、ＳＲＡＭセルの動作の安定性が向上する。また、ＳＲＡＭセルの各々に設けられたコンタクトが、ドライバＭＯＳトランジスタおよびアクセスＭＯＳトランジスタのボディコンタクトとして機能するので、ウェル電位固定用セルの接地コンタクトは不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
＜実施の形態１＞
図１は、一般的なＳＲＡＭのメモリセル（ＳＲＡＭセル）の回路図である。同図に示すように、駆動用のＮＭＯＳトランジスタ（ドライバＭＯＳトランジスタ）である第１ドライバトランジスタＱ１並びに第２ドライバトランジスタＱ２と、負荷用のＰＭＯＳトランジスタ（ロードＭＯＳトランジスタ）である第１ロードトランジスタＱ３並びに第２ロードトランジスタＱ４とは、１対のインバータを構成してしている。それらのインバータは、相互に接続されてフリップフロップ回路を構成している。そして、このフリップフロップ回路と、データの転送用のＮＭＯＳトランジスタ（アクセスＭＯＳトランジスタ）である第１アクセストランジスタＱ５並びに第２アクセストランジスタＱ６とによって、ＳＲＡＭセル１が構成される。ワード線ＷＬにはアクセストランジスタＱ５，Ｑ６のゲートが接続し、ビット線ＢＬおよびＢＬ（バー）にはそれぞれアクセストランジスタＱ５，Ｑ６のソース／ドレインが接続する。
図２は本発明の実施の形態１に係る半導体記憶装置であるＳＲＡＭのメモリセルの上面図である。同図に示すように、ＳＲＡＭセル１は、半導体層に横方向（ワード線（不図示）の延在方向）に並ぶ第１Ｐウェル領域、Ｎウェル領域および第２Ｐウェル領域を備える。これらのＰウェル領域およびＮウェル領域には、その上面部に形成された素子分離絶縁膜１４によって規定された活性領域２１〜２４が形成される。第１Ｐウェル領域の第１活性領域２１には、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５とが形成される。第２Ｐウェル領域の第２活性領域２２には、第２ドライバトランジスタＱ２と第２アクセストランジスタＱ６とが形成される。Ｎウェル領域の第３および第４活性領域２３，２４には、第１および第２ロードトランジスタＱ３，Ｑ４がそれぞれ形成される。
活性領域２１〜２４上には、それぞれ横方向に延びる第１〜第４ゲート電極３１〜３４が形成される。第１ゲート電極３１は、第１ドライバトランジスタＱ１と第１ロードトランジスタＱ３のゲートとして機能し、第２ゲート電極３２は、第２ドライバトランジスタＱ２と第２ロードトランジスタＱ４のゲートとして機能する。第３および第４ゲート電極３３，３４はそれぞれ、第１および第２アクセストランジスタＱ５，Ｑ６のゲートとして機能する。このようなレイアウトにすることにより、各活性領域２１〜２４および各ゲート電極３１〜３４は単純な形状となるため、ＳＲＡＭセル１の形成面積の縮小化に適している。
ドライバトランジスタＱ１，Ｑ２のソース領域は、それぞれコンタクト３５，３６を介して接地（ＧＮＤ）配線に接続される。ロードトランジスタＱ３，Ｑ４のソース領域は、それぞれコンタクト３７，３８を介して電源（Ｖｄｄ）配線に接続される。
第１ゲート電極３１上のコンタクト３９は、第２ロードトランジスタＱ４のドレイン領域にも達しており、上層の配線（不図示）を介して第２ドライバトランジスタＱ２のドレイン領域上のコンタクト４０に接続する。同様に、第２ゲート電極３２上のコンタクト４１は、第１ロードトランジスタＱ３のドレイン領域にも達しており、上層の配線（不図示）を介して第１ドライバトランジスタＱ１のドレイン領域上のコンタクト４２に接続する。
第１アクセストランジスタＱ５のソース／ドレイン領域の一方は第１ドライバトランジスタＱ１のドレイン領域に繋がっており、他方はコンタクト４３を介してビット線に接続する。同様に、第２アクセストランジスタＱ６のソース／ドレイン領域の一方は第２ドライバトランジスタＱ２のドレイン領域に繋がっており、他方はコンタクト４４を介してビット線に接続する。
そして、第３ゲート電極３３および第４ゲート電極３４は、それぞれコンタクト４５，４６を介してワード線に接続する。以上の構成により、図１に示したＳＲＡＭセルの回路構成が得られる。
但し、本実施の形態に係るＳＲＡＭセル１は、コンタクト４５が第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域にも電気的に接続し、コンタクト４６が第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域にも電気的に接続する点で、従来のＳＲＡＭセルと異なる。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路は、図５５に示すようになる。
本実施の形態のＳＲＡＭセル１においては、第１ドライバトランジスタＱ１、第１ロードトランジスタＱ３および第１アクセストランジスタＱ５の組と、第２ドライバトランジスタＱ２、第２ロードトランジスタＱ４および第２アクセストランジスタＱ６の組は、それぞれ図２の如く対称にレイアウトされ、さらに、互いに同様の構造を有している。
図３は実施の形態１に係るＳＲＡＭセルの構成を説明するための図であり、図２に示したＳＲＡＭセル１におけるＡ−Ａ線に沿った断面図である。つまり同図は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５の断面図である。第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６もこれと同様の構成であるが、以下の説明においては、簡単のためそれらの詳細な説明は省略する。
ＳＲＡＭセル１は、シリコン基板１１、埋め込み酸化膜（ＢＯＸ：Buried Oxide）層１２、ＳＯＩ層１３から成るＳＯＩ基板上に形成されている。ＳＯＩ層１３の上面部には選択的に素子分離絶縁膜１４が形成され、それによって第１活性領域２１が規定される。第１活性領域２１の上面にはゲート酸化膜１５が形成されており、第１ゲート電極３１および第３ゲート電極３３はその上に形成される。第１ゲート電極３１は、ポリシリコン層３１ａおよびシリサイド層３１ｂによる２層構造であり、同様に第３ゲート電極３３はポリシリコン層３３ａおよびシリサイド層３３ｂによる２層構造である。
第１ゲート電極３１および第３ゲート電極３３の上にはシリコン酸化膜１６、シリコン窒化膜１７、シリコン酸化膜１８から成る層間絶縁膜が形成される。当該層間絶縁膜内に形成され、上層のワード線（不図示）に接続するコンタクト４５は、第３ゲート電極３３に接続すると共に、素子分離絶縁膜１４を突き抜けてその下のＳＯＩ層１３にも接続している。
第１活性領域２１において、第１ゲート電極３１下のＰ型領域は第１ドライバトランジスタＱ１のボディー領域であり、第３ゲート電極３３下のＰ型領域は第１アクセストランジスタＱ５のボディー領域である。図３の如く、素子分離絶縁膜１４の底はＢＯＸ層１２にまで達していない。そのため、第１ドライバトランジスタＱ１のボディー領域と、第１アクセストランジスタＱ５のボディー領域とは、素子分離絶縁膜１４の下のＳＯＩ層１３（Ｐウェル）を介して互いに電気的に接続している。
従って、コンタクト４５は、第３ゲート電極３３に接続すると共に、第１アクセストランジスタＱ５のボディー領域と第１ドライバトランジスタＱ１のボディー領域の両方にも電気的に接続することになる。言い換えれば、第１アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたいわゆるＤＴＭＯＳ構造を有しており、当該コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも接続している。
なお、本実施の形態では、図３の如く、コンタクト４５とＳＯＩ層１３とが接続する部分に、第１Ｐウェル領域の他の部分よりも不純物濃度が高いＰ＋領域１９が形成されている。それにより、コンタクト４５とＳＯＩ層１３との間でのオーミック接続が実現される。
この構成によれば、ワード線の電位が高くなるＳＲＡＭセルの駆動時には、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー電位も高くなる。それにより、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５の動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５の両方でＤＴＭＯＳと同様の効果が得られる。従って、ＳＲＡＭセル１の動作しきい値電圧が下がり、ＳＲＡＭセル１の動作速度性能は向上する。さらに、ワード線の電位が０ＶになるＳＲＡＭセル１のスタンバイ時は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー電位も０Ｖに固定されることとなるので、当該ＳＲＡＭセル１のソフトエラー耐性が向上し、信頼性の高いＳＲＡＭが得られる。これらの効果を得るために形成されるボディー領域へのコンタクトは、コンタクト４５の１つのみである。よって、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５それぞれにＤＴＭＯＳを適用する場合に比較して形成面積の増大は抑えられる。
さらに、コンタクト４５とＳＯＩ層１３とが接続する部分に比較的不純物濃度が高いＰ＋領域１９を形成することにより、コンタクト４５とＳＯＩ層１３との間でのオーミック接続を可能にしているので、コンタクト４５とＳＯＩ層１３との間の接続抵抗による電圧降下は低く抑えられる。第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５において電流駆動能力向上の効果が効率的に得られる。
図示は省略したが、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６もこれと同様の構成を有している。つまり、図２に示したコンタクト４６は、ワード線と第４ゲート電極３４との間を接続すると共に、第２アクセストランジスタＱ６のボディー領域および第２ドライバトランジスタＱ２のボディー領域の両方に電気的に接続している。よって上記した本実施の形態の利点は、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６においても得られる。
ところで、ＳＲＡＭセルのドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６にＤＴＭＯＳを適用した場合、ワード線がボディー領域に接続しているので、ワード線電位が上昇する際にボディー領域とトランジスタのソースドレイン間のＰＮ接合に順方向バイアスが加わり、その部分にリーク電流が流れることで消費電力が増大してしまうという問題が生じやすい。しかし本実施の形態のようなＳＲＡＭセル１の構造によれば、その問題は軽減される。以下、その効果を説明する。
本実施の形態においては、素子分離絶縁膜１４の下におけるＳＯＩ層１３は薄いため、その部分で有限の抵抗値を有することになる。即ち、ＳＲＡＭセル１の等価回路は、より正確には図５６に示すようになる。同図のように、コンタクト４５と第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域との間、並びに、コンタクト４６と第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域との間のそれぞれに、素子分離絶縁膜１４の下のＳＯＩ層１３が抵抗Ｒとして挿入される。この抵抗Ｒは、（製造プロセスによって異なるが）数十ｋΩ〜数ＭΩの値になる。一方、ボディー領域とトランジスタのソースドレイン間のＰＮ接合は、充分に導通状態になるまで（当該ＰＮ接合の順方向バイアスが０．５〜０．６Ｖ以上になるまで）は数十ＭΩ〜数ＧΩ以上の高インピーダンス状態であるので、抵抗Ｒでの電圧降下は無視できる。つまり、ワード線電位が約０．６Ｖに達するまでは、その殆どが当該ＰＮ接合で保持されるので、ボディ電位は効率良く０．６Ｖ近くまで上昇する。そしてワード線電圧が０．６Ｖを越えると、当該ＰＮ接合が充分に導通状態になるが抵抗Ｒの電圧降下が顕著になるので、当該ＰＮ接合に加わる電圧が抑制される。その結果、ボディー領域とトランジスタのソースドレイン間のＰＮ接合にリーク電流が流れることによる消費電力の増大という問題が軽減される。
図４〜図１６は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これらの各図において、（ａ）に示す図は図２におけるＡ−Ａ線に沿った断面図であり、（ｂ）に示す図は図２におけるＢ−Ｂ線に沿った断面図である。以下、これらの図に基づいて、本実施の形態に係るＳＲＡＭセルの製造工程を説明する。
まず、シリコン基板１１上に、１００〜５００ｎｍ程度の膜厚のＢＯＸ層１２、および５０〜５００ｎｍ程度の膜厚のＳＯＩ層１３を積層したＳＯＩ基板を準備する。当該ＳＯＩ層１３に対し、第１および第２Ｐ型ウェルおよびＮ型ウェル形成用の不純物注入を行なった後、その上に数十ｎｍのシリコン酸化膜５１を形成し、さらに数百ｎｍ程度の膜厚のシリコン窒化膜５２を形成する（図４）。
そしてＳＯＩ基板上に、活性領域２１〜２４を形成する領域上方を開口したレジスト５３を形成する（即ち、レジスト５３は素子分離絶縁膜１４を形成する領域上方に形成される）。そしてレジスト５３をマスクとして、シリコン窒化膜５２、シリコン酸化膜５１およびＳＯＩ層１３をエッチングすることによりパターニングする。このときのエッチングは、ＳＯＩ層１３の底部を残してストップさせる。即ち、素子分離絶縁膜１４が形成される領域のＳＯＩ層１３は完全には除去しない（図５）。
レジスト５３を除去した後、シリコン酸化膜５４を全面に形成する（図６）。ＣＭＰ法によりシリコン酸化膜５４上面を平坦化し、さらにシリコン窒化膜５２およびシリコン酸化膜５１を除去する。その結果、ＳＯＩ層１３の凹部内に残留したシリコン酸化膜５４が素子分離絶縁膜１４となり、その間の領域（ＳＯＩ層１３の凸部）が活性領域２１〜２４になる（図７）。
そして各活性領域２１〜２４に、トランジスタのチャネル領域を形成するためのイオン注入を行う。ＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２、アクセストランジスタＱ５，Ｑ６）を形成する活性領域２１，２２に対しては、例えばボロン（Ｂ）を注入エネルギー数十ＫｅＶ、ドーズ量１０13／ｃｍ2程度の条件で注入する。ＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）を形成する活性領域２３，２４に対しては、例えばリン（Ｐ）を注入エネルギー数十ＫｅＶ、ドーズ量１０13／ｃｍ2程度の条件で注入する。続いて、熱酸化法により活性領域２１〜２４上面に熱酸化膜５５を形成した後、ポリシリコン膜５６を全面に形成する（図８）。
熱酸化膜５５およびポリシリコン膜５６をパターニングしてゲート酸化膜１５およびゲート電極３１〜３４を形成する。その後、各トランジスタＱ１〜Ｑ６のソース／ドレイン領域を形成するためのイオン注入を行う。ＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２、アクセストランジスタＱ５，Ｑ６）に対しては、例えば砒素（Ａｓ）を、注入エネルギー数十ｋｅＶ、ドーズ量１０15／ｃｍ2程度の条件で注入する。ＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）に対しては、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０15／ｃｍ2程度の条件で注入する。さらに各トランジスタＱ１〜Ｑ４のソース／ドレイン領域上部およびゲート電極３１〜３４上部をシリサイド化する。それにより、活性領域２１〜２４のソース／ドレイン領域上部にシリサイド層５７が形成されると共に、各ゲート電極３１〜３４はポリシリコン層とシリサイド層との２層構造になる（図９）。
なお、ソース／ドレイン領域形成のためのイオン注入では、ゲート電極３１〜３４がマスクとなる。よって、ＳＯＩ層１３におけるゲート電極３１〜３４下方領域にはソース／ドレインが形成されず、その領域はボディー領域になる。
そして、全面にシリコン酸化膜１６およびシリコン窒化膜１７を数十ｎｍずつ形成し、その上にシリコン酸化膜１８を数百ｎｍ程度形成する（図１０）。そして、シリコン酸化膜１８上にコンタクト３５〜４６の形成領域上方を開口したレジスト５８を形成した後、それをマスクにし、シリコン窒化膜１７をエッチングストッパにしてシリコン酸化膜１８をエッチングする。そして、露出したシリコン窒化膜１７、シリコン酸化膜１６を順次エッチングして各活性領域２１〜２４並びに各ゲート電極３１〜３４にまで達するコンタクトホールを形成する（図１１）。
続いて、図１１で形成したコンタクトホールのうち、コンタクト４５，４６のためのコンタクトホール（例えば図１１のコンタクトホール４５ａ）以外のもの（例えば図１１のコンタクトホール４２ａ）を埋め込むように、レジスト５９を形成する（図１２）。この工程においてレジスト５９のパターンとしては、図５に示した活性領域２１〜２４を形成するためのレジスト５３と同じものでもよい。そうすれば、本工程のための特別なフォトマスクを準備する必要がない。図５のレジスト５３は、従来のＳＲＡＭセルの製造でも使用されるものであるので、従来のＳＲＡＭセルの製造と同じだけのフォトマスクを準備すればよいことになる。当然その場合、レジスト５９はコンタクトホールの場所に関係なく、活性領域２１〜２４の上方全体に形成される（図１２（ａ）参照）。
シリコン酸化膜１８上面の余剰なレジスト５９を除去するようにエッチバックを行う（図１３）。その後、シリコン酸化膜１８およびレジスト５９をマスクにしてコンタクト４５，４６のためのコンタクトホール内の素子分離絶縁膜１４をエッチングし、同コンタクトホール内にＳＯＩ層１３を露出させる（図１４）。
レジスト５９を除去し、再びコンタクト４５，４６のためのコンタクトホール以外のコンタクトホールを埋め込むように、レジスト６０を形成する。そしてシリコン酸化膜１８およびレジスト６０をマスクにして、コンタクト４５，４６のためのコンタクトホール内にイオン注入を行うことによって、その中に露出したＳＯＩ層１３にＰ＋領域１９を形成する（図１５）。例えば、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０14〜15／ｃｍ2の条件で注入する。この工程で使用するレジスト６０のパターンとしても、図５のレジスト５３と同じものを使用すれば、本工程のための特別なフォトマスクを準備する必要はない。
そして、レジスト６０を除去し、各コンタクトホール内にタングステン等の金属を埋め込むことで、コンタクト３５〜４６を形成する（図１６）。そしてシリコン酸化膜１８の上に、各コンタクト３５〜４６に接続するビット線、ワード線などの必要な配線およびそれらを覆う層間絶縁膜等を形成することで、本実施の形態に係るＳＲＡＭセルを形成することができる。
また、本実施の形態では、コンタクト４５，４６のためのコンタクトホール内にＳＯＩ層１３を露出させるためのエッチングの際のマスクとなるレジスト５９と、Ｐ＋領域１９を形成するためのイオン注入の際のマスクとなるレジスト６０とを、それぞれ別個に形成した。しかし、例えばコンタクトホール内にＳＯＩ層１３を露出させた後レジスト５９を除去せずに、それをそのままＰ＋領域１９を形成するイオン注入のマスクとして使用してもよい。それにより、レジスト６０を形成する工程が省略できるので、製造工程が簡略化される。
＜実施の形態２＞
図１７は実施の形態２に係るＳＲＡＭセルの上面図である。この図において、図２に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。また本実施の形態においても、第１ドライバトランジスタＱ１、第１ロードトランジスタＱ３および第１アクセストランジスタＱ５の組と、第２ドライバトランジスタＱ２、第２ロードトランジスタＱ４および第２アクセストランジスタＱ６の組とは、互いに同様の構造を有している。
実施の形態１と同様に、実施の形態２に係るＳＲＡＭセル１においても、コンタクト４５は、第１アクセストランジスタＱ５および第１ドライバトランジスタＱ１のボディー領域に電気的に接続し、コンタクト４６は、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域に電気的に接続する。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路も、図５５のようになる。
但し、ＳＲＡＭセル１は第１アクセストランジスタＱ５および第１ドライバトランジスタＱ１のボディー領域に繋がるＰ型の第５活性領域６１、並びに、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域に繋がるＰ型の第６活性領域６２を有している。そして、コンタクト４５は第５活性領域６１に接続し、コンタクト４６は第６活性領域６２に接続する。
図１８は、図１７のＣ−Ｃ線に沿った断面図、即ち、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５の断面図である。第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６もこれと同様の構成であるので、それらの詳細な説明は省略する。図１８の如く、素子分離絶縁膜１４の底はＢＯＸ層１２にまで達していない。そのため、第１ドライバトランジスタＱ１のボディー領域、第１アクセストランジスタＱ５のボディー領域並びに第５活性領域６１は、素子分離絶縁膜１４下方のＳＯＩ層１３（Ｐウェル）を介して互いに電気的に接続している。
コンタクト４５は、第３ゲート電極３３に接続すると共に、第５活性領域６１に接続する。即ち、コンタクト４５は、第５活性領域６１を介して第１アクセストランジスタＱ５のボディー領域と第１ドライバトランジスタＱ１のボディー領域の両方にも電気的に接続する。言い換えれば、第１アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５および第５活性領域６１を介して接続されたＤＴＭＯＳ構造を有しており、当該コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続している。第５活性領域６１には、両者間でのオーミック接続を実現するために、比較的不純物濃度が高いＰ＋領域１９が形成されている。
この構成によれば、実施の形態１と同様に、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５の両方でＤＴＭＯＳと同様の効果が得られ、ＳＲＡＭセル１の動作速度性能は向上すると共に、スタンバイ時におけるソフトエラー耐性が向上する。その効果を得るために形成されるボディー領域へのコンタクトは、コンタクト４５の１つのみである。よって、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５それぞれにＤＴＭＯＳを適用する場合に比較して形成面積の増大は抑えられる。
また、第５活性領域６１に比較的不純物濃度が高いＰ＋領域１９を形成することにより、コンタクト４５と第５活性領域６１との間でのオーミック接続を可能にしているので、コンタクト４５と第５活性領域６１との間の接続抵抗による電圧降下は低く抑えられる。従って、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５において電流駆動能力向上の効果が効率的に得られる。また、図２と図１８とを比較して分かるように、本実施の形態ではコンタクト４５は、比較的厚いＳＯＩ層１３（Ｐ＋領域１９）に接続しており、且つ両者の間にはシリサイド層５７が設けられているので、接続抵抗のバラツキが小さくなりＳＲＡＭセル１の動作の安定化に寄与できる。
なお、図示は省略したが、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６もこれと同様の構成を有している。つまり、図１７に示したコンタクト４６は、ワード線と第４ゲート電極３４との間を接続すると共に、第６活性領域６２を介して第２アクセストランジスタＱ６のボディー領域および第２ドライバトランジスタＱ２のボディー領域の両方に電気的に接続している。よって上記した本実施の形態の利点は、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６においても得られる。
図１９〜図２７は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これらの各図において、（ａ）に示す図は図１７におけるＣ−Ｃ線に沿った断面図であり、（ｂ）に示す図は図１７におけるＤ−Ｄ線に沿った断面図である。これらの図においても、図４〜図１６に示したものと同様の機能を有する要素には同一符号を付してある。以下、これらの図に基づいて、本実施の形態に係るＳＲＡＭセルの製造工程を説明する。
まず実施の形態１で図４で説明した工程と同様に、シリコン基板１１上にＢＯＸ層１２およびＳＯＩ層１３を積層したＳＯＩ基板を準備し、ＳＯＩ層１３に対して、第１および第２Ｐ型ウェルおよびＮ型ウェル形成用の不純物注入を行なった後、その上にシリコン酸化膜５１およびシリコン窒化膜５２を順次形成する。
その後、ＳＯＩ基板上に、活性領域２１〜２４，６１，６２を形成する領域上方を開口したレジスト６３を形成する。そしてレジスト６３をマスクとして、シリコン窒化膜５２、シリコン酸化膜５１およびＳＯＩ層１３をエッチングすることによりパターニングする。このときのエッチングは、ＳＯＩ層１３の底部を残してストップさせる（図１９）。
レジスト６３を除去した後、シリコン酸化膜５４を全面に形成する（図２０）。ＣＭＰ法によりシリコン酸化膜５４上面を平坦化し、さらにシリコン窒化膜５２およびシリコン酸化膜５１を除去する。その結果、ＳＯＩ層１３の凹部内に残留したシリコン酸化膜５４が素子分離絶縁膜１４となり、その間の領域（ＳＯＩ層１３の凸部）が活性領域２１〜２４，６１，６２になる（図２１）。
そして活性領域２１〜２４にチャネル領域を形成するためのイオン注入を行う。このイオン注入の条件は、実施の形態１におけるチャネル領域の形成工程と同様でよい。続いて、熱酸化法により活性領域２１〜２４，６１，６２上面に熱酸化膜５５を形成した後、ポリシリコン膜５６を全面に形成する（図２２）。
熱酸化膜５５およびポリシリコン膜５６をパターニングしてゲート酸化膜１５およびゲート電極３１〜３４を形成する。その後、各トランジスタＱ１〜Ｑ６のソース／ドレイン領域を形成するためのイオン注入を行う。このイオン注入の条件は、実施の形態１における各ソース／ドレイン領域の形成工程と同様でよい。さらに各トランジスタＱ１〜Ｑ４のソース／ドレイン領域の上部、第５活性領域６１並びに第６活性領域６２の上部およびゲート電極３１〜３４の上部をシリサイド化する。それにより、活性領域２１〜２４のソース／ドレイン領域上部および第５活性領域６１並びに第６活性領域６２の上部にシリサイド層５７が形成されると共に、各ゲート電極３１〜３４はポリシリコン層とシリサイド層との２層構造になる（図２３）。
なお、ソース／ドレイン領域形成のためのイオン注入では、ゲート電極３１〜３４がマスクとなる。よって、ＳＯＩ層１３におけるゲート電極３１〜３４下方領域にはソース／ドレインが形成されず、その領域はボディー領域になる。
その後、全面にシリコン酸化膜１６、シリコン窒化膜１７およびシリコン酸化膜１８を形成する（図２４）。シリコン酸化膜１８上にコンタクト３５〜４６の形成領域上方を開口したレジスト６４を形成した後、それをマスクにし、シリコン窒化膜１７をエッチングストッパにしてシリコン酸化膜１８をエッチングする。そして、露出したシリコン酸化膜１８、シリコン酸化膜１６を順次エッチングして各活性領域２１〜２４，６１，６２並びに各ゲート電極３１〜３４にまで達するコンタクトホールをそれぞれ形成する（図２５）。
続いて、図２５で形成したコンタクトホールのうち、コンタクト４５，４６のためのコンタクトホール（例えば図２５のコンタクトホール４５ａ）以外のもの（例えば図２５のコンタクトホール４２ａ）を埋め込むように、レジスト６５を形成する。そしてシリコン酸化膜１８およびレジスト６５をマスクにするイオン注入により、コンタクト４５，４６のためのコンタクトホール内に露出したＳＯＩ層１３にＰ＋領域１９を形成する（図２６）。
レジスト６５を除去し、各コンタクトホール内にタングステン等の金属を埋め込むことで、コンタクト３５〜４６を形成する（図２７）。そしてシリコン酸化膜１８の上に、各コンタクト３５〜４６に接続するビット線、ワード線などの必要な配線およびそれらを覆う層間絶縁膜等を形成することで、本実施の形態に係るＳＲＡＭセルを形成することができる。
実施の形態１のＳＲＡＭの製造工程と実施の形態２のそれをとを比較すると、実施の形態２では、実施の形態１において図１２〜図１４で説明した工程（コンタクトホール４５ａをＳＯＩ層１３に到達させるための、素子分離絶縁膜１４のエッチング工程）に相当する工程が無いことが分かる。即ち、本実施の形態のＳＲＡＭセルは、実施の形態１よりも少ない工程数で形成可能である。
また実施の形態２では、図２６で説明したように、第５活性領域６１および第６活性領域６２にＰ＋領域１９を形成するための特別なイオン注入工程を行ったが、当該Ｐ＋領域１９は、ロードトランジスタＱ３，Ｑ４のソースドレイン領域を形成するためのイオン注入を利用して形成してもよい。つまり、ロードトランジスタＱ３，Ｑ４のソースドレイン領域形成のためのイオン注入において、第３活性領域２３および第４活性領域２４上だけでなく、第５活性領域６１および第６活性領域６２上も開口されたマスクパターンを使用すれば、ロードトランジスタＱ３，Ｑ４のソースドレイン領域形成と同時にＰ＋領域１９を形成することができる。そのようにすれば、図２６のイオン注入工程を省略することができ、更なるプロセスの簡略化が可能になる。
＜実施の形態３＞
本実施の形態では、ロードトランジスタＱ３，Ｑ４に対して、ＤＴＭＯＳ技術を適用する。図２８は実施の形態３に係るＳＲＡＭセルの上面図である。この図において、図２に示したものと同様の機能を有する要素には同一符号を付してある。本実施に係るＳＲＡＭセル１は、第３活性領域２３に繋がるＮ型の第７活性領域６７、および第４活性領域２４に繋がるＮ型の第８活性領域６８を有している。第７活性領域６７および第８活性領域６８は、他のＮウェル領域の他の部分よりも不純物濃度が高い、即ちＮ＋領域である。
図２９は、ＳＲＡＭセル１における第２ロードトランジスタＱ４の断面図である。同図（ａ）および（ｂ）は、それぞれ図２８のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。第１ロードトランジスタＱ３に関しては、第２ロードトランジスタＱ４と同様の構成であるので、ここでの詳細な説明は省略する。
図２９（ａ）の如く、第７活性領域６７は、第３活性領域２３における第２ゲート電極３２下のＮ型領域と電気的に接続する（第２ゲート電極３２は、ポリシリコン層３２ａとシリサイド層３２ｂとの２層構造である）。また、素子分離絶縁膜１４の底はＢＯＸ層１２にまで達していない。そのため、第３活性領域２３および第４活性領域２４における第２ゲート電極３２下のＮ型領域は、素子分離絶縁膜１４下方のＳＯＩ層１３（Ｎウェル）を介して互いに電気的に接続している。第４活性領域２４における第２ゲート電極３２下の領域は、第２ロードトランジスタＱ４のボディー領域である。従って、第７活性領域６７は、第２ロードトランジスタＱ４のボディー領域に電気的に接続する。
また、図２９（ｂ）の如く、第７活性領域６７の上部および第３活性領域２３におけるＰ型領域（第１ロードトランジスタＱ３のドレイン領域）上部には、一体のシリサイド層７０が形成される。コンタクト４１は、第２ゲート電極３２およびサイドウォール６９（シリコン酸化膜）上を跨ぐように形成され、第２ゲート電極３２に接続すると共にシリサイド層７０に接続する。シリサイド層７０は第７活性領域６７と第１ロードトランジスタＱ３のドレイン領域の上に繋がって形成されているので、第２ゲート電極３２は第７活性領域６７と第１ロードトランジスタＱ３のドレイン領域の両方に電気的に接続することになる。
以上の構成により、第２ゲート電極３２は、コンタクト４１、シリサイド層７０、Ｎ型の第７活性領域６７およびＳＯＩ層１３内のＮ型領域を介して、第２ロードトランジスタＱ４のボディー領域に電気的に接続することとなる。つまり、第２ロードトランジスタＱ４は、そのゲート電極とボディー領域との間が電気的に接続された、いわゆるＤＴＭＯＳ構造を有している。また、図示は省略したが、第１ロードトランジスタＱ３も同様のＤＴＭＯＳ構造を有している。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路は、図５７のようになる。その結果、ロードトランジスタＱ３，Ｑ４の電流駆動能力が向上し、ＳＲＡＭのスタティックノイズマージンが改善される効果が得られる。
また、従来のＳＲＡＭセルと比較して、ロードトランジスタのゲート電極とボディー領域との間を電気的に接続するための特別なコンタクトを別途形成する必要はない。よって、形成面積の増大を抑えつつ、ロードトランジスタにＤＴＭＯＳを適用することができる。
さらに、第７活性領域６７は、Ｎウェル領域の他の部分よりも不純物濃度が高いＮ＋領域であるので、第７活性領域６７における電圧降下は低く抑えられる。従って、第１ロードトランジスタＱ３および第２ロードトランジスタＱ４おける電流駆動能力向上の効果が効率的に得られる。
＜実施の形態４＞
半導体記憶装置の低消費電力化および動作信頼性の向上を図る上で、メモリセルを構成する各トランジスタで発生するリーク電流を抑えることは、重要な課題である。例えば、実施の形態１，２のように、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６に対してＤＴＭＯＳを適用した場合、それらが形成された第１および第２Ｐウェルの電位が、ロードトランジスタＱ３，Ｑ４が形成されたＮウェルの電位よりも高くなる現象が生じやすくなる。その場合、第１および第２Ｐウェル領域とＮウェル領域との間のＰＮ接合分離が順方向にバイアスされ、リーク電流が生じると共に、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６と、ロードトランジスタＱ３，Ｑ４との間の分離が達成できなくなる。
通常、ＳＲＡＭは同一のビット線に接続する複数のＳＲＡＭセルを有しており、それらは当該ビット線の延在方向に並べて配設される。その場合、あるセルのドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６と、ビット線の延在方向（図３０の縦方向）に隣接する他のセルのそれらとの間で、Ｐウェルを介したリーク電流が生じやすい。本実施の形態ではこれらの問題を抑えるための技術を提案する。
図３０および図３１は、実施の形態４に係るＳＲＡＭセルの構成を示す図である。図３１（ａ）は、図３０におけるＧ−Ｇ線に沿った断面図であり、図３１（ｂ）は同じくＨ−Ｈ線に沿った断面図である。これらの図において、図２および図３に示したものと同様の機能を有する要素には同一符号を付してある。また、説明の簡単のため、図３１では各ゲート電極２１〜２４およびコンタクト３５〜４６の図示は省略している。図３０において斜線で示した領域７１は、素子分離絶縁膜１４の底がＢＯＸ層１２にまで達している領域であり、ＳＯＩ層１３は領域７１において完全に分離される。即ち領域７１は、いわゆる完全分離領域である。
まず、完全分離領域７１は、第１ドライバトランジスタＱ１並びに第１アクセストランジスタＱ５とロードトランジスタＱ３，Ｑ４との間、および第２ドライバトランジスタＱ２並びに第２アクセストランジスタＱ６とロードトランジスタＱ３，Ｑ４との間に配設される。それにより、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６が形成されたＰウェルと、ロードトランジスタＱ３，Ｑ４が形成されたＮウェルとを間を分離する。図３１（ａ），（ｂ）に示されるように、第１活性領域２１と第３活性領域２３との間、並びに、第２活性領域２２と第４活性領域２４との間は、完全分離領域７１によって完全に分離される。
さらに完全分離領域７１は、第１Ｐウェル領域において、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６と、図３０の縦方向（ビット線の延在方向）に隣接するセルのそれらとの境界近傍にも配設される。図３１（ｂ）に示されるように、第１および第２Ｐウェル領域のＨ−Ｈ線断面には、Ｐ型領域（Ｐウェル）は存在しない。つまり、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６が形成されたＰウェルと、ビット線の延在方向に隣接するセルのそれとは、完全分離領域７１によって完全に分離される。
以上の構成によれば、第１および第２Ｐウェル領域とＮウェル領域との間でのリーク電流の発生が抑えられ、その間での信頼性の高い分離が達成できる。また、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６における、ビット線の延在方向に隣接するセルのそれらとの間のリーク電流も抑えられる。
＜実施の形態５＞
実施の形態３のように、ロードトランジスタＱ３，Ｑ４に対してＤＴＭＯＳを適用した場合、それらの間でＮウェルを介してのリーク電流が生じやすくなる。また、同一のビット線に接続するＳＲＡＭセルが、当該ビット線の延在方向に並べて配設される場合、あるセルのロードトランジスタとビット線の延在方向に隣接する他のセルのそれらとの間で、Ｎウェルを介したリーク電流が生じやすい。本実施の形態ではこれらの問題を抑えるための技術を提案する。
図３２および図３３は、実施の形態５に係るＳＲＡＭセルの構成を示す図である。図３３（ａ）は、図３２におけるＩ−Ｉ線に沿った断面図であり、図３３（ｂ）は同じくＪ−Ｊ線に沿った断面図である。これらの図において、図２８および図２９に示したものと同様の機能を有する要素には同一符号を付してある。また、説明の簡単のため、図３３では各ゲート電極２１〜２４およびコンタクト３５〜４６の図示は省略している。
本実施の形態では、完全分離領域７２は、実施の形態４で完全分離領域７１が形成された領域に加え、第１ロードトランジスタＱ３と第２ロードトランジスタＱ４との間、およびビット線の延在方向に隣接する他のＳＲＡＭセルのロードトランジスタとロードトランジスタＱ３，Ｑ４との間（図３２における第１ロードトランジスタＱ３の上側および第２ロードトランジスタＱ４の下側）にも配設される。図３３（ａ），（ｂ）に示すように、Ｎウェル領域のＩ−Ｉ線断面およびＪ−Ｊ線断面には、Ｎ型領域（Ｎウェル）は存在しない。つまり、完全分離領域７２は、第１ロードトランジスタＱ３が形成されたＮウェルと、第２ロードトランジスタＱ４が形成されたＮウェルとの間を分離すると共に、当該セルのロードトランジスタＱ３，Ｑ４と、それに隣接するセルのロードトランジスタとの間も完全に分離する。
以上の構成によれば、第１ロードトランジスタＱ３と第２ロードトランジスタＱ４との間、およびあるセルのロードトランジスタと、それに隣接するセルのロードトランジスタとの間でのリーク電流の発生が抑えられる。なお、完全分離領域７２は、実施の形態４で完全分離領域７１が形成された領域にも形成されているので、本実施の形態でも実施の形態４で述べた効果が得られることは言うまでもない。
＜実施の形態６＞
図３４は、本発明の背景技術であるＳＲＡＭのレイアウトを示す上面図である。同図において、四角の点線で示した領域各々がＳＲＡＭセル１に相当する。一般に、ＳＲＡＭは多数のＳＲＡＭセル１を有しているが、従来は、図３４のようにＳＲＡＭセル１の数個おき（例えば１０個おき）に、Ｐウェル領域およびＮウェル領域の電位を安定させるためのウェル電位固定用セル２００を設けていた。ウェル電位固定用セル２００では、Ｐウェル領域、Ｎウェル領域に対してそれぞれ接地コンタクト２０１および電源コンタクト２０２が設けられる。Ｐウェル領域を接地電位に固定し、Ｎウェル領域を電源電位に固定すると、各ＳＲＡＭセル１におけるＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６）のボディ電位は接地電位に固定され、ＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）のボディ電位は電源電位に固定されるので、それらトランジスタの動作が安定し、ＳＲＡＭセル１の信頼性が向上する。特に、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６はボディ浮遊効果の影響を大きく受けるので、ウェル電位固定用セル２００の接地コンタクト２０１は必須であった。しかし、ウェル電位固定用セル２００を設けるとＳＲＡＭの形成面積が増大するので、ＳＲＡＭの小型化および高集積化の妨げとなっていた。
図３５は、本発明の実施の形態６に係るＳＲＡＭのレイアウトを示す上面図である。同図において、点線の四角で示した領域の各々は、実施の形態１あるいは２のＳＲＡＭセル１である。図３５に示すように、このＳＲＡＭには、ウェル電位固定用セル２００は設けられない。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路は、図５５のようになる。
上述したように、実施の形態１，２のＳＲＡＭセル１では、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域が、コンタクト４５を介してワード線に電気的に接続される。つまり、当該ボディー領域の電位は、従来接地電位に固定されていたが、実施の形態１，２ではワード線の電位と共に変動することになる。この構造によれば、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６がオン状態のときのみに、その動作しきい値電圧を下げることができスタティックノイズマージンが改善される。そのため、図３５のようにウェル電位固定用セル２００を設けなくても、ドライバトランジスタＱ１，Ｑ２の動作は安定したものとなる。
つまり本発明によれば、ウェル電位固定用セル２００を設けなくても、各ＳＲＡＭセル１のスタティックノイズマージンが改善するので信頼性の高いＳＲＡＭを得ることができ、ＳＲＡＭの小型化および高集積化を図ることができる。
また、図３４のような従来構造では、ウェル電位固定用セル２００から遠い位置に配設されたＳＲＡＭセル１のボディ電位は不安定になり易いが、実施の形態１，２のＳＲＡＭセル１は、その各々がボディー領域に接続するコンタクト（ボディコンタクト）を有しているため、全てのＳＲＡＭセル１の動作の安定化を図ることができる。また、リーク電流の発生が抑える目的で、各ＳＲＡＭセル１間に完全分離領域を形成した場合も、各ＳＲＡＭセル１のボディ電位が不安定になることは防止される。
なお、ロードトランジスタＱ３，Ｑ４は、ボディ浮遊効果の影響が比較的小さいので、ボディ電位を固定しなくても動作上問題とならないことが多い。但し、ロードトランジスタＱ３，Ｑ４に、実施の形態３を適用すれば、ロードトランジスタＱ３，Ｑ４の電流駆動能力が向上し、ＳＲＡＭのスタティックノイズマージンはさらに改善される。
＜実施の形態７＞
実施の形態７は、本発明においてＳＲＡＭの形成面積をさらに縮小することが可能なＳＲＡＭセル１の構成を説明する。図３６は、本実施の形態に係るＳＲＡＭセルの構成を示す図である。この図においても、図２に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
同図に示すように、本実施の形態では、第１ドライバトランジスタＱ１のドレイン領域と第１ロードトランジスタＱ３のドレイン領域は、ＳＯＩ層を介して繋がっており（符号７５の部分）、その上部には不図示のシリサイド層が一体的に形成されている。それにより、第１ドライバトランジスタＱ１のドレイン領域と第１ロードトランジスタＱ３のドレイン領域とは、ＳＯＩ層上部のシリサイド層を介して電気的に接続される。つまり、ＳＯＩ層上部のシリサイド層は、第１ドライバトランジスタＱ１のドレイン領域と第１ロードトランジスタＱ３のドレイン領域とを接続する配線７５として機能する。
上述したように、例えば実施の形態１（図２）では、第１ドライバトランジスタＱ１のドレイン領域上のコンタクト４２と、第１ロードトランジスタＱ３のドレイン領域上のコンタクト４１とを、不図示の上層配線を介して接続する必要があった。それに対し本実施の形態では、ＳＯＩ層上部のシリサイド層による配線７５により第１ドライバトランジスタＱ１のドレイン領域と第１ロードトランジスタＱ３のドレイン領域とが接続されるため、コンタクト４２を形成する必要が無くなり、当該コンタクト４２の位置合わせマージンを省略できるので、ＳＲＡＭセル１の形成面積を小さくすることができる。
特に、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５との間を狭くできるので、ボディコンタクトであるコンタクト４５と第１ドライバトランジスタＱ１とを近づけることも可能になる。そうすることにより、第１ドライバトランジスタＱ１の動作がより安定するという利点も得られる。
なお、コンタクト４１は、第１ロードトランジスタＱ３のドレイン領域と第２ゲート電極３２とを接続するように機能するため、この例では省略することができない。しかし、コンタクト４１は、ゲート電極３１，３３との絶縁が必要なコンタクト４２に比較して、高い精度の位置合わせが不要であるのでマージンは小さくて済み、ＳＲＡＭセル１の形成面積の縮小化の妨げにはなりにくい。
また、第２ドライバトランジスタＱ２のドレイン領域と第２ロードトランジスタＱ４のドレイン領域も、同様にＳＯＩ層を介して繋がっており（符号７６の部分）、その上に配線として機能するシリサイド層が一体的に形成されている。それによって、図２のコンタクト４０を形成する必要が無くなり、ＳＲＡＭセル１の形成面積を小さくすることができる。
以上のように、本実施の形態によれば、ＳＯＩ層上部のシリサイド層による配線７５，７６を設けることにより、ドライバトランジスタＱ１，Ｑ２のドレイン領域上にコンタクト（図２のコンタクト４０，４２）を形成する必要が無くなり、本発明におけるＳＲＡＭの形成面積をさらに縮小することが可能になる。
＜実施の形態８＞
上述したように、ロードトランジスタＱ３，Ｑ４は、ボディ浮遊効果の影響が比較的小さいので、ボディ電位を固定しなくても動作上問題とならないことが多いが、それを電源電位に固定すると動作がより安定する。本実施の形態では、個々のＳＲＡＭセル１に、ロードトランジスタＱ３，Ｑ４のボディ電位を電源電位に固定するためボディコンタクトを設ける。
図３７および図３８は、実施の形態８に係るＳＲＡＭセルの構造を示す図である。図３８は、図３７のＫ−Ｋ線に沿った断面に相当する。これら図においても、図２および図３に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
実施の形態１で説明したように、ドライバトランジスタＱ１，Ｑ２のソース領域上のコンタクト３５，３６はそれぞれ接地配線に接続し、ロードトランジスタＱ３，Ｑ４のソース領域上のコンタクト３７，３８はそれぞれ電源配線に接続する。本実施の形態では、そのコンタクト３７，３８がロードトランジスタＱ３，Ｑ４のボディー領域にも電気的に接続するように構成する。
図３８に示すように、第１ドライバトランジスタＱ１のソース領域である第１活性領域２１のＮ型領域の上面にはシリサイド層５７が形成されており、その上に接地配線７７に接続するコンタクト３５が形成されている。また、第１ロードトランジスタＱ３のソース領域である第３活性領域２３のＰ型領域の上面にはシリサイド層７０が形成されており、その上に電源配線７８に接続するコンタクト３７が形成されている。本実施の形態では、当該コンタクト３７が、素子分離絶縁膜１４を突き抜けてその下のＳＯＩ層１３（Ｎウェル）にまで達している。素子分離絶縁膜１４の下のＮウェルは、ロードトランジスタＱ３，Ｑ４のゲート電極３１，３２の下のボディー領域に繋がっているので（例えば前出の図２９（ａ）参照）、当該コンタクト３７はロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続することになる。なお、図示は省略するが、コンタクト３８も同様に素子分離絶縁膜１４の下のＳＯＩ層１３（Ｎウェル）にまで達しており、ロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続している。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路は、図５８のようになる。
本実施の形態によれば、ロードトランジスタＱ３，Ｑ４のボディ電位が電源電位に固定されるため、ＳＲＡＭセル１の動作の安定性が向上する。また、ロードトランジスタＱ３，Ｑ４のボディコンタクトとして機能するコンタクト３７およびコンタクト３８が、図５８の等価回路のようにＳＲＡＭセル１の各々に設けられるので、図３４で説明したウェル電位固定用セル２００の電源コンタクト２０２は不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
なお、図３８では、ＳＲＡＭセル１の第１および第２Ｐウェル領域とＮウェル領域との間の素子分離絶縁膜１４が、ＳＯＩ層１３の上面部のみに形成された構成（いわゆる「パーシャル分離」）を示したが、例えば実施の形態４を適用し、図３９のように完全分離領域７１を設けてもよい。その場合、Ｐウェル領域とＮウェル領域との間のリーク電流の発生を抑制しつつ、第１活性領域２１−第３活性領域２３間並びに第２活性領域２２−第４活性領域２４間の距離を小さくすることができ、ＳＲＡＭの形成面積のさらなる縮小に寄与できる。
また、上の説明では、ＳＯＩ構造を有するＳＲＡＭについて説明したが、通常のバルクシリコン基板に形成されたＳＲＡＭに対しても適用可能である。その場合は、図４０に示すように、第１活性領域２１が形成されるＰウェル領域１０１および第３活性領域２３が形成されるＮウェル領域１０２は、Ｎ型基板１００の上部に形成されることになる。この場合も、上記と同様の効果を得ることができる。
なお、バルクデバイスに適用した場合、ＭＯＳトランジスタのソース／ドレイン領域（図４０における第１活性領域２１内のＮ型領域および第３活性領域２３内のＰ型領域）の深さは、素子分離絶縁膜１４の深さよりも浅いため、必ずしもコンタクト３７の底面は素子分離絶縁膜１４の下のＮウェル領域１０２にまで達する必要はなく、少なくとも第３活性領域２３内のＰ型領域よりも深い位置にまで達していればよい。例えば図４０において、第３活性領域２３内のＰ型領域の深さが０．１μｍ、素子分離絶縁膜１４の深さが０．３μｍである場合、コンタクト３７の深さは０．１５μｍ程度でもよく、その場合コンタクト３７の底面はＮウェル領域１０２には接しないが、側面がそれに接することになるので、コンタクト３７とＮウェル領域１０２との電気的な接続は確保される。
＜実施の形態９＞
実施の形態９では、個々のＳＲＡＭセル１に、ロードトランジスタＱ３，Ｑ４のボディ電位を電源電位に固定するためボディコンタクトを設けるための技術として、実施の形態８とは別の手法を提案する。
図４１および図４２は、実施の形態９に係るＳＲＡＭセルの構造を示す図である。図４２は図４１のＬ−Ｌ線に沿った断面に相当する。これら図において、図３７および図３８に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態に係るＳＲＡＭセル１は図４１のように、Ｎウェル領域内に素子分離絶縁膜１４で規定されたＮ型の第９活性領域７９並びに第１０活性領域８０をさらに有している。第９活性領域７９および第１０活性領域８０は、それぞれ第１ドライバトランジスタＱ１のソース領域および第２ドライバトランジスタＱ２のソース領域に隣接している。
図４２に示すように、Ｎ型の第９活性領域７９は素子分離絶縁膜１４の下のＮウェル（ＳＯＩ層１３）に繋がっている。また、素子分離絶縁膜１４の下のＳＯＩ層１３は、ロードトランジスタＱ３，Ｑ４のゲート電極３１，３２の下のボディー領域に繋がっているので、当該第９活性領域７９はロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続している。さらに、第９活性領域７９と第１ロードトランジスタＱ３のソース領域（第３活性領域２３内のＰ型領域）とは互いに繋がっており、その上部には厚さ１０ｎｍ程度のシリサイド層７０が一体的に形成されている（シリサイド層７０を第９活性領域７９と第１ロードトランジスタＱ３のソース領域の上部に一体的に形成するためには、その２つの領域の少なくとも上部が繋がっている必要がある）。そしてシリサイド層７０上には電源配線７８に接続するコンタクト３７が形成されている。図４２から分かるように、コンタクト３７は、シリサイド層７０を介して第３活性領域２３だけでなく第９活性領域７９にも電気的に接続している。つまり、コンタクト３７は、シリサイド層７０、第９活性領域７９、ＳＯＩ層１３（Ｎウェル）を介してロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続している。
なお、図示は省略するが、第１０活性領域８０も同様に、素子分離絶縁膜１４の下のＳＯＩ層１３（Ｎウェル）に繋がっており、且つ、第１０活性領域８０および第４活性領域２４の上部にはシリサイド層が一体的に形成されている。つまり、コンタクト３８もロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続している。
本実施の形態によれば、実施の形態８と同様に、ロードトランジスタＱ３，Ｑ４のボディ電位が電源電位に固定されるため、ＳＲＡＭセル１の動作の安定性が向上する。また、ロードトランジスタＱ３，Ｑ４のボディコンタクトとして機能する第９活性領域７９および第１０活性領域８０は、ＳＲＡＭセル１の各々に設けられるので、図３４で説明したウェル電位固定用セル２００の電源コンタクト２０２は不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
例えば、ロードトランジスタＱ３，Ｑ４のソース領域の幅がそれぞれ０．２μｍの場合、第９活性領域７９および第１０活性領域８０の幅は０．０５μｍ程度でよい。また、第９活性領域７９および第１０活性領域８０の不純物濃度を素子分離絶縁膜１４の不純物濃度よりも高くするとコンタクト３７，３８との接続抵抗を小さくできる。例えば不純物濃度が１０18／ｃｍ3で以上であれば、金属とのオーミックコンタクトが可能になる。
なお、図４１および図４２では、第９活性領域７９を第３活性領域２３の外側に形成した構成を示したが、例えば図４３のように、第３活性領域２３の内側に形成してもよく、ＳＲＡＭセル１の形成面積をより小さくできる。
また本実施の形態においても例えば実施の形態４を適用し、図４４のように完全分離領域７１を設ければ、リーク電流の発生を抑制しつつ、第１活性領域２１−第３活性領域２３間並びに第２活性領域２２−第４活性領域２４間の距離を小さくすることができ、ＳＲＡＭの形成面積のさらなる縮小に寄与できる。
さらに本実施の形態も、ＳＯＩ構造を有するＳＲＡＭに限らず、図４５に示すように通常のバルクシリコン基板に形成されたＳＲＡＭにも適用可能であり、この場合も上記と同様の効果を得ることができる（図４５において図４０と同様の要素には同一符号を付してあるので、説明は省略する）。
＜実施の形態１０＞
以上の実施の形態では、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディ電位をワード線の電位にすることで、各トランジスタの動作の安定化を図っていた。本実施の形態では、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディ電位を、接地電位に固定することで動作の安定化を図る。また、そのためのボディコンタクトは、個々のＳＲＡＭセル１に設ける。
図４６および図４７は、実施の形態１０に係るＳＲＡＭセルの構造を示す図である。なお図４７は、図４６のＭ−Ｍ線に沿った断面に相当する。これら図においても、図３７および図３８に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
図４７のように、第１ドライバトランジスタＱ１のソース領域である第１活性領域２１のＮ型領域の上面にはシリサイド層５７が形成されており、その上に接地配線７７に接続するコンタクト３５が形成されている。本実施の形態では、当該コンタクト３５は、素子分離絶縁膜１４を突き抜けてその下のＳＯＩ層１３（Ｐウェル）にまで達している。素子分離絶縁膜１４の下のＰウェルは、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のゲート電極３１，３３の下のボディー領域に繋がっているので（例えば前出の図３（ａ）参照）、当該コンタクト３５は第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域に電気的に接続することになる。なお、図示は省略するが、同じく接地配線に接続するコンタクト３６も同様に素子分離絶縁膜１４の下のＳＯＩ層１３にまで達しており、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域に電気的に接続している。即ち、本実施の形態に係るＳＲＡＭセル１の等価回路は、図５９のようになる。
本実施の形態によれば、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディ電位が接地電位に固定されるため、ＳＲＡＭセル１の動作の安定性が向上する。また、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディコンタクトとして機能するコンタクト３５およびコンタクト３６が、図５９の等価回路のようにＳＲＡＭセル１の各々に設けられるので、図３４で説明したウェル電位固定用セル２００の接地コンタクト２０１は不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
また本実施の形態においても、例えば実施の形態４を適用し、図４８のようにＰウェル領域とＮウェル領域との間に完全分離領域７１を設ければ、リーク電流の発生を抑制しつつ、第１活性領域２１−第３活性領域２３間並びに第２活性領域２２−第４活性領域２４間の距離を小さくすることができ、ＳＲＡＭの形成面積のさらなる縮小に寄与できる。
本実施の形態も、ＳＯＩ構造を有するＳＲＡＭに限らず、図４９に示すように通常のバルクシリコン基板に形成されたＳＲＡＭにも適用可能であり、この場合も上記と同様の効果を得ることができる（図４９において図４０と同様の要素には同一符号を付してあるので、説明は省略する）。
なお、バルクデバイスに適用した場合、ＭＯＳトランジスタのソース／ドレイン領域（図４９における第１活性領域２１内のＮ型領域および第３活性領域２３内のＰ型領域）の深さは、素子分離絶縁膜１４の深さよりも浅いため、必ずしもコンタクト３５の底面は素子分離絶縁膜１４の下のＰウェル領域１０１にまで達する必要はなく、第１活性領域２１内のＮ型領域よりも深い位置にまで達していればよい。例えば図４９において、第１活性領域２１内のＮ型領域の深さが０．１μｍ、素子分離絶縁膜１４の深さが０．３μｍである場合、コンタクト３５の深さが０．１５μｍ程度にすれば、その底面はＰウェル領域１０１には接しないが、側面がそれに接することになるので、コンタクト３５とＰウェル領域１０１との電気的な接続が実現される。
＜実施の形態１１＞
実施の形態１１では、個々のＳＲＡＭセル１に、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディ電位を接地電位に固定するためボディコンタクトを設けるための技術として、実施の形態１０とは別の手法を提案する。
図５０および図５１は、実施の形態１１に係るＳＲＡＭセルの構造を示す図である。図５１は図５０のＮ−Ｎ線に沿った断面に相当する。これら図において、図４１および図４２に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態に係るＳＲＡＭセル１は図５０のように、Ｎウェル領域内に素子分離絶縁膜１４で規定されたＰ型の第１１活性領域８１並びに第１２活性領域８２をさらに有している。図５１に示すように、Ｐ型の第１１活性領域８１は素子分離絶縁膜１４の下のＰウェル（ＳＯＩ層１３）に繋がっている。また、素子分離絶縁膜１４の下のＰウェルは、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のゲート電極３１，３３の下のボディー領域に繋がっているので、当該第１１活性領域８１は第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域に電気的に接続している。さらに、第１１活性領域８１と第１ドライバトランジスタＱ１のソース領域（第１活性領域２１内のＮ型領域）とは互いに接しており、その上にはシリサイド層５７が一体的に形成されている（シリサイド層５７を第１１活性領域８１と第１ドライバトランジスタＱ１のソース領域の上部に一体的に形成するためには、その２つの領域の少なくとも上部が繋がっている必要がある）。そしてシリサイド層５７上には接地配線７７に接続するコンタクト３５が形成されている。図５１から分かるように、コンタクト３５は、シリサイド層５７を介して第１活性領域２１だけでなく第１１活性領域８１にも電気的に接続している。つまり、コンタクト３５は、シリサイド層５７、第１１活性領域８１、ＳＯＩ層１３（Ｐウェル）を介してロードトランジスタＱ３，Ｑ４のボディー領域に電気的に接続している。
なお、図示は省略するが、第１２活性領域８２も素子分離絶縁膜１４の下のＳＯＩ層１３（Ｐウェル）に繋がっており、且つ、第１２活性領域８２および第２活性領域２２の上部にはシリサイド層が一体的に形成されている。つまり、接地配線に接続するコンタクト３６も、第２ドライバトランジスタＱ２、第２アクセストランジスタＱ６のボディー領域に電気的に接続している。
本実施の形態によれば、実施の形態１０と同様に、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディ電位が接地電位に固定されるため、ＳＲＡＭセル１の動作の安定性が向上する。また、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディコンタクトとして機能する第１１活性領域８１及び第１２活性領域８２は、ＳＲＡＭセル１の各々に設けられるので、図３４で説明したウェル電位固定用セル２００の接地コンタクト２０１は不要であり、ＳＲＡＭの形成面積縮小にも寄与できる。
例えば、ドライバトランジスタＱ１，Ｑ２のソース領域の幅がそれぞれ０．２μｍ、第１ドライバトランジスタＱ１のソース領域と第１ロードトランジスタＱ３のソース領域との間隔および第２ドライバトランジスタＱ２と第２アクセストランジスタＱ６との間隔がそれぞれ０．２μｍの場合、第１１活性領域８１および第１２活性領域８２の幅は０．０５μｍ程度でよい。図５０および図５１の例では、第１１活性領域８１および第１２活性領域８２を設けた部分の素子分離絶縁膜１４の幅が、他の実施の形態よりも狭くなってしまうが、第１１活性領域８１および第１２活性領域８２の電位は素子分離絶縁膜１４の下のＰウェルと同電位になるため、その部分での分離耐圧の劣化は生じない。
また、第１１活性領域８１および第１２活性領域８２の不純物濃度を素子分離絶縁膜１４の不純物濃度よりも高くするとコンタクト３７，３８との接続抵抗を小さくできる。例えば不純物濃度が１０18／ｃｍ3で以上であれば、金属とのオーミックコンタクトが可能になる。
なお、図５０および図５１から分かるように、本実施の形態では第１１活性領域８１を第１活性領域２１の外側に形成した構成を示したが、例えば図５２のように、第１活性領域２１の内側に形成してもよく、ＳＲＡＭセル１の形成面積をより小さくできる。
また本実施の形態においても、例えば実施の形態４を適用し、図５３のようにＰウェル領域とＮウェル領域との間に完全分離領域７１を設ければ、リーク電流の発生を抑制しつつ、第１活性領域２１−第３活性領域２３間並びに第２活性領域２２−第４活性領域２４間の距離を小さくすることができ、ＳＲＡＭの形成面積のさらなる縮小に寄与できる。
さらに本実施の形態も、ＳＯＩ構造を有するＳＲＡＭに限らず、図５４に示すように通常のバルクシリコン基板に形成されたＳＲＡＭにも適用可能であり、この場合も上記と同様の効果を得ることができる（図５４において図４０と同様の要素には同一符号を付してあるので、ここでの説明は省略する）。
＜実施の形態１２＞
実施の形態１でも説明したように、ＳＲＡＭセルのドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６にＤＴＭＯＳを適用した場合、ワード線がボディー領域に接続しているので、ワード線電位が上昇する際に、トランジスタＱ１，Ｑ２およびＱ５，Ｑ６それぞれにおいて、ボディー領域とソースドレイン間のＰＮ接合に順方向バイアスが加わり、その部分に電流が流れることで消費電力が増大してしまうという問題が生じやすい。そのリーク電流の経路にあたる素子分離絶縁膜１４の下のＳＯＩ層１３がある程度の抵抗値（図５６の等価回路における抵抗Ｒ）を有すると、それがリーク電流を抑制するように作用し、消費電力の増大の問題が軽減される。但し、ＤＴＭＯＳにおけるオン電流の増加や動作速度の向上といった効果は、そのリーク電流が作用して得られるものなので、該リーク電流を完全に遮断してしまうことは望ましくない（通常のＭＯＳトランジスタと同じになる）。そこで実施の形態１２では、リーク電流の経路の抵抗値を意図的に増加させて、リーク電流を適度に小さく抑える。
図６０は、実施の形態１２に係るＳＲＡＭセルの構成を示す図である。本実施の形態のＳＲＡＭの上面図は実施の形態１で示した図２と同様であり、図６０は図２に示すＡ−Ａ線に沿った断面に相当する。また、図２並びに図３に示したものと同様の要素には同一符号を付してある。
本実施の形態でも、第１ドライバトランジスタＱ１、第１ロードトランジスタＱ３および第１アクセストランジスタＱ５の組と、第２ドライバトランジスタＱ２、第２ロードトランジスタＱ４および第２アクセストランジスタＱ６の組とは、互いに同様の構造を有している。ここでは説明の簡単のため、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５に関する構造のみを説明し、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６の説明は省略する。以下の実施の形態においても同様である。
上記した各実施の形態での図示は省略していたが、コンタクト４５の表面には通常、バリアメタル４５１が設けられる。また、符号１９１で示すＰ型の領域は、ＳＯＩ層１３におけるコンタクト４５が接続する部分の領域、即ち実施の形態１においてＰ＋領域１９が形成される領域に相当する（図３参照）。
本実施の形態では、バリアメタル４５１の材料を適宜選択したりＰ型領域１９１の不純物濃度を適宜調整することにより、図６０の如く、コンタクト４５とＳＯＩ層１３との接続部分に所望の抵抗値を有する抵抗Ｒを形成する。なお、実際には素子分離絶縁膜１４の下のＳＯＩ層１３やコンタクト４５にも若干の寄生抵抗が含まれるであろうが、本実施の形態で形成する抵抗Ｒの抵抗値に対して小さいため、それらは無視できるものとする。
上記のリーク電流は、ワード線からコンタクト４５を通り、さらに素子分離絶縁膜１４の下のＳＯＩ層１３を通って第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域に流れ込むので、コンタクト４５とＳＯＩ層１３との接続部分の抵抗Ｒは、当該リーク電流の経路に挿入されていることになる。当該抵抗Ｒは、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域とワード線との間に挿入されるので、このＳＲＡＭの等価回路は図５６と同様である。そして本実施の形態では、抵抗Ｒの抵抗値を適当な値に設定することができる。
具体的には、実施の形態１のＳＲＡＭの製造工程におけるコンタクト４５の形成工程（図１６）において、バリアメタル４５１として例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｍｏ，ＭｏＮ，Ｈｆ，ＨｆＮ，Ａｌ，Ｐｔ，Ａｕなどの金属およびその化合物のうちから所望の抵抗値を有するものを選択する。当該バリアメタル４５１はＴｉ／ＴｉＮなど２層構造にしてもよい。
また、Ｐ型領域１９１が所望の抵抗値を有するように、その不純物濃度を例えば１０16〜１０22／ｃｍ3の間で調整する。この調整は、実施の形態１のＳＲＡＭの製造工程において、Ｐ＋領域１９を形成するための工程（図１５）で注入するイオンのドーズ量を変更することにより実行できる。Ｐ型領域１９１の不純物濃度が素子分離絶縁膜１４の下のＳＯＩ層１３と同じ程度でよければ、当該イオン注入を行わなくてもよい。Ｐ型領域１９１の不純物濃度を素子分離絶縁膜１４の下のＳＯＩ層１３よりも低くする場合は、当該イオン注入の際にＮ型のドーパントを注入する、いわゆるカウンタードープを行えばよい。
このように、本実施の形態によれば、抵抗Ｒの抵抗値を適当な値に設定することが可能であるので、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域とワード線との間の抵抗値を適当な値に設定することができる。以下、当該「抵抗値の適当な値」について説明する。
通常、ＳＲＡＭに対してデータの読み出しを行なう場合、ワード線の電位を上昇させてからビット線にデータに対応する電位が出力されるまでのタイムラグなどにより、データの読み出しに一定の時間（アクセスタイム）を要する。本発明のようにＳＲＡＭのドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６にＤＴＭＯＳを適用した場合、読み出し速度向上の効果を得るためには、データの読み出し時にボディ電位が充分にワード電位に近い値にまで上昇している必要がある。つまり、アクセスタイムが経過する前にボディ電位を充分上昇させる必要がある。
本発明に係るＳＲＡＭのボディ電位の立ち上がりの時定数は、ワード線とボディー領域との間の容量（ボディー容量）と抵抗との積として得られる。例えばボディー容量が１ｆＦの場合、抵抗Ｒの抵抗値をＲ１とすると、Ｒ１＝１０ＭΩに設定すれば時定数は１０ｎｓになる。即ち、アクセスタイム１０ｎｓのＳＲＡＭであれば、抵抗値Ｒ１は１０ＭΩ以下である必要がある。
また、抵抗値Ｒ１が小さいほど時定数は小さくなり、ボディ電位の上昇を高速にできるが、上述のようにリーク電流が増大してしまうため、少なくとも１ｋΩ程度は確保しておくことが望ましい。
現在一般的なＳＲＡＭのアクセスタイムは数ｎｓ〜１００ｎｓであるので、それらへの対応を考慮すると、抵抗値Ｒ１は１ｋΩ〜１００ＭΩであればよい。より望ましくは、ＳＲＡＭセルの動作特性のばらつきを考慮してマージンをとり、時定数をアクセスタイムの５分の１程度に設定するとよい。例えばアクセスタイム１０ｎｓのＳＲＡＭであれば、抵抗値Ｒ１を２ＭΩ程度に設定することが有効である。即ち、アクセスタイムが数ｎｓ〜１００ｎｓの一般的なＳＲＡＭへ対応させるのであれば、抵抗値Ｒ１は１ｋΩ〜２０ＭΩが望ましい。
本実施の形態によれば、ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間に、所望の抵抗値を有する抵抗が設けられるので、実施の形態１で説明した効果に加え、さらにリーク電流の抑制の効果が得られる。それにより、本発明に係るＳＲＡＭの消費電力を抑制することができる。具体的には、ワード線電位が０．８Ｖで第１アクセストランジスタＱ５がオン状態のときに、ワード線から第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域を通り接地端子（ＧＮＤ）に流れるリーク電流は、１０-9〜１０-5Ａ程度に抑制される。
また図６１は、本実施の形態の変形例を示す図である。即ち、同図のように、Ｐ型領域１９１の上部に、当該Ｐ型領域１９１とバリアメタル４５１とを反応させて形成したシリサイド層１９２（例えば、ＴｉＳｉ，ＴｉＳｉ2，ＭｏＳｉ，ＭｏＳｉ2，ＴａＳｉ，ＴａＳｉ2，ＷＳｉ，ＷＳｉ2など）を設けてもよい。
なお、以上の説明では、実施の形態１のＳＲＡＭセルに対して、ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間に抵抗Ｒを形成した構成を示したが、本実施の形態の適用をその構成に限定されるものではない。例えば実施の形態２のＳＲＡＭセルに対しても適用することもでき、図６２にその場合の構成を示す。図６２のＳＲＡＭの上面図は実施の形態２で示した図１７と同様であり、図６２は図１７に示すＣ−Ｃ線に沿った断面に相当する。また、図６２において、図１７、図１８および図６０に示したものと同様の要素には同一符号を付してある。バリアメタル４５１を有するコンタクト４５は第５活性領域６１に接続し、その接続部分に抵抗Ｒが形成される。このケースでも上記と同様の効果が得られる。
図６２においては、実施の形態２の図１８と異なり、第５活性領域６１の上面にコバルトのシリサイド層５７を設けていない。その理由は、上で示した図６０のＳＲＡＭセルと同様の抵抗Ｒを得るためである。もちろん、抵抗Ｒの抵抗値Ｒ１が所望の値に設定されるのであれば、図１８のように第５活性領域６１の上面にコバルトのシリサイド層５７を設けた構成にしてもよい。図６２のように、第５活性領域６１の上面にコバルトのシリサイド層５７を形成しないようにするためには、実施の形態２のＳＲＡＭの製造工程のシリサイド層５７，３１ｂを形成する工程（図２３）において、コバルトを堆積する前に第５活性領域６１の上面を所定の絶縁膜（「シリサイドプロテクション膜」と呼ばれる）で覆っておき、第５活性領域６１の上面にコバルトを堆積させなければよい。
図６２においても、コンタクト４５の形成時にバリアメタル４５１の材料を適宜選択したり、Ｐ型領域１９１の不純物濃度を調整することで、所望の抵抗値Ｒ１が得られる。Ｐ型領域１９１の不純物濃度の調整は、実施の形態２のＳＲＡＭの製造工程において、Ｐ＋領域１９を形成するための工程（図２６）で、注入するイオンのドーズ量を変更したりカウンタードープを行うことにより実行できる。
また図６２の例においても、図６１と同様に、Ｐ型領域１９１の上部に、当該Ｐ型領域１９１とバリアメタル４５１とが反応して形成されたシリサイド層１９２を設けてもよい。その場合のＳＲＡＭの構成は図６３のようになる。
＜実施の形態１３＞
上述のように、本発明に係るＳＲＡＭセルにおいては、ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間の抵抗値を大きくすれば、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のオン状態にワード線から流れ込むリーク電流は小さく抑えられる。しかしその反面、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のターンオフ時に、そのボディー領域に溜まったホールがワード線へと排除され難くなる。その場合、ＳＲＡＭセルのスタンバイ状態におけるボディ電位の固定が困難になり、スタンバイ状態におけるリーク電流が増大したり、動作が不安定になってソフトエラー耐性が劣化してしまうことが懸念される。
つまり、本発明に係るＳＲＡＭセルにおいて、リーク電流の抑制とソフトエラー耐性の向上との両方を実現するためには、ワード線からドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域へ流れる方向の電流（リーク電流）を抑制しつつ、逆に当該ボディー領域からワード線へ流れる方向の電流（ボディー領域からのホールの引き抜きに伴う電流）を大きくできればよい。そこで実施の形態１３では、ワード線とボディー領域との間にダイオードを挿入する。当該ダイオードは、カソードがワード線側に接続し、アノードがボディー領域側に接続するように設けられる。つまり、本実施の形態に係るＳＲＡＭセルの等価回路は図６４のようになる。
図６５は、実施の形態１３に係るＳＲＡＭセルの構成を示す図である。同図において、図６０に示したものと同様の要素には同一符号を付してある。図６５に示すように、本実施の形態では、図６０の抵抗Ｒに代えて、ダイオードＤが設けられている。当該ダイオードＤは、バリアメタル４５１とＰ型領域１９１とがショットキー接合することにより形成された、いわゆるショットキーダイオードである。
バリアメタル４５１とＰ型領域１９１とをショットキー接合させるためには、Ｐ型領域１９１の不純物濃度を例えば１０16〜１０20／ｃｍ3程度にすればよい。この不純物濃度の調整は、実施の形態１のＳＲＡＭの製造工程において、Ｐ＋領域１９を形成するための工程（図１５）で注入するイオンのドーズ量を変更する、あるいはカウンタードープを行うことにより実行できる。
このように、本実施の形態によれば、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域とコンタクト４５との間に、ワード線側がカソードに成るように挿入されたダイオードＤが形成されるので、ワード線からドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域へ流れる方向の電流（リーク電流）は抑制され、当該ボディー領域からワード線へ流れる方向の電流（ボディー領域からのホールの引き抜きに伴う電流）を大きく保たれる。従って、本発明に係るＳＲＡＭセルにおいて、リーク電流の抑制およびソフトエラー耐性の向上の両方を効果的に実現することができる。
なお、図６５では、実施の形態１と同様の構成のＳＲＡＭセルに対して、ワード線とボディー領域との間にダイオードＤを挿入したが、本実施の形態の適用をその構成に限定されるものではない。例えば実施の形態２のＳＲＡＭセルに対して適用する場合は、実施の形態１２で示した図６２の構成において、Ｐ型領域１９１とバリアメタル４５１とがショットキー接合してダイオードＤを形成するように、Ｐ型領域１９１の不純物濃度を調整すればよい（図６６）。
また、本実施の形態においても、上で示した図６１や図６３と同様に、Ｐ型領域１９１の上部に、当該Ｐ型領域１９１とバリアメタル４５１とが反応して形成されたシリサイド層１９２を設けてもよい。その場合、シリサイド層１９２とＰ型領域１９１とがショットキー接合するように、当該Ｐ型領域１９１の不純物濃度を設定すればよい（即ち、ダイオードＤはシリサイド層１９２とＰ型領域１９１とで構成される）。
＜実施の形態１４＞
本実施の形態では、実施の形態１２と実施の形態１３とを組み合わせる。ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間に、抵抗ＲおよびダイオードＤを挿入する。抵抗ＲとダイオードＤとは互いに直列接続される。即ち、本実施の形態に係るＳＲＡＭの等価回路は図６７のようになる。
また図６８に、実施の形態１４に係るＳＲＡＭセルの構成を示す。図６８において、図６０および図６５に示したものと同様の要素には同一符号を付してある。バリアメタル４５１の材料を適宜選択したりＰ型領域１９１の不純物濃度を適宜調整することにより、コンタクト４５とＳＯＩ層１３との接続部分に所望の抵抗値を有する抵抗Ｒを形成する。なお且つ、Ｐ型領域１９１の不純物濃度は、バリアメタル４５１とＰ型領域１９１とがショットキー接合するように設定され、バリアメタル４５１とＰ型領域１９１とによりショットキーダイオードＤを形成する。
ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間にダイオードＤが挿入されているため、ワード線とボディー領域との間の抵抗は当該ダイオードが順方向電圧が印加されてとき（順バイアス状態）と逆方向電圧が印加されているとき（逆バイアス状態）とで異なる値になる。例えば、ワード線電位が上昇してアクセストランジスタＱ５，Ｑ６がターンオンするときは、ダイオードＤは逆バイアス状態になるので抵抗値は高くなる。逆に、ワード線電位が下降してアクセストランジスタＱ５，Ｑ６がターンオフするときは、ダイオードＤは順バイアス状態になるので抵抗値は低くなる。それにより、実施の形態１３と同様に、ワード線からドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域へ流れる方向の電流（リーク電流）は抑制され、当該ボディー領域からワード線へ流れる方向の電流（ボディー領域からのホールの引き抜きに伴う電流）を大きく保たれる。従って、本発明に係るＲＡＭセルにおいて、リーク電流の抑制およびソフトエラー耐性の向上の両方を効果的に実現することができる。
また、実施の形態１２と同様に、バリアメタル４５１の材料やＰ型領域１９１の不純物濃度を調整して、ワード線と第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域との間の抵抗の値を調整すれば、ボディ電位の立ち上がりの時定数を適切に設定することができる。バリアメタル４５１として例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｍｏ，ＭｏＮ，Ｈｆ，ＨｆＮ，Ａｌ，Ｐｔ，Ａｕなどの金属およびその化合物のうちから所望の抵抗値を有するものを選択する。当該バリアメタル４５１はＴｉ／ＴｉＮなど２層構造にしてもよい。
ボディ電位の立ち上がり時、すなわちワード線電位の立ち上がり時には、ダイオードＤは逆バイアス状態になる。よって、ボディー容量をＣ１、抵抗Ｒの抵抗値をＲ１、逆バイアス状態のダイオードＤの抵抗値をＲ２とすると、ボディ電位の立ち上がりの時定数は、Ｃ１×（Ｒ１＋Ｒ２）により得られる。例えばボディー容量が１ｆＦの場合、ダイオードＤが逆バイアス状態になるときのワード線とボディー領域との間の抵抗、すなわち抵抗Ｒの抵抗値Ｒ１と逆バイアス状態のダイオードＤの抵抗値Ｒ２との和（Ｒ１＋Ｒ２）を１０ＭΩに設定すれば、当該時定数は１０ｎｓになる。
現在一般的なＳＲＡＭのアクセスタイムは、数ｎｓ〜１００ｎｓであるので、抵抗Ｒの抵抗値Ｒ１と逆バイアス状態のダイオードＤの抵抗値Ｒ２との和は１００ＭΩ以下であればよい。また、抵抗値Ｒ１＋Ｒ２が小さいほど時定数は小さくなり、ボディ電位の上昇を高速にできるが、上述のようにリーク電流が増大してしまうため、少なくとも１ｋΩ程度は確保しておくことが望ましい。
より望ましくは、ＳＲＡＭセルの動作特性のばらつきを考慮してマージンをとり、時定数をアクセスタイムの５分の１程度に設定するとよい。即ち、アクセスタイム１０ｎｓのＳＲＡＭであれば、抵抗値Ｒ１＋Ｒ２を２ＭΩ程度に設定することが望ましい。
このように本実施の形態によれば、実施の形態１３と同様に、ワード線からドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域へ流れる方向の電流（リーク電流）は抑制され、当該ボディー領域からワード線へ流れる方向の電流（ボディー領域からのホールの引き抜きに伴う電流）を大きく保たれる。また、実施の形態１２と同様に、ボディ電位の立ち上がり速度を調整できるので、リーク電流を効果的に抑制できる。よって、本発明に係るＳＲＡＭセルにおいて、リーク電流の抑制およびソフトエラー耐性の向上の両方をより効果的に実現することができる。
具体的には、第１アクセストランジスタＱ５がオン状態の間に、ワード線から第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域を通り接地端子（ＧＮＤ）に流れるリーク電流は、ワード線電位が０．８Ｖのとき１０-9〜１０-5Ａ程度に抑制される。なお且つ、ワード線電位が０．８Ｖの状態から０Ｖに降下し始めて、第１アクセストランジスタＱ５がオフに切り替わるときに、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域からワード線に流れ出る電流（即ち、ボディー領域からのホールの引き抜きに伴う電流）は、１０-5以上の値を確保できる。
なお、図６８では、実施の形態１と同様の構成のＳＲＡＭセルに対して、ワード線とボディー領域との間に抵抗ＲおよびダイオードＤを挿入したが、本実施の形態の適用をその構成に限定されるものではない。例えば実施の形態２のＳＲＡＭセルに対して適用する場合は、実施の形態１２で示した図６２において、バリアメタル４５１の材料およびＰ型領域１９１の不純物濃度を調整してそれらが所望の抵抗値を有するようにし、なお且つ、Ｐ型領域１９１とバリアメタル４５１とがショットキー接合するようにＰ型領域１９１の不純物濃度を調整すればよい（図６９）。
図６９においては、実施の形態２の図１８と異なり、第５活性領域６１の上面にコバルトのシリサイド層５７を設けていない。その理由は、上で示した図６８のＳＲＡＭセルと同様の抵抗ＲおよびダイオードＤを得るためである。もちろん、抵抗Ｒの抵抗値Ｒ１および逆バイアス状態のダイオードＤの抵抗値Ｒ２が所望の値に設定されるのであれば、図１８のように第５活性領域６１の上面にコバルトのシリサイド層５７を設けた構成にしてもよい。図６９のように、第５活性領域６１の上面にコバルトのシリサイド層５７を形成しないようにするためには、実施の形態２のＳＲＡＭの製造工程のシリサイド層５７，３１ｂを形成する工程（図２３）において、コバルトを堆積する前に第５活性領域６１の上面を所定の絶縁膜（「シリサイドプロテクション膜」と呼ばれる）で覆っておき、第５活性領域６１の上面にコバルトを堆積させなければよい。
また、本実施の形態においても、上で示した図６１や図６３と同様に、Ｐ型領域１９１の上部に、当該Ｐ型領域１９１とバリアメタル４５１とが反応して形成されたシリサイド層１９２（例えば、ＴｉＳｉ，ＴｉＳｉ2，ＭｏＳｉ，ＭｏＳｉ2，ＴａＳｉ，ＴａＳｉ2，ＷＳｉ，ＷＳｉ2など）を設けてもよい。その場合、シリサイド層１９２とＰ型領域１９１とがショットキー接合するように、当該Ｐ型領域１９１の不純物濃度を設定すればよい（即ち、ダイオードＤはシリサイド層１９２とＰ型領域１９１とで構成される）。
＜実施の形態１５＞
図７０は、実施の形態１５に係るＳＲＡＭセルの構成を示す図である。本実施の形態のＳＲＡＭの上面図は実施の形態１で示した図２と同様であり、図７０は図２に示すＡ−Ａ線に沿った断面に相当する。また、図７０において、図２並びに図３に示したものと同様の機能を有する要素には同一符号を付してある。
以上の実施の形態では、ワード線に接続するコンタクト４５は、他のコンタクトと同様にタングステンなどの金属で形成していたが、本実施の形態では、当該コンタクト４５をＰ型のポリシリコンで形成する。
ポリシリコンのコンタクト４５は、タングステンなどのメタルコンタクトに比較して、高抵抗であるので、図７０に示すように抵抗Ｒとしても機能する。つまり、ワード線と第１ドライバトランジスタＱ１，第２ドライバトランジスタＱ２のボディー領域との間に、抵抗Ｒが挿入されることになる。従って、本実施の形態に係るＳＲＡＭの等価回路は、実施の形態１２と同様に図５６のようになる。
コンタクト４５を構成するポリシリコンには、例えばボロンを１０16〜１０22／ｃｍ3程度注入する。その注入量を調整することで、コンタクト４５すなわち抵抗Ｒの抵抗値を適当な値に調整することができる。従って、実施の形態１２と同様の理論により、ボディ電位の立ち上がり速度を調整でき、リーク電流を抑制できる。
なお、図７０では、実施の形態１と同様の構成のＳＲＡＭセルに対して、コンタクト４５をＮ型のポリシリコンにしたが、本実施の形態の適用をその構成に限定されるものではない。例えば実施の形態２のＳＲＡＭセル（図１８）においても、ワード線に接続するコンタクト４５をＰ型ポリシリコンで形成することにより本実施の形態を適用でき、同様の効果が得られる。
＜実施の形態１６＞
図７１は、実施の形態１６に係るＳＲＡＭセルの構成を示す図である。本実施の形態では、実施の形態１５のＳＲＡＭセルに対し、コンタクト４５をＰ型ポリシリコンではなく、Ｎ型ポリシリコンで形成する。
ポリシリコンのコンタクト４５は、タングステンなどのメタルコンタクトに比較して高抵抗であるので、実施の形態１５と同様に抵抗Ｒとしても機能する。さらに、本実施の形態では、Ｎ型ポリシリコンのコンタクト４５とＰ型のＳＯＩ層１３とが接続するので、その境界にはＰＮ接合が形成され、コンタクト４５とＳＯＩ層１３とから成るＰＮ接合ダイオードＤが形成される。つまり、ワード線と第１ドライバトランジスタＱ１，第２ドライバトランジスタＱ２のボディー領域との間に、抵抗ＲとダイオードＤとが挿入されることになる。ダイオードＤはワード線側がカソード、ボディー領域側がアノードになっている。従って、本実施の形態に係るＳＲＡＭの等価回路は、実施の形態１４と同様に図６７のようになる。
コンタクト４５を構成するポリシリコンには、例えばリンを１０16〜１０22／ｃｍ3程度注入する。その注入量を調整することで、コンタクト４５すなわち抵抗Ｒの抵抗値を適当な値に調整することができる。また、ワード線とドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５，Ｑ６のボディー領域との間に、ワード線側がカソードになるようにダイオードＤが挿入されるので、リーク電流の抑制およびソフトエラー耐性の向上の両方を効果的に実現することができる。従って、実施の形態１４と同様の理論により、リーク電流の抑制およびソフトエラー耐性の向上の両方をより効果的に実現することができる。
なお、図７１では、実施の形態１と同様の構成のＳＲＡＭセルに対して、コンタクト４５をＰ型のポリシリコンにしたが、本実施の形態の適用をその構成に限定されるものではない。例えば実施の形態２のＳＲＡＭセル（図１８）においても、ワード線に接続するコンタクト４５をＮ型ポリシリコンで形成することにより本実施の形態を適用でき、同様の効果が得られる。
＜実施の形態１７＞
以上の実施の形態（実施の形態１０，１１を除く）では、ワード線が、ＳＲＡＭのドライバトランジスタのボディー領域およびアクセストランジスタのボディー領域の両方に接続する構成を示したが、それらのうち片方のボディー領域のみに接続した場合でも、ＳＲＡＭセルの動作の安定性および動作速度の向上の効果は得られる。
図７２〜図７５は、本実施の形態に係るＳＲＡＭセルの構造を示す図である。これらの図において、図２，図３に示したものと同様の要素については同一符号を付してある。
まず、図７３は、図７２におけるＳ−Ｓ線に沿った断面図である。これらの図のように、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５との間および、第２ドライバトランジスタＱ２と第２アクセストランジスタＱ６との間には完全分離領域７３が設けられている。そしてコンタクト４５は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のうち第１アクセストランジスタＱ５のボディー領域のみに接続している。図示は省略するが、コンタクト４６は、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のうち第２アクセストランジスタＱ６のボディー領域のみに接続している。この場合でも、アクセストランジスタＱ５，Ｑ６の電流駆動能力は向上するため、従来のＳＲＡＭセルに比べ、動作の安定性および動作速度は向上する。
また、図７５は、図７４におけるＴ−Ｔ線に沿った断面図である。これらの図においては、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５との間および、第２ドライバトランジスタＱ２と第２アクセストランジスタＱ６との間に、完全分離領域７４が設けられている。そしてコンタクト４５は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のうち第１ドライバトランジスタＱ１のボディー領域のみに接続している。図示は省略するが、コンタクト４６は、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のうち第２ドライバトランジスタＱ２のボディー領域のみに接続している。この場合でも、ドライバトランジスタＱ１，Ｑ２の電流駆動能力は向上するため、従来のＳＲＡＭセルに比べ、動作の安定性および動作速度は向上する。
このように、本発明においては、ワード線がＳＲＡＭのドライバトランジスタのボディー領域およびアクセストランジスタのボディー領域のうちのいずれか片方のみに接続する構成であっても、ＳＲＡＭセルの動作の安定性および動作速度の向上の効果を得ることができる。但し、ワード線がＳＲＡＭのドライバトランジスタのボディー領域およびアクセストランジスタのボディー領域の両方に接続させた方が、より効果的に本発明の効果を得ることができることは言うまでもない。
一般的なＳＲＡＭセルの回路図である。 実施の形態１に係るＳＲＡＭセルの構成を示す図である。 実施の形態１に係るＳＲＡＭセルの構成を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの構成を示す図である。 実施の形態２に係るＳＲＡＭセルの構成を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。 実施の形態３に係るＳＲＡＭセルの構成を示す図である。 実施の形態３に係るＳＲＡＭセルの構成を示す図である。 実施の形態４に係るＳＲＡＭセルの構成を示す図である。 実施の形態４に係るＳＲＡＭセルの構成を示す図である。 実施の形態５に係るＳＲＡＭセルの構成を示す図である。 実施の形態５に係るＳＲＡＭセルの構成を示す図である。 本発明の背景技術であるＳＲＡＭのレイアウトを示す図である。 実施の形態６に係るＳＲＡＭセルのレイアウトを示す図である。 実施の形態７に係るＳＲＡＭセルの構成を示す図である。 実施の形態８に係るＳＲＡＭセルの構成を示す図である。 実施の形態８に係るＳＲＡＭセルの構成を示す図である。 実施の形態８に係るＳＲＡＭセルの変形例を示す図である。 実施の形態８に係るＳＲＡＭセルの変形例を示す図である。 実施の形態９に係るＳＲＡＭセルの構成を示す図である。 実施の形態９に係るＳＲＡＭセルの構成を示す図である。 実施の形態９に係るＳＲＡＭセルの変形例を示す図である。 実施の形態９に係るＳＲＡＭセルの変形例を示す図である。 実施の形態９に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１０に係るＳＲＡＭセルの構成を示す図である。 実施の形態１０に係るＳＲＡＭセルの構成を示す図である。 実施の形態１０に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１０に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１１に係るＳＲＡＭセルの構成を示す図である。 実施の形態１１に係るＳＲＡＭセルの構成を示す図である。 実施の形態１１に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１１に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１１に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１，２，６に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態１の効果を説明するための図である。 実施の形態３に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態８に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態１０に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態１２に係るＳＲＡＭセルの構成を示す図である。 実施の形態１２に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１２に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１２に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１３に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態１３に係るＳＲＡＭセルの構成を示す図である。 実施の形態１３に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１４に係るＳＲＡＭセルの等価回路を示す図である。 実施の形態１４に係るＳＲＡＭセルの構成を示す図である。 実施の形態１４に係るＳＲＡＭセルの変形例を示す図である。 実施の形態１５に係るＳＲＡＭセルの構成を示す図である。 実施の形態１６に係るＳＲＡＭセルの構成を示す図である。 実施の形態１７に係るＳＲＡＭセルの構成を示す図である。 実施の形態１７に係るＳＲＡＭセルの構成を示す図である。 実施の形態１７に係るＳＲＡＭセルの構成を示す図である。 実施の形態１７に係るＳＲＡＭセルの構成を示す図である。
符号の説明
Ｑ１ 第１ドライバトランジスタ、Ｑ２ 第２ドライバトランジスタ、Ｑ３ 第１ロードトランジスタ、Ｑ４ 第２ロードトランジスタ、Ｑ５ 第１アクセストランジスタ、Ｑ６ 第２アクセストランジスタ、１ ＳＲＡＭセル、１１ シリコン基板、１２ ＢＯＸ層、１３ ＳＯＩ層、１４ 素子分離絶縁膜、１９ Ｐ＋領域、２１ 第１活性領域、２２ 第２活性領域、２３ 第３活性領域、２４ 第４活性領域、３１ 第１ゲート電極、３２ 第２ゲート電極、３３ 第３ゲート電極、３４ 第４ゲート電極、３５〜４６ コンタクト、５７ シリサイド層、６１ 第５活性領域、６２ 第６活性領域、６７ 第７活性領域、６８ 第８活性領域、７０ シリサイド層、７１，７２，７３ 完全分離領域、７５，７６ ＳＯＩ層上部のシリサイドによる配線、７７ 接地配線、７８ 電源配線、７９ 第９活性領域、８０ 第１０活性領域、８１ 第１１活性領域、８２ 第１２活性領域、４５１ バリアメタル、１９１ Ｐ型領域。

Claims (54)

  1. アクセスＭＯＳ（Metal Oxide Semiconductor）トランジスタと、
    ドライバＭＯＳトランジスタと、
    ワード線と前記アクセスＭＯＳトランジスタのゲート電極とを接続するコンタクトを有するＳＲＡＭ（Static Random Access Memory）セルを備え、
    前記コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタの少なくとも片方のボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタ両方のボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  3. 請求項１または請求項２に記載の半導体記憶装置であって、
    前記アクセスＭＯＳトランジスタのボディー領域および前記ドライバＭＯＳトランジスタのボディー領域のうち前記コンタクトを介して前記ワード線に電気的に接続しているものと、当該ワード線との間に挿入された抵抗を備える
    ことを特徴とする半導体記憶装置。
  4. 請求項１または請求項２に記載の半導体記憶装置であって、
    前記コンタクトは、その表面に形成されたバリアメタルを有している
    ことを特徴とする半導体記憶装置。
  5. 請求項１または請求項２に記載の半導体記憶装置であって、
    前記コンタクトは、ポリシリコンで形成されている
    ことを特徴とする半導体記憶装置。
  6. 請求項１から請求項５のいずれかに記載の半導体記憶装置であって、
    前記アクセスＭＯＳトランジスタのボディー領域および前記ドライバＭＯＳトランジスタのボディー領域のうち前記コンタクトを介して前記ワード線に電気的に接続しているものと、当該ワード線との間の抵抗値は１ｋΩ〜１００ＭΩである
    ことを特徴とする半導体記憶装置。
  7. 請求項１から請求項３のいずれかに記載の半導体記憶装置であって、
    前記アクセスＭＯＳトランジスタのボディー領域および前記ドライバＭＯＳトランジスタのボディー領域のうち前記コンタクトを介して前記ワード線に電気的に接続しているものと、当該ワード線との間に、当該ワード線側がカソードになるように挿入されたダイオードを備える
    ことを特徴とする半導体記憶装置。
  8. 請求項７に記載の半導体記憶装置であって、
    前記コンタクトは、その表面にバリアメタルを有している
    ことを特徴とする半導体記憶装置。
  9. 請求項７に記載の半導体記憶装置であって、
    前記コンタクトは、ポリシリコンで形成されている
    ことを特徴とする半導体記憶装置。
  10. 請求項７から請求項９のいずれかに記載の半導体記憶装置であって、
    前記ダイオードに逆方向電圧が印加されているとき、前記アクセスＭＯＳトランジスタのボディー領域および前記ドライバＭＯＳトランジスタのボディー領域のうち前記コンタクトを介して前記ワード線に電気的に接続しているものと、当該ワード線との間の抵抗値は１ｋΩ〜１００ＭΩである
    ことを特徴とする半導体記憶装置。
  11. 請求項１または請求項２に記載の半導体記憶装置であって、
    前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタは、半導体層に形成された第１導電型の第１ウェル領域内の第１活性領域に形成されており、それぞれ前記第１導電型のボディー領域および第２導電型のソース／ドレイン領域を備え、
    前記第１活性領域は、前記第１ウェル領域の上面部に選択的に形成された素子分離絶縁膜により規定され、
    前記アクセスＭＯＳトランジスタのボディー領域および前記ドライバＭＯＳトランジスタのボディー領域のうち前記コンタクトに電気的に接続しているものは、前記素子分離絶縁膜の下の前記第１ウェル領域に繋がっており、前記素子分離絶縁膜の下の前記第１ウェル領域を通して前記コンタクトに電気的に接続している
    ことを特徴とする半導体記憶装置。
  12. 請求項１１に記載の半導体記憶装置であって、
    前記コンタクトは、前記素子分離絶縁膜を突き抜けて、前記素子分離絶縁膜の下の前記第１ウェル領域に接続している
    ことを特徴とする半導体記憶装置。
  13. 請求項１２に記載の半導体記憶装置であって、
    前記第１ウェル領域の前記コンタクトが接続する部分に、前記第１ウェル領域の他の部分とは不純物濃度が異なる領域が形成されている
    ことを特徴とする半導体記憶装置。
  14. 請求項１２または請求項１３に記載の半導体記憶装置であって、
    前記第１ウェル領域と前記コンタクトとは、ショットキー接合している
    ことを特徴とする半導体記憶装置。
  15. 請求項１２から請求項１４のいずれかに記載の半導体記憶装置であって、
    前記コンタクトは、その表面にバリアメタルを有しており、
    前記第１ウェル領域の前記コンタクトが接続する部分に、前記バリアメタルが反応して形成されたシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
  16. 請求項１２に記載の半導体記憶装置であって、
    前記素子分離絶縁膜の下の前記第１ウェル領域はＰ型であり、
    前記コンタクトは、Ｎ型のポリシリコンで形成されている、
    ことを特徴とする半導体記憶装置。
  17. 請求項１１に記載の半導体記憶装置であって、
    前記ＳＲＡＭセルは、前記第１ウェル領域内に前記素子分離絶縁膜により規定された前記第１導電型の第２活性領域をさらに有し、
    前記第２活性領域は、前記素子分離絶縁膜の下の前記第１ウェル領域に繋がっており、
    前記コンタクトは、前記第２活性領域に接続している
    ことを特徴とする半導体記憶装置。
  18. 請求項１７に記載の半導体記憶装置であって、
    前記第２活性領域は、前記第１ウェル領域とは不純物濃度が異なる
    ことを特徴とする半導体記憶装置。
  19. 請求項１７に記載の半導体記憶装置であって、
    前記第２活性領域と前記コンタクトとは、ショットキー接合している
    ことを特徴とする半導体記憶装置。
  20. 請求項１７から請求項１９のいずれかに記載の半導体記憶装置であって、
    前記コンタクトは、その表面にバリアメタルを有しており、
    前記第２活性領域の前記コンタクトが接続する部分に、前記バリアメタルが反応して形成されたシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
  21. 請求項１７に記載の半導体記憶装置であって、
    前記第２活性領域はＰ型であり、
    前記コンタクトは、Ｎ型のポリシリコンで形成されている、
    ことを特徴とする半導体記憶装置。
  22. 請求項１１から請求項２１のいずれか記載の半導体記憶装置であって、
    前記半導体層は、絶縁体層の上に搭載されており、
    前記ＳＲＡＭセルは、前記半導体層に形成された前記第２導電型の第２ウェル領域内に形成されたロードＭＯＳトランジスタをさらに有し、
    前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタと前記ロードＭＯＳトランジスタとの間の前記素子分離絶縁膜は、前記絶縁体層にまで達している
    ことを特徴とする半導体記憶装置。
  23. 請求項１１から請求項２２のいずれか記載の半導体記憶装置であって、
    同一のビット線に接続し、前記ビット線の延在方向に並ぶ複数個の前記ＳＲＡＭセルを備え、
    前記半導体層は、絶縁体層の上に搭載されており、
    前記第１ウェル領域において、前記複数個のＳＲＡＭセル同士の間の素子分離絶縁膜は、前記絶縁体層にまで達している
    ことを特徴とする半導体記憶装置。
  24. 請求項１１から請求項２３のいずれか記載の半導体記憶装置であって、
    前記ＳＲＡＭセルの前記第１ウェル領域を所定の電位に固定するための当該ＳＲＡＭセルとは個別のセルであるウェル電位固定用セルを有さない
    ことを特徴とする半導体記憶装置。
  25. 請求項１から請求項２１のいずれか記載の半導体記憶装置であって、
    前記ＳＲＡＭセルは、ロードＭＯＳトランジスタをさらに有し、
    前記ドライバＭＯＳトランジスタのドレイン領域と前記ロードＭＯＳトランジスタのドレイン領域とは、少なくとも上面部が繋がっており、当該ドライバＭＯＳトランジスタのドレイン領域および当該ロードＭＯＳトランジスタのドレイン領域の前記上面部には、一体のシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
  26. 第１および第２ロードＭＯＳトランジスタと、
    前記第１ロードＭＯＳトランジスタのゲート電極と前記第２ロードＭＯＳトランジスタのドレイン領域とを接続するコンタクトを有するＳＲＡＭセルを備え、
    前記コンタクトは、前記第１ロードＭＯＳトランジスタのボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  27. 請求項２６に記載の半導体記憶装置であって、
    前記第１ロードＭＯＳトランジスタは、半導体層に形成された第１導電型の第１ウェル領域内の第１活性領域に形成されており、前記第１導電型の前記ボディー領域を有し、
    前記第２ロードＭＯＳトランジスタは、前記第１ウェル領域内の第２活性領域に形成されており、第２導電型のソース／ドレイン領域を有し、
    前記ＳＲＡＭセルは、前記第２ロードＭＯＳトランジスタの前記ドレイン領域に繋がる前記第１導電型の第３活性領域を備え、
    前記第１、第２および第３活性領域は、前記第１ウェル領域の上面部に選択的に形成された素子分離絶縁膜により規定され、
    前記第１ロードＭＯＳトランジスタの前記ボディー領域は、前記素子分離絶縁膜の下の前記第１ウェル領域を介して前記第３活性領域に電気的に接続し、
    前記第３活性領域および前記第２ロードＭＯＳトランジスタの前記ドレイン領域の上部には、一体のシリサイド層が形成されており、
    前記コンタクトは、前記シリサイド層に接続している
    ことを特徴とする半導体記憶装置。
  28. 請求項２７に記載の半導体記憶装置であって、
    前記第３活性領域は、前記第１ウェル領域よりも不純物濃度が高い
    ことを特徴とする半導体記憶装置。
  29. 請求項２７または請求項２８に記載の半導体記憶装置であって、
    前記半導体層は、絶縁体層の上に搭載されており、
    前記ＳＲＡＭセルは、前記半導体層に形成された前記第２導電型の第２ウェル領域内に形成されたアクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタをさらに有し、
    前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタと前記第１および第２ロードＭＯＳトランジスタとの間の前記素子分離絶縁膜は、前記絶縁体層にまで達している
    ことを特徴とする半導体記憶装置。
  30. 請求項２７から請求項２９のいずれか記載の半導体記憶装置であって、
    前記半導体層は、絶縁体層の上に搭載されており、
    前記第１ウェル領域において、前記第１ロードＭＯＳトランジスタと前記第２ロードＭＯＳトランジスタとの間の素子分離絶縁膜は、前記絶縁体層にまで達している
    ことを特徴とする半導体記憶装置。
  31. 請求項２７から請求項３０のいずれか記載の半導体記憶装置であって、
    同一のビット線に接続し、前記ビット線の延在方向に並ぶ複数個の前記ＳＲＡＭセルを備え、
    前記半導体層は、絶縁体層の上に搭載されており、
    前記第１ウェル領域において、前記複数個のＳＲＡＭセル同士の間の素子分離絶縁膜は、前記絶縁体層にまで達している
    ことを特徴とする半導体記憶装置。
  32. 請求項２６から請求項２８のいずれか記載の半導体記憶装置であって、
    前記ＳＲＡＭセルは、アクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタをさらに有し、
    前記ドライバＭＯＳトランジスタのドレイン領域と前記ロードＭＯＳトランジスタのドレイン領域とは、少なくとも上面部が繋がっており、当該ドライバＭＯＳトランジスタのドレイン領域および当該ロードＭＯＳトランジスタのドレイン領域の前記上面部には、一体のシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
  33. （ａ）半導体層に第１の導電型のウェル領域を形成する工程と、
    （ｂ）前記ウェル領域の上面部に選択的に素子分離絶縁膜を形成することで、活性領域を規定する工程と、
    （ｃ）前記活性領域に、各々がゲート電極、第１導電型のボディー領域および第２導電型のソース／ドレイン領域を有するアクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタを形成し、それらを覆う層間絶縁膜を形成する工程と、
    （ｄ）前記層間絶縁膜に、前記アクセスＭＯＳトランジスタの前記ゲート電極および前記素子分離絶縁膜の下の前記ウェル領域にまで達する第１コンタクトホールを形成する工程と、
    （ｅ)前記第１コンタクトホール内に前記第１または第２の導電型の不純物を注入する工程と、
    （ｆ)前記第１コンタクトホールに所定の金属を埋め込むことでコンタクトを形成する工程とを備える
    ことを特徴とする半導体記憶装置の製造方法。
  34. 請求項３３に記載の半導体記憶装置の製造方法であって、
    前記工程（ｄ）は、
    （ｇ）アクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタ上に、前記第１コンタクトホールとは異なる第２コンタクトホールを形成する工程を含み、
    前記工程（ｅ）よりも前に
    （ｈ）前記第２コンタクトホールをレジストで塞ぐ工程が行われ、
    前記工程（ｆ）よりも前に、
    （ｉ）前記レジストを除去する工程が行われ、
    前記工程（ｆ）において、前記所定の金属は前記第２コンタクトホールにも埋め込まれる
    ことを特徴とする半導体記憶装置の製造方法。
  35. 請求項３４に記載の半導体記憶装置の製造方法であって、
    前記工程（ｈ）で形成する前記レジストのパターンは、前記活性領域のパターンと同じである
    ことを特徴とする半導体記憶装置の製造方法。
  36. ロードＭＯＳトランジスタと、
    電源配線と前記ロードＭＯＳトランジスタのソース領域とを接続する第１コンタクトとを有するＳＲＡＭセルを備え、
    前記第１コンタクトは、前記ロードＭＯＳトランジスタのボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  37. 請求項３６に記載の半導体記憶装置であって、
    前記ロードＭＯＳトランジスタは、半導体層に形成された第１導電型のウェル領域内の第１活性領域に形成されており、前記第１導電型の前記ボディー領域および第２導電型のソース／ドレイン領域を有し、
    前記第１活性領域は、前記半導体層の上面部に選択的に形成された素子分離絶縁膜により規定され、
    前記ロードＭＯＳトランジスタのボディー領域は、前記素子分離絶縁膜の下の前記ウェル領域に繋がっており、
    前記第１コンタクトは、前記素子分離絶縁膜の下の前記ウェル領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  38. 請求項３７に記載の半導体記憶装置であって、
    前記第１コンタクトは、前記素子分離絶縁膜を突き抜けてその下の前記ウェル領域に接続している
    ことを特徴とする半導体記憶装置。
  39. 請求項３７に記載の半導体記憶装置であって、
    前記ＳＲＡＭセルは、前記ウェル領域内に前記素子分離絶縁膜により規定された前記第１導電型の第２活性領域をさらに有し、
    前記第２活性領域は、前記素子分離絶縁膜の下の前記ウェル領域に繋がっており、
    前記第１コンタクトは、前記第２活性領域に接続している
    ことを特徴とする半導体記憶装置。
  40. 請求項３９に記載の半導体記憶装置であって、
    前記第２活性領域は、前記ウェル領域よりも不純物濃度が高い
    ことを特徴とする半導体記憶装置。
  41. 請求項３９または請求項４０に記載の半導体記憶装置であって、
    前記第２活性領域と、前記ロードＭＯＳトランジスタのソース領域とは、少なくとも上面部が繋がり、当該第２活性領域および当該ソース領域の前記上面部には、一体のシリサイド層が形成されており、
    前記第１コンタクトは、前記シリサイド層に接続している
    ことを特徴とする半導体記憶装置。
  42. 請求項３６から請求項４１のいずれかに記載の半導体記憶装置であって、
    アクセスＭＯＳトランジスタと、
    ドライバＭＯＳトランジスタと、
    ワード線と前記アクセスＭＯＳトランジスタのゲート電極とを接続する第２コンタクトとをさらに備え、
    前記第２コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタの少なくとも片方のボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  43. 請求項４２に記載の半導体記憶装置であって、
    前記第２コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタ両方のボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  44. 請求項３６から請求項４１のいずれかに記載の半導体記憶装置であって、
    アクセスＭＯＳトランジスタと、
    ドライバＭＯＳトランジスタと、
    接地配線と前記ドライバＭＯＳトランジスタのソース領域とを接続する第３コンタクトとをさらに備え、
    前記第３コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタ両方のボディー領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  45. 請求項３６から請求項４１のいずれか記載の半導体記憶装置であって、
    アクセスＭＯＳトランジスタと、
    ドライバＭＯＳトランジスタとをさらに備え、
    前記ドライバＭＯＳトランジスタのドレイン領域と前記ロードＭＯＳトランジスタのドレイン領域とは、少なくとも上面部が繋がっており、当該ドライバＭＯＳトランジスタのドレイン領域および当該ロードＭＯＳトランジスタのドレイン領域の前記上面部には、一体のシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
  46. アクセスＭＯＳトランジスタと、
    ドライバＭＯＳトランジスタと、
    接地配線と前記ドライバＭＯＳトランジスタのソース領域とを接続する第１コンタクトとを有するＳＲＡＭセルを備え、
    前記第１コンタクトは、前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタ両方のボディー領域に電気的に接続する
    ことを特徴とする半導体記憶装置。
  47. 請求項４６に記載の半導体記憶装置であって、
    前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタは、半導体層に形成された第１導電型のウェル領域内の第１活性領域に形成されており、それぞれ前記第１導電型の前記ボディー領域および第２導電型のソース／ドレイン領域を有し、
    前記第１活性領域は、前記半導体層の上面部に選択的に形成された素子分離絶縁膜により規定され、
    前記アクセスＭＯＳトランジスタおよび前記ドライバＭＯＳトランジスタのボディー領域は、前記素子分離絶縁膜の下の前記ウェル領域に繋がっており、
    前記第１コンタクトは、前記素子分離絶縁膜の下の前記ウェル領域に電気的に接続している
    ことを特徴とする半導体記憶装置。
  48. 請求項４７に記載の半導体記憶装置であって、
    前記第１コンタクトは、前記素子分離絶縁膜を突き抜けてその下の前記ウェル領域に接続している
    ことを特徴とする半導体記憶装置。
  49. 請求項４７に記載の半導体記憶装置であって、
    前記ＳＲＡＭセルは、前記ウェル領域内に前記素子分離絶縁膜により規定された前記第１導電型の第２活性領域をさらに有し、
    前記第２活性領域は、前記素子分離絶縁膜の下の前記ウェル領域に繋がっており、
    前記第１コンタクトは、前記第２活性領域に接続している
    ことを特徴とする半導体記憶装置。
  50. 請求項４９に記載の半導体記憶装置であって、
    前記第２活性領域は、前記ウェル領域よりも不純物濃度が高い
    ことを特徴とする半導体記憶装置。
  51. 請求項４９または請求項５０に記載の半導体記憶装置であって、
    前記第２活性領域と前記ドライバＭＯＳトランジスタのソース領域とは、少なくとも上面部が繋がり、当該第２活性領域および当該ソース領域の前記上面部には、一体のシリサイド層が形成されており、
    前記第１コンタクトは、前記シリサイド層に接続している
    ことを特徴とする半導体記憶装置。
  52. 請求項４６から請求項５１のいずれか記載の半導体記憶装置であって、
    ロードＭＯＳトランジスタと、
    電源配線と前記ロードＭＯＳトランジスタのソース領域とを接続する第２コンタクトとをさらに備え、
    前記第２コンタクトは、前記ロードＭＯＳトランジスタのボディー領域に電気的に接続する
    ことを特徴とする半導体記憶装置。
  53. 請求項４６から請求項５１のいずれか記載の半導体記憶装置であって、
    前記ＳＲＡＭセルの前記ウェル領域を所定の電位に固定するための当該ＳＲＡＭセルとは個別のセルであるウェル電位固定用セルを有さない
    ことを特徴とする半導体記憶装置。
  54. 請求項４６から請求項５１のいずれか記載の半導体記憶装置であって、
    ロードＭＯＳトランジスタをさらに備え、
    前記ドライバＭＯＳトランジスタのドレイン領域と前記ロードＭＯＳトランジスタのドレイン領域とは、少なくとも上面部が繋がっており、当該ドライバＭＯＳトランジスタのドレイン領域および当該ロードＭＯＳトランジスタのドレイン領域の前記上面部には、一体のシリサイド層が形成されている
    ことを特徴とする半導体記憶装置。
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