JP2008270473A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ボディーコンタクトを有する半導体装置の製造において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ形成面積の増大を抑制する。
【解決手段】
分離絶縁膜14の下のSOI層13にまで達する第1のコンタクト45aと、活性領域21の上面まで達する第1のコンタクト42aとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。
【選択図】図15
【解決手段】
分離絶縁膜14の下のSOI層13にまで達する第1のコンタクト45aと、活性領域21の上面まで達する第1のコンタクト42aとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。
【選択図】図15
Description
本発明は半導体装置の製造方法に関するものであり、特に、DTMOSFET(Dynamic Threshold voltage MOSFET)の形成技術に関するものである。
SOI(Silicon On Insulator)基板を用いたMOS(Metal-Oxide Semiconductor)型の電界効果トランジスタ(FET;Field-Effect Transistor)は広く知られている。このMOSFETの動作速度の高速化および電流駆動能力の向上を可能にする技術として、DTMOSFET(Dynamic Threshold voltage MOSFET、以下「DTMOS」と称す)と呼ばれるトランジスタが提案されている(例えば、特許文献1参照)。
トランジスタのチャネルが形成されるボディー領域(以下単に「ボディー」と称す)は、トランジスタの動作安定化のために一定の電位に固定されるのが通常であるが、DTMOSの特徴は、ゲート電極(制御電極)とボディーとが互いに電気的に接続されるところにある。つまりDTMOSでは、ボディー電位はゲート電極電位に応じて変化する。
例えばNチャネル型のDTMOSの場合、ゲート電極がH(High)レベルになってトランジスタがON状態になると、それに伴いボディー電位もHレベルになる。するとトランジスタの動作しきい値電圧が下がり、その結果、通常のMOSFETに比べ多くの電流を流すことができる(即ち、電流駆動能力が向上する)。
ところでSOI基板は、シリコン基板、埋め込み酸化膜(BOX:Buried Oxide)層およびシリコン層(SOI層)がこの順に積み重なった積層構造を有している。またSOI層に形成される素子間を分離するトレンチ分離(分離絶縁膜)としては、SOI層を完全に切り離す完全トレンチ分離(FTI:Full Trench Isolation)と、SOI層の上部のみに形成される部分トレンチ分離(PTI:Partial Trench Isolation)とがある。以下、完全トレンチ分離および部分トレンチ分離をそれぞれ「完全分離」および「部分分離」と略称する。
一般に、トランジスタのゲート電極は、活性領域上の電極部と分離絶縁膜上のパッド部とを含んでいる。特許文献1に開示されたDTMOSは、一部がゲート電極のパッド部に接続すると共に、他の一部が部分分離の下のSOI層にまで達するコンタクトプラグを有している。当該DTMOSでは部分分離下のSOI層とトランジスタのボディ(ゲート電極の電極部下のSOI層)とは互いに繋がった同一導電型の領域になっており、両者は電気的に接続した関係にある。つまり特許文献1のDTMOSにおいては、ゲート電極とボディーとの間が、部分分離下のSOI層および上記コンタクトプラグを介して電気的に接続するように構成されている。
また本発明者等によって、DTMOSをSRAMに適用する技術が提案されている(例えば特許文献2参照)。
DTMOSを備える半導体装置の従来の製造方法では、ボディーに接続するコンタクト(ボディーコンタクト)のためのコンタクトホール(ボディーコンタクトホール)と、それ以外の通常のコンタクトのためのコンタクトホール(通常のコンタクトホール)とは、一つのマスクパターンを用いた同じエッチング工程により並列して形成されていた。例えば上記特許文献2の図11〜図16にその工程が示されている。
即ち同文献の図11の如く、SRAMセルを覆う層間絶縁膜(16〜18)上に、通常のコンタクトホールおよびボディーコンタクトホールの両方の形成領域を開口したレジスト(58)を形成し、それをマスクにして層間絶縁膜(16〜18)をエッチングする。但しこのエッチングでは、ボディーコンタクトホール(45a)も通常のコンタクトホール(42a)と同じ深さで形成される。つまりこの段階では、ボディーコンタクトホール(45a)は部分分離(14)下のSOI層(13)にまでは達しない。
次いで同図12の如く、ボディーコンタクトホール(45a)以外の通常のコンタクトホール(42a)を埋め込むようにレジスト(59)を形成する。そしてエッチバックによりその余剰な部分を除去することで、通常のコンタクトホール(42a)内にレジスト(59)のプラグ(以下「レジストプラグ」)を形成する(同図13)。
そしてさらなるエッチングによりボディーコンタクトホール(45a)を掘り下げ、部分分離(14)の下のSOI層(13)にまで到達させる(同図14)。その後、レジストプラグ(59)を除去し、各コンタクトホール内に金属等のコンタクト材を埋め込むことで、ボディーコンタクトおよび通常のコンタクトが形成される(同図16)。
このように従来の製造方法においては、ボディーコンタクトホール(45a)および通常のコンタクトホール(42a)が、その両方のパターンを含む1つのレジストパターン(58)に基づいて形成される。そのため、ボディーコンタクトホール(45a)をSOI層(13)に到達させるためのエッチング(同図14)の際には、当該エッチングにより通常のコンタクトホール(42a)の底の活性領域上面がダメージを受けないように、その中に上記のレジストプラグ(59)を形成しておく必要があった。活性領域の上面がダメージを受けると、当該活性領域と通常のコンタクトとの接続抵抗が上昇するなどの問題が生じるためである。
従って、ボディーコンタクトホールをSOI層に到達させるエッチング工程の際に通常のコンタクトホール内に形成されるレジストプラグは、その工程の途中で除去されてしまわない程度に充分な厚さで形成される必要がある。しかし、レジストプラグを形成するためのエッチバック工程におけるエッチング速度のばらつきにより、レジストプラグの上部が過度に除去されて充分な厚さを確保できない場合も考えられる。そうなると、ボディーコンタクトホールをSOI層に到達させるエッチングの途中でレジストプラグが除去されてしまい、露出した活性領域がダメージを受けてしまう。通常、エッチバック工程では、基板の中央部よりも周辺部の方がエッチング速度が速くなる傾向があるため、この問題は基板の外周部で生じやすい。
また、コンタクトホールの形状やアスペクト比などの条件によっては、その内部にレジストを完全に充填することが困難になり、レジストプラグ内に空洞(ボイド)が生じやすい。レジストプラグがボイドを有していると、よりエッチングで除去され易くなり、レジストプラグの厚さが充分でない場合と同様の問題が生じる。例えばボディーコンタクトホールの径を大きくすれば、ボイドの発生は抑制され、この問題は軽減されるであろうが、形成面積の増大を伴うため好ましくない。そのためレジストプラグを用いた従来の手法では、コンタクトホールの形状条件を最適化するために、相当の開発期間および開発コストを要する結果を招いていた。
また本発明者等は特許文献2において、DTMOSのボディーと電気的に接続した活性領域(61)を設け、その上面にボディーコンタクトを接続させる技術も開示している(同文献の図17〜図27)。この場合、ボディーコンタクトを分離絶縁膜に貫通させる必要がなくなるので、当該ボディーコンタクトを通常のコンタクトと全く同じ工程で並列して形成可能になる。よってこの手法では上記のレジストプラグの形成は不要である。しかし、ボディーコンタクトを接続させるための活性領域(61)を、トランジスタ構造(ソース/ドレイン領域等)を形成するための通常の活性領域(21)と別に形成する必要があるため、DTMOSの形成面積の増大を伴い、その縮小化が困難になるという問題を有している。
本発明は以上のような課題を解決するためになされたものであり、ボディーコンタクトを有する半導体装置の製造工程において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ、形成面積の増大を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一実施の形態に係る半導体装置の製造方法においては、分離絶縁膜の下の半導体層に達する第1のコンタクトホールと、活性領域の上面に達する第2のコンタクトホールとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程で形成する。
上記一実施の形態によれば、第1および第2のコンタクトホールが、互いに異なるパターンのマスクを用いて形成されるため、その片方の形成の際に、他方の形成領域が露出することが防止される。よって、第1のコンタクトホールを形成するエッチングの際に、第2のコンタクトホール内にレジストプラグを形成をすることなく、活性領域がダメージを受けることを防止できる。
図1は、一般的なSRAMのメモリセル(SRAMセル)の回路図である。同図の如く当該SRAMセル1においては、駆動用のNMOSトランジスタである第1および第2ドライバトランジスタQ1,Q2と、負荷用のPMOSトランジスタである第1および第2ロードトランジスタQ3,Q4とは、1対のインバータを構成してしている。両インバータは、相互に接続されてフリップフロップ回路を構成している。そして、このフリップフロップ回路と、データの転送用のNMOSトランジスタである第1および第2アクセストランジスタQ5,Q6とによって、SRAMセル1が構成される。ワード線WLにはアクセストランジスタQ5,Q6のゲートが接続し、ビット線BLおよびBL(バー)にはそれぞれアクセストランジスタQ5,Q6のソース/ドレインが接続する。
図2は本発明の本実施の形態に係る半導体装置が備えるSRAMのメモリセルの上面図である。同図に示すように、SRAMセル1は、半導体層に横方向(ワード線(不図示)の延在方向)に並ぶ第1Pウェル領域、Nウェル領域および第2Pウェル領域に跨って形成されている。これらのPウェル領域およびNウェル領域には、その上部に選択的に分離絶縁膜14が形成されており、それにより活性領域21〜24が規定される。第1Pウェル領域の第1活性領域21には、第1ドライバトランジスタQ1と第1アクセストランジスタQ5とが形成される。第2Pウェル領域の第2活性領域22には、第2ドライバトランジスタQ2と第2アクセストランジスタQ6とが形成される。Nウェル領域の第3および第4活性領域23,24には、第1および第2ロードトランジスタQ3,Q4がそれぞれ形成される。
活性領域21〜24上には、それぞれ横方向に延びる第1〜第4ゲート電極31〜34が形成される。第1ゲート電極31は、第1ドライバトランジスタQ1と第1ロードトランジスタQ3のゲート(制御電極)として機能し、第2ゲート電極32は、第2ドライバトランジスタQ2と第2ロードトランジスタQ4のゲートとして機能する。第3および第4ゲート電極33,34はそれぞれ、第1および第2アクセストランジスタQ5,Q6のゲートとして機能する。このようなレイアウトは、各活性領域21〜24および各ゲート電極31〜34は単純な形状となるため、SRAMセル1の形成面積の縮小化に適している。
ドライバトランジスタQ1,Q2のソース領域は、それぞれコンタクトプラグ(以下、単に「コンタクト」と称す)35,36を介して接地(GND)配線に接続される。ロードトランジスタQ3,Q4のソース領域は、それぞれコンタクト37,38を介して電源(Vdd)配線に接続される。
第1ゲート電極31上のコンタクト39は、第2ロードトランジスタQ4のドレイン領域にも接続しており、上層の配線(不図示)を介して第2ドライバトランジスタQ2のドレイン領域上のコンタクト40に接続する。同様に、第2ゲート電極32上のコンタクト41は、第1ロードトランジスタQ3のドレイン領域にも接続しており、上層の配線(不図示)を介して第1ドライバトランジスタQ1のドレイン領域上のコンタクト42に接続する。
第1アクセストランジスタQ5のソース/ドレイン領域の一方は第1ドライバトランジスタQ1のドレイン領域に繋がっており、他方はコンタクト43を介してビット線に接続する。同様に、第2アクセストランジスタQ6のソース/ドレイン領域の一方は第2ドライバトランジスタQ2のドレイン領域に繋がっており、他方はコンタクト44を介してビット線に接続する。
そして、第3ゲート電極33および第4ゲート電極34は、それぞれコンタクト45,46を介してワード線に接続する。以上により、図1に示したSRAMセルの回路構成が得られる。
但し、詳細は後述するが、当該SRAMセル1においては、コンタクト45が第1ドライバトランジスタQ1および第1アクセストランジスタQ5のボディー領域にも電気的に接続している。同様に、コンタクト46は第2ドライバトランジスタQ2および第2アクセストランジスタQ6のボディー領域にも電気的に接続している。即ち当該SRAMセル1の等価回路は、図3に示すようになる。つまり、コンタクト45,46は「ボディーコンタクト」であり、第1および第2アクセストランジスタQ5,Q6はDTMOSである。その点で通常のSRAMセルと異なる。
ここで、図2のSRAMセル1においては、第1ドライバトランジスタQ1、第1ロードトランジスタQ3および第1アクセストランジスタQ5の組と、第2ドライバトランジスタQ2、第2ロードトランジスタQ4および第2アクセストランジスタQ6の組とは、互いに対象にレイアウトされ、さらに、互いに同様の構造を有しているものとする。
図4(a),(b)は本実施の形態に係るSRAMセル1の構成を説明するための図であり、それぞれ図2に示したSRAMセル1におけるA−A線およびB−B線に沿った断面図である。つまり図4(a)は、第1ドライバトランジスタQ1および第1アクセストランジスタQ5の断面図である。また図4(b)は、コンタクト42,45の形成領域の断面図である。
図示は省略するが、SRAMセル1の構造の対称性のため、第2ドライバトランジスタQ2および第2アクセストランジスタQ6は、図4(a)の第1ドライバトランジスタQ1および第1アクセストランジスタQ5と同様の構成である。コンタクト40,46の形成領域の断面も、図4(b)のコンタクト42,45の形成領域と同様の構成である。簡単のため、以下の説明では第1ドライバトランジスタQ1、第1アクセストランジスタQ5並びにコンタクト42,45について代表的に説明する。
図4(a),(b)に示すように、当該SRAMセル1は、シリコン基板11、埋め込み酸化膜(BOX:Buried Oxide)層12、SOI層13から成るSOI基板上に形成されている。SOI層13の上部には選択的に分離絶縁膜14が形成され、それによって第1活性領域21〜24が規定される。
図4(a)の如く、第1活性領域21上には、ゲート酸化膜15を介して第1ゲート電極31および第3ゲート電極33が配設される。第1ゲート電極31は、ポリシリコン層31aおよびシリサイド層31bによる2層構造であり、同様に第3ゲート電極33はポリシリコン層33aおよびシリサイド層33bによる2層構造である。また図4(b)のように、第1活性領域21における第1ドライバトランジスタQ1および第1アクセストランジスタQ5のソース/ドレイン領域である部分の上部には、シリサイド57が形成されている。
SRAMセル1上は、シリコン窒化膜17およびシリコン酸化膜18から成る層間絶縁膜に覆われている。コンタクト42,45は、それぞれ表面にバリアメタル421,451を有しており、当該層間絶縁膜内に形成される。バリアメタル421,451は例えばTiの単層構造であってもよいし、Ti/TiNによる2層構造であってもよい。
コンタクト42は、第1活性領域21(第1ドライバトランジスタQ1および第1アクセストランジスタQ5のソース/ドレイン領域)に接続する「通常のコンタクト」である。一方、コンタクト45は、第3ゲート電極33に接続すると共に、分離絶縁膜14(部分分離)を突き抜けてその下のSOI層13にも接続している(SOI層13におけるコンタクト45との接続部分には、バリアメタル451とSOI層3とが反応したシリサイド452が形成されている)。図4(a)から分かるように、SOI層13におけるコンタクト45が接続した部分は、第1アクセストランジスタQ5のボディーと繋がったP型の領域である。そのためコンタクト45は、第1アクセストランジスタQ5のボディーと電気的に接続することとなる。即ち当該コンタクト45は、「ボディーコンタクト」である。
従って、第3ゲート電極33は、コンタクト45および分離絶縁膜14の下のSOI層13を介して、第1アクセストランジスタQ5のボディーに電気的に接続される。つまり、第1アクセストランジスタQ5はそのゲート電極とボディーとの間がコンタクト45で接続された、いわゆるDTMOS構造となる。
さらに本実施の形態では、図4(a)の如く第1ドライバトランジスタQ1のボディーと第1アクセストランジスタQ5のボディーとの間が、分離絶縁膜14の下のSOI層13を介して繋がっている。よってコンタクト45は、第1ドライバトランジスタQ1のボディーとも電気的に接続されることになる。その結果、先に示した図3の回路構成が得られる。
この構成によれば、ワード線の電位が高くなるSRAMセルの駆動時には、第1ドライバトランジスタQ1および第1アクセストランジスタQ5のボディー電位も高くなる。それにより、第1ドライバトランジスタQ1および第1アクセストランジスタQ5の動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、第1ドライバトランジスタQ1と第1アクセストランジスタQ5の両方でDTMOSと同様の効果が得られる。従って、SRAMセル1全体の動作しきい値電圧が下がり、SRAMセル1の動作速度性能は向上する。
さらに、ワード線の電位が0VになるSRAMセル1のスタンバイ時は、第1ドライバトランジスタQ1および第1アクセストランジスタQ5のボディー電位も0Vに固定されることとなるので、当該SRAMセル1のソフトエラー耐性が向上し、信頼性の高いSRAMが得られる。
また本実施の形態では、コンタクト45(より正確にはシリサイド452)と分離絶縁膜14下のSOI層13とがショットキー接合するように、SOI層13におけるコンタクト45との接続部分の不純物濃度が調整されている。つまり、第1ドライバトランジスタQ1および第1アクセストランジスタQ5のボディーとコンタクト45との間に、ワード線側がカソードとなるダイオードが介在されることになる。つまりSRAMセル1の等価回路において当該ダイオードDを図示すると図5のようになる。
それにより、ワード線から第1ドライバトランジスタQ1および第1アクセストランジスタQ5のボディーへの流れるリーク電流を、当該ダイオードDによって抑制することができる。逆に、当該ボディーからワード線へ流れる方向の電流は大きく保たれるので、第1ドライバトランジスタQ1および第1アクセストランジスタQ5のターンオフ時に、そのボディーに溜まったホールがワード線へとスムースに排除される。それにより、SRAMセルのスタンバイ状態におけるボディー電位が安定する。その結果、スタンバイ状態におけるリーク電流を低減することができると共に、動作が安定化するためソフトエラー耐性が向上する。
図6〜図17は、本実施の形態に係るSRAMセルの製造工程を示す図である。図6〜図17(a)は図4(a)に示した断面に対応しており、同じく図6〜図17(b)は図4(b)に示した断面に対応している。また図18,図19および図20は、当該製造方法を説明するための図であり、それぞれ図2に示した上面図に対応している。以下、これらの図に基づいて、本実施の形態に係るSRAMセルの製造工程を説明する。
まず、シリコン基板11上に、100〜500nm程度の厚さのBOX層12と、50〜500nm程度の厚さのSOI層13とが積層して成るSOI基板を準備する。その上に数十nmのシリコン酸化膜51を形成し、さらに数百nm程度の膜厚のシリコン窒化膜52を形成する(図6)。
本実施の形態ではトレンチ分離の構造として、部分分離の領域および完全分離の領域の両方を有する「ハイブリッドトレンチ構造」を採用し、図18のようにPウェルとNウェルとの間を完全分離にする。この場合、シリコン窒化膜52上に、分離絶縁膜14(トレンチ分離)の形成領域の上方を開口したレジスト53を形成する(即ち、レジスト53は活性領域21〜24となる領域上方に形成される)。そしてレジスト53をマスクにするエッチングにより、シリコン窒化膜52、シリコン酸化膜51およびSOI層13をパターニングすることで、SOI層13の上部にトレンチを形成する。このときのエッチングはSOI層13の底部を残した状態でストップさせる(図7)。次いで、完全分離となるPウェルとNウェルとの間の領域を選択的にエッチングして、その領域のSOI層13を完全に除去する。その結果、PウェルとNウェルの間のトレンチはBOX層2にまで達する完全分離のトレンチになり、トレンチのそれ以外の部分は底部にSOI層13が残存する部分分離のトレンチになる(図8)。
その後、シリコン酸化膜54を全面に堆積させる(図9)。CMP法によりシリコン酸化膜54上面を平坦化した後、さらにシリコン窒化膜52およびシリコン酸化膜51を除去する。その結果、SOI層13のトレンチ内に残留したシリコン酸化膜54が分離絶縁膜14となり、その間の領域が活性領域21〜24となる(図10)。
そして各活性領域21〜24に、トランジスタのチャネルドープのためのイオン注入を行う。具体的には、NMOSトランジスタ(ドライバトランジスタQ1,Q2、アクセストランジスタQ5,Q6)を形成する活性領域21,22に対しては、例えばボロン(B)を注入エネルギー数十KeV、ドーズ量1013〜1014/cm2程度の条件で注入する。またPMOSトランジスタ(ロードトランジスタQ3,Q4)を形成する活性領域23,24に対しては、例えばリン(P)を注入エネルギー数百KeV、ドーズ量1013〜1014/cm2程度の条件で注入する。
続いて、活性領域21〜24上面に熱酸化膜55を形成した後、ポリシリコン膜56を全面に形成する(図11)。そして熱酸化膜55およびポリシリコン膜56をパターニングしてゲート酸化膜15およびゲート電極31〜34を形成する。
その後、各トランジスタQ1〜Q6のLDD(Lightly Doped Drain)領域を形成するためのイオン注入を行う。具体的には、NMOSトランジスタ(ドライバトランジスタQ1,Q2、アクセストランジスタQ5,Q6)に対しては、例えば砒素(As)を、注入エネルギー数keV、ドーズ量1014〜1015/cm2程度の条件で注入する。またPMOSトランジスタ(ロードトランジスタQ3,Q4)に対しては、ボロンを注入エネルギー数百eV、ドーズ量1014〜1015/cm2程度の条件で注入する。
そしてゲート電極31〜34の側面にサイドウォール(不図示)を形成した後で、ソース/ドレイン領域を形成するためのイオン注入を行う。具体的には、NMOSトランジスタ(ドライバトランジスタQ1,Q2、アクセストランジスタQ5,Q6)に対しては、例えば砒素(As)を、注入エネルギー数十keV、ドーズ量1015〜1016/cm2程度の条件で注入する。またPMOSトランジスタ(ロードトランジスタQ3,Q4)に対しては、ボロンを注入エネルギー数keV、ドーズ量1015〜1016/cm2程度の条件で注入する。
以上により、SOI層13にトランジスタQ1〜Q6の各々が形成される。なお、上記したLDD領域およびソース/ドレイン領域形成のためのイオン注入では、ゲート電極31〜34がマスクとなる。よってSOI層13におけるゲート電極31〜34下方領域にはソース/ドレインが形成されない。その領域はトランジスタのボディーになる。
続いて、トランジスタQ1〜Q6それぞれのソース/ドレイン領域上部およびゲート電極31〜34上部をシリサイド化する。それにより、活性領域21〜24のソース/ドレイン領域上部にシリサイド57が形成されると共に、各ゲート電極31〜34はポリシリコン層とシリサイド層との2層構造になる(図12)。続いて全面にシリコン窒化膜17を数十nm形成し、その上にシリコン酸化膜18を数百nm程度形成する(図13)。
ここで本実施の形態では、シリコン酸化膜18上に、ボディーコンタクトであるコンタクト45,46の形成領域上方を開口したレジスト58a(第1のレジスト)を形成する。このレジスト58aでは、通常のコンタクト35〜44の形成領域上方は開口されていない。即ち、レジスト58aは、通常のコンタクト35〜44の形成領域(通常のコンタクトホールの形成領域)を覆うように形成される。そして当該レジスト58aをマスクにしてのエッチングにより、分離絶縁膜14の下のSOI層13にまで達するボディーコンタクトホール45a,46aを形成する(図14)。図19に、この工程で形成するボディーコンタクトホール45a,46aを示す。
なお、ボディーコンタクトホール45a内にこの後形成するコンタクト45は第3ゲート電極33にも接続する必要があるため、ボディーコンタクトホール45aは、図14(a)の如くその一部が第3ゲート電極33に架かるように形成される。同様に、ボディーコンタクトホール46aは、一部が第4ゲート電極34に架かるように形成される。
次いでレジスト58aを除去し、今度は通常のコンタクトであるコンタクト35〜44の形成領域上方を開口したレジスト58b(第2のレジスト)を形成する。このレジスト58bでは、ボディーコンタクト45,46の形成領域(ボディーコンタクトホール45a,46aの形成領域)上方は開口されていない。即ち、レジスト58bは、ボディーコンタクト45,46の形成領域を覆うように形成される。そして当該レジスト58bをマスクにして、シリコン窒化膜17およびシリコン酸化膜18をエッチングすることで、活性領域21〜24並びにゲート電極31〜34に接続する通常のコンタクトホール35a〜44aを形成する(図15)。図20に、この工程で形成する通常のコンタクトホール35a〜44aを示す。
続いてレジスト58bを除去し(図16)、ボロンを注入エネルギー数keV、ドーズ量1012〜1015/cm2程度の条件で注入する。このイオン注入は、SOI層13におけるコンタクト45との接続部分の不純物濃度を、この後形成されるボディーコンタクト45,46とSOI層13とがショットキー接合するように調整するためのものである。ただしこの工程は、工程簡略化のために省略してもよい。
その後、例えばTi/TiN等のバリアメタル材を堆積し、さらにタングステンなどのコンタクト材を堆積してコンタクトホール35a〜46aを埋める。そして、層間絶縁膜5の上面の余剰なコンタクト材およびバリアメタル材を除去する。その結果、コンタクトホール35a〜46aそれぞれの中に、表面にバリアメタルを有するコンタクト35〜46が形成される(図17)。このとき、SOI層13におけるボディーコンタクト45,46に接続する部分には、バリアメタルとSOI層3とが反応してシリサイド(図17に示すシリサイド452)が形成される。
そしてシリコン酸化膜18の上に、各コンタクト35〜46に接続するビット線、ワード線などの所定の配線を形成することで、本実施の形態に係るSRAMセルを形成することができる。
以上のように本実施の形態においては、ボディーコンタクトホール45a,46aは、当該ボディーコンタクトホール45a,46aの形成領域上のみが開口されたパターン(即ち、通常のコンタクトホール35a〜44aの形成領域上を覆うパターン)のレジスト58aをマスクにしたエッチング工程(図14)で形成される。一方、通常のコンタクトホール35a〜44aは、当該コンタクトホール35a〜44aの形成領域上のみが開口されたパターン(即ち、コンタクトホール35a〜44aの形成領域上を覆うパターン)のレジスト58bをマスクにしたエッチング工程(図15)により形成される。
つまり本実施の形態においては、従来の製造方法とは異なり、ボディーコンタクトホール45a,46aと通常のコンタクトホール35a〜44aとは、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成される。そのため図14に示したように、ボディーコンタクトホール45a形成のためのエッチングは、第1活性領域21上が層間絶縁膜(シリコン窒化膜17,シリコン酸化膜18)およびレジスト58で覆われた状態で行われることとなる。
よって本実施の形態では、ボディーコンタクトホール45aの形成の際に、従来のように「レジストプラグ」を用いることなく、エッチングにより活性領域上面がダメージを受けるのを防止することができる。従って、上述したレジストプラグに起因する問題(レジストプラグの厚さを充分に確保できなかったケースや、レジストプラグ内にボイドが形成されたケースに生じる問題)は解消される。その結果、半導体装置の信頼性が向上すると共に、コンタクトホールの形状等の条件を最適化するための開発期間および開発コストを削減することができる。
また、上記特許文献2の図17,図18に開示の従来技術と異なり、ボディーコンタクトを接続させるための活性領域を別途設ける必要がないので、形成面積の増大を伴わず、半導体装置の高集積化に寄与できる。
なお、上記の実施の形態においては、ボディーコンタクトホール45a,46aの形成工程(図14)を、通常のコンタクトホール35a〜44aの形成工程(図15)にも先に行ったが、その順番は逆であってもよい。その場合、ボディーコンタクトホール45a,46aを形成するためのエッチングの際、既に通常のコンタクトホール35a〜44aが開口していることとなるが、それらはレジスト58aにより覆われるのでその底の活性領域がダメージを受けることはない。従って上記と同様の効果が得られる。
Q1,Q2 ドライバトランジスタ、Q3,Q4 ロードトランジスタ、Q5,Q6 アクセストランジスタ、1 SRAMセル、11 シリコン基板、12 BOX層、13 SOI層、14 分離絶縁膜、21〜24 活性領域、31〜34 ゲート電極、35〜44 通常のコンタクト、35a〜44a 通常のコンタクトホール、45,46 ボディコンタクト、45a,46a ボディコンタクトホール、58a,58b レジスト。
Claims (2)
- (a)半導体層の上部に、当該半導体層における活性領域を規定する分離絶縁膜を形成する工程と、
(b)前記活性領域に所定の半導体素子を形成する工程と、
(c)前記半導体素子上を覆う層間絶縁膜を形成する工程と、
(d)第1のレジストをマスクにするエッチングにより、前記層間絶縁膜および分離絶縁膜を貫通しその下の前記半導体層に達する第1のコンタクトホールを形成する工程と、
(e)第2のレジストをマスクにするエッチングにより、前記層間絶縁膜を貫通し前記活性領域の上面に達する第2のコンタクトホールを形成する工程と、
(f)前記第1および第2のコンタクトホール内のそれぞれに、第1および第2のコンタクトプラグを形成する工程を備え、
前記第1のレジストは、前記第2のコンタクトホールの形成領域を覆い、
前記第2のレジストは、前記第1のコンタクトホールの形成領域を覆う
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、
前記半導体素子は、電界効果トランジスタを含み、
前記半導体層における第1のコンタクトプラグが接続する領域は、前記電界効果トランジスタのボディー領域と電気的に接続した領域である
ことを特徴とする半導体装置の製造方法。
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