JP3751796B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ゲート電極と基板に設けられた半導体領域とを共通の接続孔を通して接続した配線構造を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置の信頼性のうえで主要な問題の１つとして、絶縁膜ブレークダウンや接合ブレークダウンと密接に関係する静電気放電（Electrostatic discharge：ＥＳＤ）がある。すなわち、導電体や人間がＩＣ（Integrated Circuit）に触れて、回路中の放電向きのパスを通じて静電気が放電されると、瞬時的に大電流が流れ回路が破壊される現象である。
【０００３】
ＥＳＤによる損傷はさまざまな場面で発生し、たとえば製造過程におけるウエハは、ウエハを扱う装置または人間を発生源とするＥＳＤ損傷を受けやすい。さらに、スケーリングによりＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート絶縁膜の膜厚およびソース、ドレインの接合深さが減少すると、ブレークダウンを起こす電圧が下がり、ＭＩＳＦＥＴはＥＳＤに弱くなる。また、加工寸法の微細化によって回路素子の容量も減少し、外部からの少量の電荷で内部の回路中に大きな電圧／電界が生じ易くなっている。
【０００４】
信頼性を確保するためには、内部の回路をＥＳＤから保護する頑丈で反応の鈍い保護回路が必要である。
【０００５】
そこで、本発明者は、ロジックＬＳＩ（Large Scaled Integrate circuit）において、上記ＥＳＤ損傷を防ぐため、ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）とクランプダイオードとで構成されるｎＭＯＳ構造入力保護回路の採用を検討した。
【０００６】
以下、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００７】
まず、たとえばｐ型の単結晶シリコンからなる基板上にＭＯＳＦＥＴのゲート絶縁膜、ゲート電極を順次形成した後、ソース、ドレインの一部を構成するｎ型低濃度半導体領域を形成する。次いで、ゲート電極の側壁に絶縁膜で構成されるサイドウォールスペーサを形成した後、ソース、ドレインの他の一部を構成するｎ型高濃度半導体領域およびクランプダイオードを構成するｎ型高濃度半導体領域を同一工程で形成する。続いて、基板上に絶縁膜を形成する。
【０００８】
次に、ＭＯＳＦＥＴのゲート電極とクランプダイオードのｎ型高濃度半導体領域とに共通の接続孔を絶縁膜に開孔し、次いで、この接続孔をプラグで埋め込む。これにより、ＭＯＳＦＥＴのゲート電極とクランプダイオードのｎ型高濃度半導体領域とが接続される（以下、３層コンタクト構造と称す）。同時に、ＭＯＳＦＥＴのソース、ドレインを構成するｎ型高濃度半導体領域に達する接続孔が開孔され、この接続孔にもプラグが埋め込まれる。この後、配線を形成することで、ｎＭＯＳ構造入力保護回路がほぼ完成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、本発明者が検討したところによると、前記３層コンタクト構造を有するｎＭＯＳ構造入力保護回路において以下の問題点が明らかとなった。
【００１０】
すなわち、接続孔を開孔する際、エッチングのプロセスばらつきやオーバーエッチングによって、絶縁膜と同時にゲート電極の側壁に設けられたサイドウォールスペーサが削られるという問題が生じた。サイドウォールスペーサの下にはｎ型低濃度半導体領域が形成されているが、通常約２０ｎｍ程度と浅いため、上記ｎ型低濃度半導体領域が消失する可能性がある。ｎ型低濃度半導体領域が消失した状態で、プラグを接続孔に埋め込むと、クランプダイオードのｎ型高濃度半導体領域とｐ型基板とがプラグを介して接合することとなり、ダイオード接合ではなく、いわゆる抵抗接合となって、過剰なリーク電流が発生してしまう。
【００１１】
本発明の目的は、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造の信頼性を向上することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の半導体集積回路装置の製造方法は、第１導電型を示す基板上に形成された導体パターンと、第１導電型と異なる第２導電型を示し基板に形成された第１半導体領域とが共通の接続孔を通して接続された配線構造を形成する際、基板上に導体パターンを形成する工程と、導体パターンをマスクとして基板に第２導電型の不純物をイオン打ち込みで注入し、第２半導体領域を形成すると同時に、基板に抵抗層を形成する工程と、導体パターンの側壁にサイドウォールスペーサを形成する工程と、導体パターンおよびサイドウォールスペーサをマスクとして基板に第２導電型の不純物をイオン打ち込み法で注入し、第１半導体領域を形成する工程と、基板上に絶縁膜を形成する工程と、絶縁膜を加工して、導体パターンおよび第１半導体領域上に共通の接続孔を開孔する工程とを有するものである。
【００１５】
上記した手段によれば、導体パターンの側壁に設けられたサイドウォールスペーサが接続孔の形成時に削られても、サイドウォールスペーサ下の基板には、抵抗層と同一の相対的に高い不純物濃度と相対的に深い接合深さとを有する第２半導体領域が設けられているので、基板の露出を防ぐことができる。これにより、接続孔の内部に形成されるプラグを介した第１半導体領域と基板との接合不良を防ぐことができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本発明の一実施の形態である３層コンタクト構造を有するｎＭＯＳ構造入力保護回路について説明する。図１は、ｎＭＯＳ構造入力保護回路の等価回路図、図２は、ｎＭＯＳ構造入力保護回路の要部平面図を示す。
【００１８】
図１および図２に示すように、ｎＭＯＳ構造入力保護回路は、半導体基板１に形成されたｐ型ウェル２の主面上にｎチャネル型ＭＯＳＦＥＴＴｒのゲート電極３とクランプダイオードＤのｎ+型半導体領域４とが接続されて構成されている。ｎチャネル型ＭＯＳＦＥＴＴｒのゲート電極３とクランプダイオードＤのｎ+型半導体領域４とは、これら上層の絶縁膜に共通に設けられた接続孔５ａの内部に埋め込まれたプラグによって接続される。
【００１９】
次に、ｎＭＯＳ構造入力保護回路の製造方法の一例を図３〜図８に示した半導体基板の要部断面図を用いて工程順に説明する。図中、Ａはクランプダイオード形成領域、Ｂはｎチャネル型ＭＯＳＦＥＴ形成領域、Ｃは抵抗層形成領域を示し、ＡおよびＢ領域は、図２のＡ−Ａ′線における半導体基板の要部断面図を示す。
【００２０】
まず、図３に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、半導体基板１に素子分離溝６ａを形成し、この素子分離溝６ａに絶縁膜６ｂを埋め込むことによって素子分離領域６を形成した後、半導体基板１にｐ型ウェル２を形成する。
【００２１】
次いで、半導体基板１に熱酸化処理を施して、半導体基板１の表面にゲート絶縁膜７を形成した後、図示はしないが、ＣＶＤ（Chemical Vapor Deposition）法でｎ型不純物が導入された多結晶シリコン膜を堆積する。続いて、レジストパターンをマスクとしてこの多結晶シリコン膜をエッチングし、多結晶シリコン膜で構成されるゲート電極３を形成する。
【００２２】
次に、図４に示すように、クランプダイオード形成領域Ａおよび抵抗層形成領域Ｃの半導体基板１に高濃度のｎ型不純物、たとえばヒ素（Ａｓ）をイオン打ち込み法で注入して、クランプダイオード形成領域Ａの半導体基板１に高不純物濃度のｎ+型半導体領域８ａを形成し、同時に抵抗層形成領域Ｃの半導体基板１に抵抗層を構成する高不純物濃度のｎ+型半導体領域８ｂを形成する。
【００２３】
次に、半導体基板１に低濃度のｎ型不純物、たとえばＡｓをイオン打ち込み法で注入して、図示はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体基板にソース、ドレインの一部を構成する一対の低不純物濃度のｎ-型半導体領域を形成する。この際、上記低濃度のｎ型不純物は、クランプダイオード形成領域Ａのｎ+型半導体領域８ａおよび抵抗層形成領域Ｃのｎ+型半導体領域８ｂにも導入されるが、ｎ+型半導体領域８ａ，８ｂの不純物濃度と比して相対的に濃度が低いためにｎ+型半導体領域８ａ，８ｂに含まれる。
【００２４】
次に、図５に示すように、半導体基板１上に酸化シリコン膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ゲート電極３の側壁にサイドウォールスペーサ９を形成する。
【００２５】
この後、図６に示すように、半導体基板１にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込み法で注入して、クランプダイオード形成領域Ａの半導体基板１に高不純物濃度のｎ+型半導体領域４を形成する。同時に、図示はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体基板にソース、ドレインの他の一部を構成する一対の高不純物濃度のｎ+型半導体領域を形成する。
【００２６】
次に、図７に示すように、ゲート電極３の表面、クランプダイオード形成領域Ａのｎ+型半導体領域４の表面、および抵抗層形成領域Ｃのｎ+型半導体領域８ｂの一部表面にコバルトシリサイド（ＣｏＳｉ2）膜１０を形成する。抵抗層形成領域ＣのＣｏＳｉ2膜１０が形成されたｎ+型半導体領域８ｂの表面には、後の工程でプラグが接続される。さらに、半導体基板１上に窒化シリコン膜１１を堆積する。
【００２７】
次に、図８に示すように、半導体基板１上に層間絶縁膜１２を堆積し、レジストパターンをマスクとして窒化シリコン膜１１と層間絶縁膜１２とに接続孔５ａ，５ｂを開孔する。
【００２８】
ゲート電極３上およびｎ+型半導体領域４上の窒化シリコン膜１１と層間絶縁膜１２とには、両者に共通の接続孔５ａを開孔し、この接続孔５ａの内部にプラグ１３を埋め込むことで、ゲート電極３とｎ+型半導体領域４とが接続された、いわゆる３層コンタクト構造を形成する。
【００２９】
ここで、ゲート電極３の側壁に設けられたサイドウォールスペーサ９下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体領域８ｂと同一の相対的に高い不純物濃度と相対的に深い接合深さとを有するｎ+型半導体領域８ａが形成されている。上記ｎ+型半導体領域８ａを設けることにより、プロセスばらちきやオーバーエッチングでサイドウォールスペーサ９が削れた場合でもｐ型ウェル２が露出するのを防ぐことができる。
【００３０】
抵抗層を構成するｎ+型半導体領域８ｂ上の窒化シリコン膜１１と層間絶縁膜１２とには、接続孔５ｂを開孔し、この接続孔５ｂの内部にプラグ１３を埋め込む。また、図示はしないが、ＭＯＳＦＥＴのソース、ドレインの一部を構成する一対の高不純物濃度のｎ+型半導体領域上の窒化シリコン膜と層間絶縁膜とには、接続孔５ｂ（前記図２に示す）を開孔し、この接続孔５ｂの内部にプラグ１３を埋め込む。
【００３１】
上記プラグ１３は、層間絶縁膜１２の上層に金属膜、たとえばタングステン（Ｗ）膜を堆積した後、たとえばＣＭＰ（Chemical Mechanical Polishing）法でこの金属膜の表面を平坦化することによって形成される。その後、層間絶縁膜１２の上層に堆積した金属膜をエッチングして配線層１４を形成する。
【００３２】
このように、本実施の形態１によれば、ゲート電極３の側壁に設けられたサイドウォールスペーサ９が、接続孔５ａの形成時にプロセスばらつきやオーバーエッチングで削られても、サイドウォールスペーサ９下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体領域８ｂと同一の相対的に高い不純物濃度と相対的に深い接合深さを有するｎ+型半導体領域８ａが設けられているので、ｐ型ウェル３の露出を防ぐことができる。これにより、プラグ１３を介したｎ+型半導体領域４とｐ型ウェル２との接合を防ぐことができて、リーク電流を低減することができる。
【００３３】
（実施の形態２）
本発明の他の実施の形態である３層コンタクト構造を有するＳＲＡＭ（Static Random Access Memory）のメモリセルについて図９〜図１１を用いて説明する。
【００３４】
図９は、ＳＲＡＭのメモリセルの等価回路図である。図示のように、ＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線バーＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｐチャネル型で構成されている。
【００３５】
上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1とはＣＭＯＳ（Complementary MOS）インバータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2とはＣＭＯＳインバータ（ＩＮＶ2）を構成している。この一対のＣＭＯＳインバータ（ＩＮＶ1，ＩＮＶ2）の相互の入出力端子（蓄積ノードＮ1，Ｎ2）間は、３層コンタクト構造を用いることで結合し、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００３６】
上記フリップフロップ回路の一方の入出力端子（蓄積ノードＮ1）は転送用ＭＩＳＦＥＴＱｔ1のソースに接続され、他方の入出力端子（蓄積ノードＮ2）は転送用ＭＩＳＦＥＴＱｔ2のソースに接続されている。転送用ＭＩＳＦＥＴＱｔ1のドレインはデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレインはデータ線バーＤＬに接続されている。
【００３７】
また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のそれぞれのソース）は基準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）は、たとえば５Ｖであり、基準電圧（Ｖss）は、たとえば０Ｖ（ＧＮＤ電圧）である。
【００３８】
図１０は、３層コンタクト構造を採用したＳＲＡＭのメモリセルを示す半導体基板の平面図であり、図１１は、図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【００３９】
図１０および図１１に示すように、メモリセルを構成する６個のＭＩＳＦＥＴは、ｐ-型の半導体基板２１の表面に設けられたフィールド絶縁膜２２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれはｐ型ウェル２３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｎ型ウェル２４の活性領域に形成されている。
【００４０】
フリップフロップ回路の一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電極ＦＧ1を有しており、他方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2は、共通のゲート電極ＦＧ2を有している。
【００４１】
これらゲート電極ＦＧ1，ＦＧ2は、ｎ型の不純物、たとえばＰが導入された多結晶シリコン膜２５とその表面に形成されたＣｏＳｉ2膜２６ａとによって構成され、酸化シリコン膜で構成されたゲート絶縁膜２７の上に形成されている。さらに、ゲート電極ＦＧ1，ＦＧ2の側壁には酸化シリコン膜で構成されるサイドウォールスペーサ２８が形成されている。
【００４２】
駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のそれぞれのソース、ドレインは、図示はしないが、ｐ型ウェルの活性領域に形成された低濃度半導体領域と高濃度半導体領域とからなるｎ型半導体領域で構成されている。また、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース、ドレインは、ｎ型ウェル２４の活性領域に形成された低濃度半導体領域２９ａと高濃度半導体領域２９ｂとからなるｐ型半導体領域２９で構成されている。
【００４３】
転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2は、ワード線ＷＬと一体に構成されたゲート電極ＦＧ3を有している。このゲート電極ＦＧ3（ワード線ＷＬ）は、図示はしないが、上記ゲート電極ＦＧ1，ＦＧ2と同じＣｏＳｉ2膜と多結晶シリコン膜との積層膜で構成され、ゲート絶縁膜の上に形成されている。さらに、ゲート電極ＦＧ3（ワード線ＷＬ）の側壁には酸化シリコン膜で構成されるサイドウォールスペーサが形成されている。
【００４４】
転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれのソース、ドレインは、図示はしないが、ｐ型ウェルの活性領域に形成された低濃度半導体領域と高濃度半導体領域とからなるｎ型半導体領域で構成されている。
【００４５】
なお、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース、ドレインを構成するｐ型半導体領域２９の上部には、ＣｏＳｉ2膜２６ｂが形成されている。同様に、図示はしないが、駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれのソース、ドレインを構成するｎ型半導体領域の上部には、ＣｏＳｉ2膜が形成されている。
【００４６】
駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のゲート電極ＦＧ3（ワード線ＷＬ）の上層には窒化シリコン膜３０および層間絶縁膜３１が下層から順に形成されている。
【００４７】
駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1上および負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９上の窒化シリコン膜３０と層間絶縁膜３１とには、共通の接続孔３２ａが開孔しており、この接続孔３２ａの内部に埋め込まれたプラグ３３を介して、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９とが接続された、いわゆる３層コンタクト構造を形成している。
【００４８】
ここで、３層コンタクト構造部では、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1の側壁に設けられたサイドウォールスペーサ２８下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に高い不純物濃度と相対的に深い拡散深さを有するｐ+型半導体領域３４が形成されている。
【００４９】
同様に、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2上および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域上の窒化シリコン膜と層間絶縁膜とには、共通の接続孔３２ａが開孔しており、この接続孔３２ａの内部に埋め込まれたプラグを介して、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域とが接続された、いわゆる３層コンタクト構造を形成している。
【００５０】
ここで、３層コンタクト構造部では、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2の側壁に設けられたサイドウォールスペーサ下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に高い不純物濃度と相対的に深い拡散深さを有するｐ+型半導体領域が形成されている。
【００５１】
上記ｐ+型半導体領域３４を設けることにより、オーバーエッチングでサイドウォールスペーサ２８が削れた場合でもｎ型ウェル２４が露出するのを防ぐことができる。
【００５２】
駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のソース、ドレインを構成するｎ型半導体領域上、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを構成するｐ型半導体領域２９上の窒化シリコン膜３０と層間絶縁膜３１とに接続孔３２ｂが開孔されており、これら接続孔３２ｂの内部にはプラグ３３が埋め込まれている。
【００５３】
基準電圧線（Ｖss）を構成する配線３５ａが、プラグを介して駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のソースを構成するｎ型半導体領域に接続されている。また、電源電圧線（Ｖcc）を構成する配線３５ｂが、プラグを介して負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを構成するｐ型半導体領域２９に接続されている。
【００５４】
さらに、データ線ＤＬ，バーＤＬを構成する配線３５ｃが、プラグを介して転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のドレインを構成するｎ型半導体領域に接続されている。さらに、配線３５ｄによって、駆動用ＭＩＳＦＥＴＱｄ1のドレインを構成するｎ型半導体領域、負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1のソースを構成するｎ型半導体領域が接続されている。同様に、配線３５ｄによって、駆動用ＭＩＳＦＥＴＱｄ2のドレインを構成するｎ型半導体領域、負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および転送用ＭＩＳＦＥＴＱｔ2のソースを構成するｎ型半導体領域が接続されている。
【００５５】
このように、本実施の形態２によれば、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2の側壁に設けられたサイドウォールスペーサ２８が接続孔３２ａの形成時にプロセスばらつきやオーバーエッチングによって削られても、サイドウォールスペーサ２８下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に不純物濃度が高く相対的に拡散深さが深いｐ+型半導体領域３４が設けられているので、ｎ型ウェル２４が露出するのを防ぐことができる。これにより、プラグ３３を介したｐ型半導体領域２９とｎ型ウェル２４との接合を防ぐことができて、リーク電流を低減することができる。さらに、データ保持時のリーク電流の低減が期待できる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５７】
たとえば、前記実施の形態では、ｎＭＯＳ構造入力保護回路およびＳＲＡＭのメモリセルに適用した場合について説明したが、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造を有するいかなる半導体集積回路装置にも適用可能である。
【００５８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５９】
本発明によれば、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造において、リーク電流を低減することができる。これにより、３層コンタクト構造の信頼性が向上する。
【図面の簡単な説明】
【図１】ｎＭＯＳ構造入力保護回路の等価回路図である。
【図２】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の要部平面図である。
【図３】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図９】ＳＲＡＭのメモリセルの等価回路図である。
【図１０】本発明の他の実施の形態であるＳＲＡＭのメモリセルを示す半導体基板の平面図である。
【図１１】図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ ｐ型ウェル
３ ゲート電極
４ ｎ+型半導体領域
５ａ 接続孔
５ｂ 接続孔
６ 素子分離領域
６ａ 素子分離溝
６ｂ 絶縁膜
７ ゲート絶縁膜
８ａ ｎ+型半導体領域
８ｂ ｎ+型半導体領域
９ サイドウォールスペーサ
１０ コバルトシリサイド膜
１１ 窒化シリコン膜
１２ 層間絶縁膜
１３ プラグ
１４ 配線層
２１ 半導体基板
２２ フィールド絶縁膜
２３ ｐ型ウェル
２４ ｎ型ウェル
２５ 多結晶シリコン膜
２６ａ コバルトシリサイド膜
２６ｂ コバルトシリサイド膜
２７ ゲート絶縁膜
２８ サイドウォールスペーサ
２９ ｐ型半導体領域
２９ａ 低濃度半導体領域
２９ｂ 高濃度半導体領域
３０ 窒化シリコン膜
３１ 層間絶縁膜
３２ａ 接続孔
３２ｂ 接続孔
３３ プラグ
３４ ｐ+型半導体領域
３５ａ 配線
３５ｂ 配線
３５ｃ 配線
３５ｄ 配線
Ａ クランプダイオード形成領域
Ｂ ｎチャネル型ＭＯＳＦＥＴ形成領域
Ｃ 抵抗層形成領域
Ｄ クランプダイオード
Ｔｒ ｎチャネル型ＭＯＳＦＥＴ
Ｑｄ1，Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｐ1，Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1，Ｑｔ2 転送用ＭＩＳＦＥＴ
ＦＧ1〜ＦＧ3 ゲート電極
ＤＬ，バーＤＬ データ線
ＷＬ ワード線
Ｖcc 電源電圧
Ｖss 基準電圧
ＩＮＶ1，ＩＮＶ2 ＣＭＯＳインバータ
Ｎ1，Ｎ2 蓄積ノード
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ゲート電極と基板に設けられた半導体領域とを共通の接続孔を通して接続した配線構造を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置の信頼性のうえで主要な問題の１つとして、絶縁膜ブレークダウンや接合ブレークダウンと密接に関係する静電気放電（Electrostatic discharge：ＥＳＤ）がある。すなわち、導電体や人間がＩＣ（Integrated Circuit）に触れて、回路中の放電向きのパスを通じて静電気が放電されると、瞬時的に大電流が流れ回路が破壊される現象である。
【０００３】
ＥＳＤによる損傷はさまざまな場面で発生し、たとえば製造過程におけるウエハは、ウエハを扱う装置または人間を発生源とするＥＳＤ損傷を受けやすい。さらに、スケーリングによりＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート絶縁膜の膜厚およびソース、ドレインの接合深さが減少すると、ブレークダウンを起こす電圧が下がり、ＭＩＳＦＥＴはＥＳＤに弱くなる。また、加工寸法の微細化によって回路素子の容量も減少し、外部からの少量の電荷で内部の回路中に大きな電圧／電界が生じ易くなっている。
【０００４】
信頼性を確保するためには、内部の回路をＥＳＤから保護する頑丈で反応の鈍い保護回路が必要である。
【０００５】
そこで、本発明者は、ロジックＬＳＩ（Large Scaled Integrate circuit）において、上記ＥＳＤ損傷を防ぐため、ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）とクランプダイオードとで構成されるｎＭＯＳ構造入力保護回路の採用を検討した。
【０００６】
以下、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００７】
まず、たとえばｐ型の単結晶シリコンからなる基板上にＭＯＳＦＥＴのゲート絶縁膜、ゲート電極を順次形成した後、ソース、ドレインの一部を構成するｎ型低濃度半導体領域を形成する。次いで、ゲート電極の側壁に絶縁膜で構成されるサイドウォールスペーサを形成した後、ソース、ドレインの他の一部を構成するｎ型高濃度半導体領域およびクランプダイオードを構成するｎ型高濃度半導体領域を同一工程で形成する。続いて、基板上に絶縁膜を形成する。
【０００８】
次に、ＭＯＳＦＥＴのゲート電極とクランプダイオードのｎ型高濃度半導体領域とに共通の接続孔を絶縁膜に開孔し、次いで、この接続孔をプラグで埋め込む。これにより、ＭＯＳＦＥＴのゲート電極とクランプダイオードのｎ型高濃度半導体領域とが接続される（以下、３層コンタクト構造と称す）。同時に、ＭＯＳＦＥＴのソース、ドレインを構成するｎ型高濃度半導体領域に達する接続孔が開孔され、この接続孔にもプラグが埋め込まれる。この後、配線を形成することで、ｎＭＯＳ構造入力保護回路がほぼ完成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、本発明者が検討したところによると、前記３層コンタクト構造を有するｎＭＯＳ構造入力保護回路において以下の問題点が明らかとなった。
【００１０】
すなわち、接続孔を開孔する際、エッチングのプロセスばらつきやオーバーエッチングによって、絶縁膜と同時にゲート電極の側壁に設けられたサイドウォールスペーサが削られるという問題が生じた。サイドウォールスペーサの下にはｎ型低濃度半導体領域が形成されているが、通常約２０ｎｍ程度と浅いため、上記ｎ型低濃度半導体領域が消失する可能性がある。ｎ型低濃度半導体領域が消失した状態で、プラグを接続孔に埋め込むと、クランプダイオードのｎ型高濃度半導体領域とｐ型基板とがプラグを介して接合することとなり、ダイオード接合ではなく、いわゆる抵抗接合となって、過剰なリーク電流が発生してしまう。
【００１１】
本発明の目的は、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造の信頼性を向上することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の半導体集積回路装置の製造方法は、第１導電型を示す基板上に形成された導体パターンと、第１導電型と異なる第２導電型を示し基板に形成された第１半導体領域とが共通の接続孔を通して接続された配線構造を形成する際、基板上に導体パターンを形成する工程と、導体パターンをマスクとして基板に第２導電型の不純物をイオン打ち込みで注入し、第２半導体領域を形成すると同時に、基板に抵抗層を形成する工程と、導体パターンの側壁にサイドウォールスペーサを形成する工程と、導体パターンおよびサイドウォールスペーサをマスクとして基板に第２導電型の不純物をイオン打ち込み法で注入し、第１半導体領域を形成する工程と、基板上に絶縁膜を形成する工程と、絶縁膜を加工して、導体パターンおよび第１半導体領域上に共通の接続孔を開孔する工程とを有するものである。
【００１５】
上記した手段によれば、導体パターンの側壁に設けられたサイドウォールスペーサが接続孔の形成時に削られても、サイドウォールスペーサ下の基板には、抵抗層と同一の相対的に高い不純物濃度と相対的に深い接合深さとを有する第２半導体領域が設けられているので、基板の露出を防ぐことができる。これにより、接続孔の内部に形成されるプラグを介した第１半導体領域と基板との接合不良を防ぐことができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本発明の一実施の形態である３層コンタクト構造を有するｎＭＯＳ構造入力保護回路について説明する。図１は、ｎＭＯＳ構造入力保護回路の等価回路図、図２は、ｎＭＯＳ構造入力保護回路の要部平面図を示す。
【００１８】
図１および図２に示すように、ｎＭＯＳ構造入力保護回路は、半導体基板１に形成されたｐ型ウェル２の主面上にｎチャネル型ＭＯＳＦＥＴＴｒのゲート電極３とクランプダイオードＤのｎ+型半導体領域４とが接続されて構成されている。ｎチャネル型ＭＯＳＦＥＴＴｒのゲート電極３とクランプダイオードＤのｎ+型半導体領域４とは、これら上層の絶縁膜に共通に設けられた接続孔５ａの内部に埋め込まれたプラグによって接続される。
【００１９】
次に、ｎＭＯＳ構造入力保護回路の製造方法の一例を図３〜図８に示した半導体基板の要部断面図を用いて工程順に説明する。図中、Ａはクランプダイオード形成領域、Ｂはｎチャネル型ＭＯＳＦＥＴ形成領域、Ｃは抵抗層形成領域を示し、ＡおよびＢ領域は、図２のＡ−Ａ′線における半導体基板の要部断面図を示す。
【００２０】
まず、図３に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、半導体基板１に素子分離溝６ａを形成し、この素子分離溝６ａに絶縁膜６ｂを埋め込むことによって素子分離領域６を形成した後、半導体基板１にｐ型ウェル２を形成する。
【００２１】
次いで、半導体基板１に熱酸化処理を施して、半導体基板１の表面にゲート絶縁膜７を形成した後、図示はしないが、ＣＶＤ（Chemical Vapor Deposition）法でｎ型不純物が導入された多結晶シリコン膜を堆積する。続いて、レジストパターンをマスクとしてこの多結晶シリコン膜をエッチングし、多結晶シリコン膜で構成されるゲート電極３を形成する。
【００２２】
次に、図４に示すように、クランプダイオード形成領域Ａおよび抵抗層形成領域Ｃの半導体基板１に高濃度のｎ型不純物、たとえばヒ素（Ａｓ）をイオン打ち込み法で注入して、クランプダイオード形成領域Ａの半導体基板１に高不純物濃度のｎ+型半導体領域８ａを形成し、同時に抵抗層形成領域Ｃの半導体基板１に抵抗層を構成する高不純物濃度のｎ+型半導体領域８ｂを形成する。
【００２３】
次に、半導体基板１に低濃度のｎ型不純物、たとえばＡｓをイオン打ち込み法で注入して、図示はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体基板にソース、ドレインの一部を構成する一対の低不純物濃度のｎ-型半導体領域を形成する。この際、上記低濃度のｎ型不純物は、クランプダイオード形成領域Ａのｎ+型半導体領域８ａおよび抵抗層形成領域Ｃのｎ+型半導体領域８ｂにも導入されるが、ｎ+型半導体領域８ａ，８ｂの不純物濃度と比して相対的に濃度が低いためにｎ+型半導体領域８ａ，８ｂに含まれる。
【００２４】
次に、図５に示すように、半導体基板１上に酸化シリコン膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ゲート電極３の側壁にサイドウォールスペーサ９を形成する。
【００２５】
この後、図６に示すように、半導体基板１にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込み法で注入して、クランプダイオード形成領域Ａの半導体基板１に高不純物濃度のｎ+型半導体領域４を形成する。同時に、図示はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体基板にソース、ドレインの他の一部を構成する一対の高不純物濃度のｎ+型半導体領域を形成する。
【００２６】
次に、図７に示すように、ゲート電極３の表面、クランプダイオード形成領域Ａのｎ+型半導体領域４の表面、および抵抗層形成領域Ｃのｎ+型半導体領域８ｂの一部表面にコバルトシリサイド（ＣｏＳｉ2）膜１０を形成する。抵抗層形成領域ＣのＣｏＳｉ2膜１０が形成されたｎ+型半導体領域８ｂの表面には、後の工程でプラグが接続される。さらに、半導体基板１上に窒化シリコン膜１１を堆積する。
【００２７】
次に、図８に示すように、半導体基板１上に層間絶縁膜１２を堆積し、レジストパターンをマスクとして窒化シリコン膜１１と層間絶縁膜１２とに接続孔５ａ，５ｂを開孔する。
【００２８】
ゲート電極３上およびｎ+型半導体領域４上の窒化シリコン膜１１と層間絶縁膜１２とには、両者に共通の接続孔５ａを開孔し、この接続孔５ａの内部にプラグ１３を埋め込むことで、ゲート電極３とｎ+型半導体領域４とが接続された、いわゆる３層コンタクト構造を形成する。
【００２９】
ここで、ゲート電極３の側壁に設けられたサイドウォールスペーサ９下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体領域８ｂと同一の相対的に高い不純物濃度と相対的に深い接合深さとを有するｎ+型半導体領域８ａが形成されている。上記ｎ+型半導体領域８ａを設けることにより、プロセスばらちきやオーバーエッチングでサイドウォールスペーサ９が削れた場合でもｐ型ウェル２が露出するのを防ぐことができる。
【００３０】
抵抗層を構成するｎ+型半導体領域８ｂ上の窒化シリコン膜１１と層間絶縁膜１２とには、接続孔５ｂを開孔し、この接続孔５ｂの内部にプラグ１３を埋め込む。また、図示はしないが、ＭＯＳＦＥＴのソース、ドレインの一部を構成する一対の高不純物濃度のｎ+型半導体領域上の窒化シリコン膜と層間絶縁膜とには、接続孔５ｂ（前記図２に示す）を開孔し、この接続孔５ｂの内部にプラグ１３を埋め込む。
【００３１】
上記プラグ１３は、層間絶縁膜１２の上層に金属膜、たとえばタングステン（Ｗ）膜を堆積した後、たとえばＣＭＰ（Chemical Mechanical Polishing）法でこの金属膜の表面を平坦化することによって形成される。その後、層間絶縁膜１２の上層に堆積した金属膜をエッチングして配線層１４を形成する。
【００３２】
このように、本実施の形態１によれば、ゲート電極３の側壁に設けられたサイドウォールスペーサ９が、接続孔５ａの形成時にプロセスばらつきやオーバーエッチングで削られても、サイドウォールスペーサ９下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体領域８ｂと同一の相対的に高い不純物濃度と相対的に深い接合深さを有するｎ+型半導体領域８ａが設けられているので、ｐ型ウェル３の露出を防ぐことができる。これにより、プラグ１３を介したｎ+型半導体領域４とｐ型ウェル２との接合を防ぐことができて、リーク電流を低減することができる。
【００３３】
（実施の形態２）
本発明の他の実施の形態である３層コンタクト構造を有するＳＲＡＭ（Static Random Access Memory）のメモリセルについて図９〜図１１を用いて説明する。
【００３４】
図９は、ＳＲＡＭのメモリセルの等価回路図である。図示のように、ＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線バーＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｐチャネル型で構成されている。
【００３５】
上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1とはＣＭＯＳ（Complementary MOS）インバータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2とはＣＭＯＳインバータ（ＩＮＶ2）を構成している。この一対のＣＭＯＳインバータ（ＩＮＶ1，ＩＮＶ2）の相互の入出力端子（蓄積ノードＮ1，Ｎ2）間は、３層コンタクト構造を用いることで結合し、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００３６】
上記フリップフロップ回路の一方の入出力端子（蓄積ノードＮ1）は転送用ＭＩＳＦＥＴＱｔ1のソースに接続され、他方の入出力端子（蓄積ノードＮ2）は転送用ＭＩＳＦＥＴＱｔ2のソースに接続されている。転送用ＭＩＳＦＥＴＱｔ1のドレインはデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレインはデータ線バーＤＬに接続されている。
【００３７】
また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のそれぞれのソース）は基準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）は、たとえば５Ｖであり、基準電圧（Ｖss）は、たとえば０Ｖ（ＧＮＤ電圧）である。
【００３８】
図１０は、３層コンタクト構造を採用したＳＲＡＭのメモリセルを示す半導体基板の平面図であり、図１１は、図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【００３９】
図１０および図１１に示すように、メモリセルを構成する６個のＭＩＳＦＥＴは、ｐ-型の半導体基板２１の表面に設けられたフィールド絶縁膜２２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれはｐ型ウェル２３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｎ型ウェル２４の活性領域に形成されている。
【００４０】
フリップフロップ回路の一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電極ＦＧ1を有しており、他方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2は、共通のゲート電極ＦＧ2を有している。
【００４１】
これらゲート電極ＦＧ1，ＦＧ2は、ｎ型の不純物、たとえばＰが導入された多結晶シリコン膜２５とその表面に形成されたＣｏＳｉ2膜２６ａとによって構成され、酸化シリコン膜で構成されたゲート絶縁膜２７の上に形成されている。さらに、ゲート電極ＦＧ1，ＦＧ2の側壁には酸化シリコン膜で構成されるサイドウォールスペーサ２８が形成されている。
【００４２】
駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のそれぞれのソース、ドレインは、図示はしないが、ｐ型ウェルの活性領域に形成された低濃度半導体領域と高濃度半導体領域とからなるｎ型半導体領域で構成されている。また、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース、ドレインは、ｎ型ウェル２４の活性領域に形成された低濃度半導体領域２９ａと高濃度半導体領域２９ｂとからなるｐ型半導体領域２９で構成されている。
【００４３】
転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2は、ワード線ＷＬと一体に構成されたゲート電極ＦＧ3を有している。このゲート電極ＦＧ3（ワード線ＷＬ）は、図示はしないが、上記ゲート電極ＦＧ1，ＦＧ2と同じＣｏＳｉ2膜と多結晶シリコン膜との積層膜で構成され、ゲート絶縁膜の上に形成されている。さらに、ゲート電極ＦＧ3（ワード線ＷＬ）の側壁には酸化シリコン膜で構成されるサイドウォールスペーサが形成されている。
【００４４】
転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれのソース、ドレインは、図示はしないが、ｐ型ウェルの活性領域に形成された低濃度半導体領域と高濃度半導体領域とからなるｎ型半導体領域で構成されている。
【００４５】
なお、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース、ドレインを構成するｐ型半導体領域２９の上部には、ＣｏＳｉ2膜２６ｂが形成されている。同様に、図示はしないが、駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれのソース、ドレインを構成するｎ型半導体領域の上部には、ＣｏＳｉ2膜が形成されている。
【００４６】
駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のゲート電極ＦＧ3（ワード線ＷＬ）の上層には窒化シリコン膜３０および層間絶縁膜３１が下層から順に形成されている。
【００４７】
駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1上および負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９上の窒化シリコン膜３０と層間絶縁膜３１とには、共通の接続孔３２ａが開孔しており、この接続孔３２ａの内部に埋め込まれたプラグ３３を介して、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９とが接続された、いわゆる３層コンタクト構造を形成している。
【００４８】
ここで、３層コンタクト構造部では、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1の側壁に設けられたサイドウォールスペーサ２８下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に高い不純物濃度と相対的に深い拡散深さを有するｐ+型半導体領域３４が形成されている。
【００４９】
同様に、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2上および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域上の窒化シリコン膜と層間絶縁膜とには、共通の接続孔３２ａが開孔しており、この接続孔３２ａの内部に埋め込まれたプラグを介して、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域とが接続された、いわゆる３層コンタクト構造を形成している。
【００５０】
ここで、３層コンタクト構造部では、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2の側壁に設けられたサイドウォールスペーサ下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に高い不純物濃度と相対的に深い拡散深さを有するｐ+型半導体領域が形成されている。
【００５１】
上記ｐ+型半導体領域３４を設けることにより、オーバーエッチングでサイドウォールスペーサ２８が削れた場合でもｎ型ウェル２４が露出するのを防ぐことができる。
【００５２】
駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のソース、ドレインを構成するｎ型半導体領域上、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを構成するｐ型半導体領域２９上の窒化シリコン膜３０と層間絶縁膜３１とに接続孔３２ｂが開孔されており、これら接続孔３２ｂの内部にはプラグ３３が埋め込まれている。
【００５３】
基準電圧線（Ｖss）を構成する配線３５ａが、プラグを介して駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のソースを構成するｎ型半導体領域に接続されている。また、電源電圧線（Ｖcc）を構成する配線３５ｂが、プラグを介して負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを構成するｐ型半導体領域２９に接続されている。
【００５４】
さらに、データ線ＤＬ，バーＤＬを構成する配線３５ｃが、プラグを介して転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のドレインを構成するｎ型半導体領域に接続されている。さらに、配線３５ｄによって、駆動用ＭＩＳＦＥＴＱｄ1のドレインを構成するｎ型半導体領域、負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半導体領域、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1のソースを構成するｎ型半導体領域が接続されている。同様に、配線３５ｄによって、駆動用ＭＩＳＦＥＴＱｄ2のドレインを構成するｎ型半導体領域、負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域２９、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および転送用ＭＩＳＦＥＴＱｔ2のソースを構成するｎ型半導体領域が接続されている。
【００５５】
このように、本実施の形態２によれば、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2の側壁に設けられたサイドウォールスペーサ２８が接続孔３２ａの形成時にプロセスばらつきやオーバーエッチングによって削られても、サイドウォールスペーサ２８下のｎ型ウェル２４に、抵抗層を構成する半導体領域と同一工程で形成され、相対的に不純物濃度が高く相対的に拡散深さが深いｐ+型半導体領域３４が設けられているので、ｎ型ウェル２４が露出するのを防ぐことができる。これにより、プラグ３３を介したｐ型半導体領域２９とｎ型ウェル２４との接合を防ぐことができて、リーク電流を低減することができる。さらに、データ保持時のリーク電流の低減が期待できる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５７】
たとえば、前記実施の形態では、ｎＭＯＳ構造入力保護回路およびＳＲＡＭのメモリセルに適用した場合について説明したが、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造を有するいかなる半導体集積回路装置にも適用可能である。
【００５８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５９】
本発明によれば、ゲート電極と基板に設けられた半導体領域とを共通の接続孔で接合する３層コンタクト構造において、リーク電流を低減することができる。これにより、３層コンタクト構造の信頼性が向上する。
【図面の簡単な説明】
【図１】ｎＭＯＳ構造入力保護回路の等価回路図である。
【図２】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の要部平面図である。
【図３】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるｎＭＯＳ構造入力保護回路の製造方法を示す半導体基板の要部断面図である。
【図９】ＳＲＡＭのメモリセルの等価回路図である。
【図１０】本発明の他の実施の形態であるＳＲＡＭのメモリセルを示す半導体基板の平面図である。
【図１１】図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ ｐ型ウェル
３ ゲート電極
４ ｎ+型半導体領域
５ａ 接続孔
５ｂ 接続孔
６ 素子分離領域
６ａ 素子分離溝
６ｂ 絶縁膜
７ ゲート絶縁膜
８ａ ｎ+型半導体領域
８ｂ ｎ+型半導体領域
９ サイドウォールスペーサ
１０ コバルトシリサイド膜
１１ 窒化シリコン膜
１２ 層間絶縁膜
１３ プラグ
１４ 配線層
２１ 半導体基板
２２ フィールド絶縁膜
２３ ｐ型ウェル
２４ ｎ型ウェル
２５ 多結晶シリコン膜
２６ａ コバルトシリサイド膜
２６ｂ コバルトシリサイド膜
２７ ゲート絶縁膜
２８ サイドウォールスペーサ
２９ ｐ型半導体領域
２９ａ 低濃度半導体領域
２９ｂ 高濃度半導体領域
３０ 窒化シリコン膜
３１ 層間絶縁膜
３２ａ 接続孔
３２ｂ 接続孔
３３ プラグ
３４ ｐ+型半導体領域
３５ａ 配線
３５ｂ 配線
３５ｃ 配線
３５ｄ 配線
Ａ クランプダイオード形成領域
Ｂ ｎチャネル型ＭＯＳＦＥＴ形成領域
Ｃ 抵抗層形成領域
Ｄ クランプダイオード
Ｔｒ ｎチャネル型ＭＯＳＦＥＴ
Ｑｄ1，Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｐ1，Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1，Ｑｔ2 転送用ＭＩＳＦＥＴ
ＦＧ1〜ＦＧ3 ゲート電極
ＤＬ，バーＤＬ データ線
ＷＬ ワード線
Ｖcc 電源電圧
Ｖss 基準電圧
ＩＮＶ1，ＩＮＶ2 ＣＭＯＳインバータ
Ｎ1，Ｎ2 蓄積ノード
Claims (3)
- 第１導電型を示す基板上に形成されたゲート電極と、前記第１導電型と異なる第２導電型を示し前記基板に形成された半導体領域であってＳＲＡＭメモリセルの蓄積ノードの一部を構成する第１半導体領域とが共通の接続孔を通じて接続された配線構造を備えた前記ＳＲＡＭメモリセルを形成する半導体集積回路装置の製造方法であって、
（ａ）前記基板上に前記ゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、第２半導体領域を形成すると同時に、前記基板に抵抗層を形成する工程と、
（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｄ）前記ゲート電極および前記サイドウォールスペーサをマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、前記ゲート電極と前記第１半導体領域との間の前記基板に前記第２半導体領域が残されるように、前記第１半導体領域を形成する工程と、
（ｅ）前記基板上に絶縁膜を形成する工程と、
（ｆ）前記絶縁膜を加工して、前記ゲート電極および前記第１半導体領域上に共通の接続孔を開孔する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 第１導電型を示す基板上に形成されたゲート電極と、前記第１導電型と異なる第２導電型を示し前記基板に形成された第１半導体領域とが共通の接続孔を通して接続された配線構造を備え、前記基板と前記第１半導体領域とで構成されるクランプダイオード部およびＭＩＳデバイス部からなるＭＩＳ構造入力保護回路を形成する半導体集積回路装置の製造方法であって、
（ａ）前記基板上に前記ゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、第２半導体領域を形成すると同時に、前記基板に抵抗層を形成する工程と、
（ｃ）前記ゲート電極をマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、ＭＩＳデバイス部に第３半導体領域を形成する工程と、
（ｄ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｅ）前記ゲート電極および前記サイドウォールスペーサをマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、前記ゲート電極と前記第１半導体領域との間の前記基板に前記第２半導体領域が残されるように、前記第１半導体領域を形成する工程と、
（ｆ）前記基板上に絶縁膜を形成する工程と、
（ｇ）前記絶縁膜を加工して、前記ゲート電極および前記第１半導体領域上に共通の接続孔を開孔する工程とを有し、
前記第２半導体領域の不純物濃度が前記第３半導体領域の不純物濃度よりも相対的に高く、前記第２半導体領域の接合深さが前記第３半導体領域の接合深さよりも相対的に深いことを特徴とする半導体集積回路装置の製造方法。 - 第１導電型を示す基板上に形成されたゲート電極と、前記第１導電型と異なる第２導電型を示し前記基板に形成された半導体領域であってＳＲＡＭメモリセルの蓄積ノードの一部を構成する第１半導体領域とが共通の接続孔を通じて接続された配線構造を備えた前記ＳＲＡＭメモリセルを形成する半導体集積回路装置の製造方法であって、
（ａ）前記基板上に前記ゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、第２半導体領域を形成すると同時に、前記基板に抵抗層を形成する工程と、
（ｃ）前記ゲート電極をマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、ＭＩＳデバイス部に第３半導体領域を形成する工程と、
（ｄ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｅ）前記ゲート電極および前記サイドウォールスペーサをマスクとして前記基板に前記第２導電型の不純物をイオン打ち込み法で注入し、前記ゲート電極と前記第１半導体領域との間の前記基板に前記第２半導体領域が残されるように、前記第１半導体領域を形成する工程と、
（ｆ）前記基板上に絶縁膜を形成する工程と、
（ｇ）前記絶縁膜を加工して、前記ゲート電極および前記第１半導体領域上に共通の接続孔を開孔する工程とを有し、
前記第２半導体領域の不純物濃度が前記第３半導体領域の不純物濃度よりも相対的に高く、前記第２半導体領域の接合深さが前記第３半導体領域の接合深さよりも相対的に深いことを特徴とする半導体集積回路装置の製造方法。
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