JP4570811B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ（スタティックランダムアクセスメモリ：Static Random Access Memory）を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体記憶素子であるＳＲＡＭセルの基本的な構造について図面を用いて説明する。
【０００３】
ＳＲＡＭセルは、図１の回路図に示すように、情報蓄積部としてのフリップフロップ回路、及び情報の書き込み・読み出しを行うデータ線（ビット線ＢＬ1、ＢＬ2）とフリップフロップ回路との導通を制御する一対の転送トランジスタＴ1、Ｔ2で構成されている。そして、フリップフロップ回路は、例えば一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＰ1（Ｐ2）で構成される。
【０００４】
転送トランジスタＴ1（Ｔ2）のソース／ドレイン領域の一方は、負荷トランジスタＰ1（Ｐ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対の転送トランジスタＴ1、Ｔ2のゲートはそれぞれワード線ＷＬの一部を構成し、互いに接続されている。
【０００５】
ＣＭＯＳインバータの一方を構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のドレイン（蓄積ノードＮ2）に接続されている。また、この他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のゲートは、前記一方のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【０００６】
そして、駆動トランジスタＤ1、Ｄ2のソース領域には、基準電圧（Ｖss、例えばＧＮＤ）が供給され、負荷トランジスタＰ1、Ｐ2のソース領域には、電源電圧（Ｖcc）が供給される。
【０００７】
図２に、図１の回路図に相応する従来の一般的なＳＲＡＭセルのレイアウト図を示す。
【０００８】
図中のＡＲは活性領域を示し、各トランジスタを構成する不純物拡散領域が形成される。また、図中の一点鎖線で示す範囲が１メモリセルの範囲であり、各メモリセルはワード線ＷＬの長手方向に沿って隣接配置され、この長手方向に垂直な方向にも繰り返し配置される。
【０００９】
符号１１７及び１１８はそれぞれビット線ＢＬ1及びＢＬ2へのコンタクトを示し、符号１２１及び１２２はそれぞれ電源電圧線へのコンタクトを示し、符号１２３及び１２４はそれぞれ基準電圧線（グランド線）へのコンタクトを示す。コンタクト１１６と１１１と１１３とは図示していないローカル配線Ｌ1で接続され、コンタクト１１５と１１２と１１４とは図示していないローカル配線Ｌ2で接続されている。コンタクト１１３と１１７との間のワード線ＷＬの一部とその両側の拡散領域とで転送トランジスタＴ1が形成され、コンタクト１１４と１１８との間のワード線ＷＬの一部とその両側の拡散領域とで転送トランジスタＴ2が形成される。コンタクト１１３と１２３との間の配線１３１の一部とその両側の拡散領域とで駆動トランジスタＤ1が形成され、コンタクト１１４と１２４との間の配線１３２の一部とその両側の拡散領域とで駆動トランジスタＤ2が形成される。コンタクト１１１と１２１との間の配線１３１の一部とその両側の拡散領域とで負荷トランジスタＰ1が形成され、コンタクト１１２と１２２との間の配線１３２の一部とその両側の拡散領域とで負荷トランジスタＰ2が形成される。
【００１０】
以上に説明したＳＲＡＭセルは、ノイズに強く、待機時の消費電力が小さい等の優れた素子特性を有する。また、従来、この種のＳＲＡＭセルは、素子特性の点から、できるだけ素子構造の対称性を損なわないように（すなわち、アンバランス性を抑えるように）材料の選択やレイアウトがなされている。
【００１１】
しかし、このようなＳＲＡＭは、１メモリセルに６トランジスタが必要なこと、多数の配線が必要なこと、及び同一セル内にｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの素子分離が必要であること等から、セル面積が大きくなりやすいという問題を有している。
【００１２】
そのため、このようなＳＲＡＭを有する半導体記憶装置においては、特に集積度の向上が重要な課題である。メモリセルについてのわずかな縮小であっても高集積度の半導体記憶装置全体としてはその集積度を大きく向上することができるため、メモリセルの面積を可能な限り小さくすることが重要である。そのため、近年の製造技術の進歩とあいまって、加工サイズの微細化やレイアウトの工夫とともに、配線同士の間隔や配線とコンタクトとの間隔の一層の縮小化が図られている。
【００１３】
【発明が解決しようとする課題】
しかしながら、トランジスタのゲート電極と不純物拡散領域上のコンタクトとの間隔を小さくしすぎると、リークが発生するという問題が生じる。この現象は、負荷トランジスタＰ1、Ｐ2を構成するｐ型ＭＯＳＦＥＴにおいて顕著であり、リークの発生によりメモリセルのスタンバイ電流（待機時電流）が増大する。このような現象は、特に低消費電力（Low Power）型のＳＲＡＭにおいて問題となる。
【００１４】
リークの発生は、ソース／ドレイン領域へのコンタクトがＬＤＤ（Lightly Doped Drain）領域に接している場合に顕著であり、その一つの要因として、ＬＤＤ領域中の不純物がコンタクト側に吸収されることが考えられる。ＬＤＤ領域は、高濃度の不純物拡散層であるソース／ドレイン領域に比べて不純物濃度が低いため、不純物の吸収の影響を受けやすく容易に不純物濃度が変化し、所望の接合が形成できなくなると考えられる。
【００１５】
また、ｐ型ＭＯＳＦＥＴにおいてリークが顕著である理由は、ｐ型不純物として用いられたボロンが吸収されやすいためと考えられ、特にコンタクトを構成するバリア膜にチタン系金属膜を用いたときにリークが顕著であった。これは、チタン系金属膜とシリコン基板との接触界面において製造時の熱処理の影響によりチタンシリサイド層が形成され、主にこのチタンシリサイド層によりボロンの吸収が行われるためと考えられる。
【００１６】
一方、シート抵抗やコンタクトとの接続抵抗を低減する目的で、ソース／ドレイン領域を構成する不純物拡散領域上には高融点金属シリサイド層が設けられる。特開平６−１７７０６７号公報には、このような構成、特に不純物イオンとしてボロンイオンが注入された不純物拡散層上にチタンシリサイド層が形成された構成において、不純物拡散層中のボロンがチタンシリサイド層に吸収され低濃度層が形成される問題が記載されている。同公報には、再度の不純物イオン注入を行って低濃度層における不純物濃度の低下分を補足し、非オーミックな特性や寄生抵抗の増大を抑制している。
【００１７】
しかし、不純物濃度が低く且つ浅い接合を形成するＬＤＤ領域に対して、予め予測した不純物濃度の低下分を再度のイオン注入により精度よく補足することは困難である。また、このようなＬＤＤ領域の形成に際して、不純物濃度の低下分を見越した高い濃度設定を精度良く行うことも困難である。さらに、前記公報にも記載されているように、不純物の吸収により形成される低濃度層は接触界面近傍に発生するため、接合部分では高い濃度のままであり、このような濃度分布をもつＬＤＤ領域が形成されるとＬＤＤ構造本来の機能の発現が困難となり素子特性が低下する。
【００１８】
そこで本発明の目的は、リークの発生を抑えながらメモリセル面積を低減可能な技術を実現し、素子特性に優れた高集積度の半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、半導体基板の第１導電型ウェル上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の第２導電型不純物拡散領域であるＬＤＤ領域および高濃度の第２導電型不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造と、前記のゲート電極およびＬＤＤ構造部を覆う層間絶縁膜と、前記層間絶縁膜に形成された開口に導電性材料が埋め込まれてなるコンタクトを有する半導体装置において、
前記第１導電型ウェルと等電位となる一方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接し、且つ
前記第１導電型ウェルと異なる電位となる他方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２０】
また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタからなるフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するＳＲＡＭを有する半導体装置において、
前記負荷トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さく、且つ
ドレイン領域に接続するコンタクトがドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２１】
また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタからなるフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するＳＲＡＭを有する半導体装置において、
前記負荷トランジスタ及び前記駆動トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さく、且つ
ドレイン領域に接続するコンタクトがドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２２】
また本発明は、前記転送トランジスタが、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース／ドレイン領域に接続するコンタクトが、そのソース／ドレイン領域側のＬＤＤ領域に接しないように配置されている上記の半導体装置に関する。
【００２３】
また本発明は、前記コンタクトが少なくともその底部がチタン或いはチタン含有材料で構成されている上記の半導体装置に関する。
【００２４】
また本発明は、前記負荷トランジスタの不純物拡散領域がボロンを含有する上記の半導体装置に関する。
【００２５】
また本発明は、前記の負荷トランジスタ、駆動トランジスタ及び転送トランジスタのそれぞれのソース／ドレイン領域の表面に高融点金属シリサイド層が形成されている上記の半導体装置に関する。
【００２６】
また本発明は、前記一対の負荷トランジスタの一方の第１負荷トランジスタのドレイン領域に接続するコンタクトが、この第１負荷トランジスタのゲート電極と共通の第１導電膜配線Ａで構成されるゲート電極を持つ第１駆動トランジスタのドレイン領域に接続するコンタクトと一体に形成され、層間絶縁膜である第１絶縁膜に設けられた埋込溝配線であり、
前記埋込溝配線は、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方を構成し、
前記第１絶縁膜上に第２絶縁膜を介して設けられた第２導電膜で形成された第２導電膜配線で、前記一対のローカル配線の他方が構成されていることを特徴とする上記の半導体装置に関する。
【００２７】
また本発明は、前記第２導電膜配線が、前記埋込溝配線の上面の少なくとも一部と前記第２絶縁膜を介して重なるように配置され、前記埋込溝配線と前記第２導電膜配線とそれらの間に介在する前記第２絶縁膜とで容量素子が構成されている上記の半導体装置に関する。
【００２８】
また本発明は、前記埋込溝配線が、前記一対の駆動トランジスタのうちの一方の前記第１駆動トランジスタのドレイン領域と、前記一対の負荷トランジスタのうちの一方の前記第１負荷トランジスタのドレイン領域と、他方の第２駆動トランジスタ及び他方の第２負荷トランジスタのゲート電極を構成する第１導電膜配線Ｂとに接続するように配置され、
前記第２導電膜配線が、前記第１駆動トランジスタ及び前記第１負荷トランジスタのゲート電極を構成する前記第１導電膜配線Ａに接続するコンタクトと、前記第２駆動トランジスタのドレイン領域に接続するコンタクトと、前記第２負荷トランジスタのドレイン領域に接続するコンタクトとに接している上記の半導体装置に関する。
【００２９】
【発明の実施の形態】
本発明の主な特徴の一つは、ＬＤＤ構造を持つＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）におけるソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔に関わる特定のレイアウト構造にある。このような構造を有するＭＯＳＦＥＴは、ＳＲＡＭをはじめとする高集積度の半導体装置を構成するトランジスタとして好適である。
【００３０】
以下、本発明の好適な実施の形態として、本発明をＳＲＡＭに適用した例を説明する。
【００３１】
本実施形態のＳＲＡＭのメモリセルは、前述の図１に示すように、ワード線ＷＬと一対のビット線ＢＬ1、ＢＬ2との交差部に配置され、一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＰ1、Ｐ2と一対の転送トランジスタＴ1、Ｔ2で構成されている。ここで、一対の駆動トランジスタＤ1、Ｄ2と一対の転送トランジスタＴ1、Ｔ2はｎチャネル型で構成され、一対の負荷トランジスタＰ1、Ｐ2はｐチャネル型で構成されている。
【００３２】
一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＰ1、Ｐ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路は、一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＰ1（Ｐ2）で構成される。
【００３３】
転送トランジスタＴ1（Ｔ2）のソース／ドレイン領域の一方は、負荷トランジスタＰ1（Ｐ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対の転送トランジスタＴ1、Ｔ2のゲートはそれぞれワード線ＷＬの一部を構成し、互いに接続されている。
【００３４】
ＣＭＯＳインバータの一方を構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のドレイン（蓄積ノードＮ2）に接続されている。また、この他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のゲートは、前記一方のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部（蓄積ノード）と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【００３５】
そして、駆動トランジスタＤ1、Ｄ2のソース領域には、基準電圧（Ｖss、例えばＧＮＤ）が供給され、負荷トランジスタＰ1、Ｐ2のソース領域には、電源電圧（Ｖcc）が供給される。
【００３６】
次に、図３及び図４を用いて、ＬＤＤ構造を持つＭＯＳＦＥＴにおけるソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔に関わる特定のレイアウト構造の一実施形態について説明する。
【００３７】
図３に、本実施形態のＳＲＡＭセルを構成する駆動トランジスタ及び負荷トランジスタの模式的な断面構造を示し、図４にＳＲＡＭセルのレイアウト図を示す。なお、図４中、前述の図２と同じ箇所については同じ符号を用いている。
【００３８】
素子分離絶縁膜（不図示）により分離されたシリコン半導体基板２００の活性領域上にゲート絶縁膜２０３を介してゲート電極２０５が形成されており、その両側にサイドウォール絶縁膜２０４が形成されている。
【００３９】
また、ゲート電極２０５の両側の半導体基板中にはそれぞれ不純物を低濃度に含有する不純物拡散領域であるＬＤＤ領域２０１と高濃度に含有する不純物拡散領域であるソース／ドレイン領域２０２が形成され、ＬＤＤ構造が設けられている。ｐ型不純物としてはホウ素が含有され、ｎ型不純物としてはリンやヒ素が含有される。ソース／ドレイン領域の不純物のドース量は、１×１０15〜８×１０15 atoms/cm2 に設定でき、ＬＤＤ領域の不純物のドース量は、１×１０13〜２×１０14 atoms/cm2 に設定することができる。特にＬＤＤ領域の不純物のドース量は、不純物拡散領域の接合界面での電界上昇によるオフ時電流の上昇を抑制する点から前記の範囲に設定することが好ましい。また、ソース／ドレイン領域の接合深さは０．１〜０．２μｍに設定することができる。ＬＤＤ領域の接合深さは、ｎ型ＭＯＳＦＥＴにおいては０．０２〜０．０５μｍ、ｐ型ＭＯＳＦＥＴにおいては０．０３〜０．０６μｍに設定することができる。
【００４０】
ゲート電極２０５のゲート長は０．１８〜０．２０μｍに設定することができ、サイドウォール絶縁膜２０４の幅Ｗ5（ゲート長方向の長さ）は０．０９〜０．１３μｍに設定することができる。サイドウォール絶縁膜の幅Ｗ5が狭すぎると製造上ＬＤＤ領域が小さくなりＬＤＤ構造の電界抑制効果が低下する。サイドウォール絶縁膜の幅Ｗ5が大き過ぎると、ＬＤＤ領域が長くなり抵抗が大きくなるためトランジスタ特性が低下する。以上の構成でＭＯＳＦＥＴが形成されている。
【００４１】
上記ＭＯＳＦＥＴにおいて、ソース／ドレイン領域２０２及びゲート電極２０５上には抵抗値を下げるために高融点金属シリサイド層２１０が形成されている。この高融点金属シリサイド層としては、チタンシリサイド層やコバルトシリサイド層を用いることができるが、シリサイド層の抵抗およびボロン吸収性の点から、コバルトシリサイド層が好ましい。なお、ゲート電極上にキャップ絶縁層を設けた場合は、このキャップ絶縁層上には高融点シリサイド層２１０は形成されない。
【００４２】
以上のＭＯＳＦＥＴは例えば次のようにして製造することができる。
【００４３】
まず、シリコン半導体基板にトレンチ分離法により素子分離絶縁膜を形成し、この素子分離絶縁膜が形成されていない活性領域上にゲート絶縁膜およびゲート電極を形成する。
【００４４】
次に、低いドース量の不純物イオン注入を行って低濃度不純物層を形成し、続いて、絶縁膜を形成した後にエッチバックしてゲート電極の両側部にサイドウォール絶縁膜を形成する。次いで、高いドース量の不純物イオン注入を行って高濃度不純物層を形成した後、熱処理によって低濃度不純物層および高濃度不純物層の活性化を行いＬＤＤ領域およびソース／ドレイン領域を形成する。
【００４５】
次に、シリコン半導体基板上にスパッタリング法によりＣｏ等の高融点金属膜を形成し、その後、熱処理を行って高融点金属膜とシリコンとを反応させ、ゲート電極、ソース／ドレイン領域上に高融点金属シリサイド膜を形成する。未反応の高融点金属膜はウェットエッチングにより除去される。
【００４６】
以上のようにして作製されたＭＯＳＦＥＴ上には、図３に示すように、層間絶縁膜２０６が形成され、ソース／ドレイン領域２０２上の高融点金属シリサイド層２１０に接するコンタクト２０７が形成される。このコンタクトは２０７は、層間絶縁膜２０６にソース／ドレイン領域２０２上の高融点金属シリサイド層２１０に達するコンタクトホールが形成され、このコンタクトホール内にチタンや窒化チタン等のチタン含有材料からなるバリア膜２０７ｂを形成した後にアルミニウムやタングステン等の導電性材料（埋込導電部２０７ａ）を埋め込んで形成される。バリア膜２０７ｂとしては、チタン膜と窒化チタン膜がこの順で形成された積層膜を用いることが好ましい。この積層膜において、窒化チタン膜は主にバリア性を高めるため、チタン膜は主に接触抵抗を低減するために設けられる。
なお、コンタクトホール内をチタン含有材料で埋め込んでコンタクトを形成することも可能である。
【００４７】
本発明の半導体装置における重要な構成の一つは、前記第１導電型ウェルと等電位でない一方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接しないように配置されていることである。このような配置にすることより、コンタクトとＬＤＤ領域の接触に起因するリークの発生等の素子特性の低下を防止することができる。また、第１導電型ウェルと等電位の他方のソース／ドレイン領域に接続するコンタクトについては、このコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とそのソース／ドレイン領域間のゲート長方向のＬＤＤ領域幅より小さくなるように配置される。このような配置にすることにより、コンタクトがＬＤＤ領域に接してもリークの発生等の素子特性の低下が起きにくく、且つコンタクトとゲート電極との間隔を狭めることができ、半導体装置の集積度を向上させることが可能となる。
【００４８】
本実施形態のＳＲＡＭセルにおいては、負荷トランジスタＰ1、Ｐ2を、前述の図３に示すように、ＬＤＤ構造を有するｐ型ＭＯＳＦＥＴで構成し、ドレイン領域に接続するコンタクトをそのドレイン領域側のＬＤＤ領域に接しないように配置する。すなわち、ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ1（図４中のＢ1、Ｂ2に相当）を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅Ｗ3より大きくする。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。
このようにコンタクトがＬＤＤ領域に接しない配置にすることにより、ＬＤＤ領域中のボロンの吸い上げが抑制でき、結果、リークの発生を防止できる。この間隔Ｗ1（Ｂ1、Ｂ2）は、コンタクトがＬＤＤ領域に接しなければ適宜設定することができるが、０．０８μｍ以上に設定することが好ましく、メモリサイズが大きくなりすぎない程度のサイズとして、かつ量産設備の能力との兼ね合いで現状では０．１６μｍ程度に設定することができる。
【００４９】
一方、負荷トランジスタＰ1、Ｐ2において、ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ2（図４中のＡ1、Ａ2に相当）は、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅Ｗ4より小さくする。この場合、コンタクトがＬＤＤ領域と接しても、ソース領域側では不純物拡散領域の接合部にバイアスがかからないため、ボロンの吸い上げによりソース領域側のＬＤＤ領域の不純物濃度が多少変化してもリークは発生しない。この間隔Ｗ2（Ａ1、Ａ2）は、十分な絶縁性を確保する点から０．０１μｍ以上が好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。
【００５０】
また、ＬＤＤ構造を有するｎ型ＭＯＳＦＥＴで構成される駆動トランジスタＤ1、Ｄ2においても、負荷トランジスタと同様に、ドレイン領域に接続するコンタクトをそのドレイン領域側のＬＤＤ領域に接しないように配置することが好ましい。すなわち、ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ1（図４中のＦ1、Ｆ2に相当）を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅Ｗ3より大きくすることが望ましい。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。このようにコンタクトがＬＤＤ領域に接しない配置にすることにより、その接触による素子特性への影響を防止することができる。この間隔Ｗ1（Ｆ1、Ｆ2）は、コンタクトがＬＤＤ領域に接しなければ適宜設定することができるが、０．０６μｍ以上に設定することが好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１６μｍ程度に設定することができる。
【００５１】
一方、駆動トランジスタＤ1、Ｄ2において、ソース領域に接続コンタクトとゲート電極とのゲート長方向の間隔Ｗ2（図４中のＥ1、Ｅ2に相当）は、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅Ｗ4より小さくすることが好ましい。この場合、コンタクトがＬＤＤ領域と接しても、ソース領域側では不純物拡散領域の接合部にバイアスがかからないため、この接触による素子特性への影響を受けにくい。この間隔Ｗ2（Ｅ1、Ｅ2）は、十分な絶縁性を確保する点から０．０１μｍ以上が好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。
【００５２】
負荷トランジスタ及び駆動トランジスタにおける上記の図３中の間隔Ｗ2の設定は、図４において間隔Ａ1、Ａ2、Ｅ1、Ｅ2を狭めるものであり、ワード線長手方向のメモリセル幅を縮小することができる。
【００５３】
本実施形態のＳＲＡＭセルにおいては、さらに、転送トランジスタＴ1、Ｔ2のソース／ドレイン領域に接続するコンタクトをそのソース／ドレイン領域側のＬＤＤ領域に接しないように配置することが好ましい。この場合、メモリセル外周側のソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔（図４中のＧ1、Ｇ2に相当）は、ゲート電極と前記ソース／ドレイン領域間のゲート長方向のＬＤＤ領域幅より大きい配置となる。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。この間隔Ｇ1、Ｇ2は、十分な絶縁性を確保する点から０．０６μｍ以上が好ましく、一方、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。なお、他方のソース／ドレイン領域に接続するコンタクト（駆動トランジスタのドレイン領域に接続するコンタクトと共通するコンタクト）についても、そのソース／ドレイン領域側のＬＤＤ領域に接しないことが好ましい。
【００５４】
以上に説明した構成は、本発明者が、コンタクトとゲート電極との間隔は、ウェル電位と等電位となる不純物拡散領域においてはＬＤＤ領域より小さく、ウェル電位と異なる電位となる不純物拡散領域においてはＬＤＤ領域より大きくすることが好ましく、特にｐ型ＭＯＳＦＥＴについては、ウェル電位と異なる電位となる不純物拡散領域においてＬＤＤ領域より大きく、かつコンタクトをシリサイド領域上に設けることが好ましいことを見いだしたことに基づくものである。
【００５５】
以上により、リークの発生等の素子特性の低下を抑えるとともに、メモリセルを縮小することができるが、さらに、上述のソース／ドレイン領域上のコンタクトとゲート電極との間隔に関わる特定のレイアウト構造を、図５及び図６に示す構造に適用することにより、一層のメモリセルの縮小が可能となる。
【００５６】
図５及び図６に示す実施形態では、一対のローカル配線Ｌ1、Ｌ2を異なる層に配置し、下層のローカル配線を埋込溝配線で構成し、上層のローカル配線をプレート状の導電膜で構成し、基板上面（平面）から見て、上層のローカル配線（プレート状配線）の一部が下層のローカル配線（埋込溝配線）の上面の少なくとも一部と絶縁膜を介して重なるように配置する。
【００５７】
ローカル配線の一方を構成する上記埋込溝配線は、負荷トランジスタＰ1のドレイン領域上のコンタクトと駆動トランジスタＤ1のドレイン領域上のコンタクトとが一体に形成されたものである。本実施形態のＳＲＡＭセルにおいては、この埋込溝配線を、負荷トランジスタＰ1及び駆動トランジスタＤ1のいずれにおいてもドレイン領域側のＬＤＤ領域に接しないように配置する。すなわち、少なくとも活性領域上において、この埋込溝配線とゲート電極との間隔を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅より大きく設定する。
【００５８】
その他の、ソース／ドレイン領域上のコンタクトとゲート電極との間隔に関わるレイアウト構造は、前述の実施形態と同様に設定することができる。但し、図５に示す構造においては、負荷トランジスタＰ1、Ｐ2のソース領域に接続する各コンタクト２２、２３は、コンタクトとゲート電極とのゲート長方向の間隔がゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さい場合であってもソース領域側のＬＤＤ領域に接しないレイアウトをとることができる。
【００５９】
上記の構造では、リーク発生の防止およびメモリセル面積の一層の縮小化に加えて、下層のローカル配線（埋込溝配線）と上層のローカル配線（プレート状配線）とこれらの間に介在する絶縁膜とで容量素子が構成されるため、メモリセルサイズの微細化や動作電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００６０】
また、この構造によれば、下層に設ける一方のローカル配線を埋込溝配線で構成することにより、この下層のローカル配線の形成と同時に接続プラグを形成することができるため、少ない工程数で製造することができる。
【００６１】
上記ＳＲＡＭセルの具体的な構造をさらに図面を用いて説明する。
【００６２】
図５はメモリセルの平面図、図６（ａ）は図５のａ−ａ’線断面図、図６（ｂ）は図５のｂ−ｂ’線断面図である。なお、平面図においては、絶縁膜、ビット線およびビット線に接続するプラグを省略している。
【００６３】
メモリセルを構成する６個のトランジスタは、単結晶シリコンからなる半導体基板上の素子分離５によって周囲を囲まれた活性領域ＡＲに形成されている。ｎチャネル型の駆動トランジスタＤ1、Ｄ2及び転送トランジスタＴ1、Ｔ2はｐ型ウェル領域に形成されており、ｐチャネル型の負荷トランジスタＰ1、Ｐ2はｎ型ウェル領域に形成されている。
【００６４】
一対の転送トランジスタＴ1、Ｔ2のそれぞれは、ｐ型ウェルの活性領域に形成されたｎ型ソース／ドレイン領域１３ａと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極８で構成されている。このゲート電極８は、例えば、不純物導入多結晶シリコン膜とコバルトシリサイド膜等の高融点金属シリサイド膜の積層構造を有し、ワード線ＷＬと一体に構成されている。ワード線ＷＬは、第１方向（図５中では左右方向）に延在して設けられ、一対の転送トランジスタはこの第１方向に沿って互いに隣接して配置されている。また、一対の転送トランジスタはそのゲート長方向が第１方向と直交する第２方向（図５中では上下方向）と一致するように配置されている。
【００６５】
一対の駆動トランジスタＤ1、Ｄ2のそれぞれは、ｐ型ウェルの活性領域に形成されたｎ型ソース／ドレイン領域１３ａと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極９、１０で構成されている。このゲート電極９、１０は、例えば、不純物導入多結晶シリコン膜とコバルトシリサイド膜等の高融点金属シリサイド膜の積層構造を有している。
駆動用トランジスタＤ1のドレイン領域は、転送トランジスタＴ1のソース／ドレイン領域の一方と共通の活性領域に形成され、駆動用トランジスタＤ2のドレイン領域は、転送トランジスタＴ2のソース／ドレイン領域の一方と共通の活性領域に形成されている。
【００６６】
一対の負荷トランジスタＰ1、Ｐ2のそれぞれは、ｎ型ウェルの活性領域に形成されたｐ型ソース／ドレイン領域１３ｂと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極９、１０で構成されている。負荷トランジスタＰ1のゲート電極９は駆動トランジスタＤ1のゲート電極と一体に構成されており、負荷トランジスタＰ2のゲート電極１０は駆動トランジスタＤ2のゲート電極と一体に構成されている。
【００６７】
一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれのソース／ドレイン領域の表面には、シート抵抗や接続プラグとの接続抵抗を低減する目的でコバルトシリサイド等の高融点金属シリサイド層（不図示）を設けていることが好ましい。
【００６８】
一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれを構成するゲート電極の側壁にはサイドウォール１２が形成されている。
【００６９】
６個のトランジスタの上部には、シリコン窒化膜１４が形成されており、このシリコン窒化膜１４の上部には厚さ３００〜１０００ｎｍ程度のＰＳＧやＢＰＳＧ等からなる第１層間絶縁膜１５が形成されている。
【００７０】
この第１層間絶縁膜１５には、一対のローカル配線の一方である埋込溝配線１６（Ｌ1）が形成されている。この埋込溝配線１６（Ｌ1）は、第１層間絶縁膜１５を開孔して形成された溝にＷ等の導電性金属が埋め込まれてなる。この埋込溝配線１６（Ｌ1）の一端部は、駆動トランジスタＤ1のドレイン領域と電気的に接続され、他端部は、負荷トランジスタＰ1のドレイン領域と電気的に接続されている。さらに、埋込溝配線１６（Ｌ1）の中央部は、駆動トランジスタＤ2と負荷トランジスタＰ2に共通のゲート電極１０と電気的に接続されている。このゲート電極１０は、駆動トランジスタＤ2のドレイン領域と負荷トランジスタＰ2のドレイン領域との間でトランジスタＤ1、Ｐ1方向へ分岐し、この分岐した部分が前記埋込溝配線１６の中央部と接触している。
【００７１】
埋込溝配線１６（Ｌ1）が形成された第１層間絶縁膜１５上には、シリコン酸化膜等からなる厚さ１０ｎｍ〜１５０ｎｍ程度の第２層間絶縁膜１７が形成されている。そして、この第２層間絶縁膜１７及び第１層間絶縁膜１５に開孔された接続孔にＷ等の導電性金属が埋め込まれてなる接続プラグが設けられている。これらの接続プラグは、６個のトランジスタのソース／ドレイン領域にそれぞれ接続するプラグ１９〜２６と、駆動トランジスタＤ1と負荷トランジスタＰ1に共通のゲート電極９に接続するプラグ１８である。
【００７２】
第２層間絶縁膜１７の上部には、厚さ１００〜２００ｎｍ程度のＴｉＮ等からなるローカル配線２７（Ｌ2）が形成されている。ローカル配線２７（Ｌ2）は、駆動トランジスタＤ1と負荷トランジスタＰ1に共通のゲート電極９に接続するプラグ１８、駆動トランジスタＤ2のドレイン領域に接続するプラグ１９、負荷トランジスタＰ2のドレイン領域に接続するプラグ２０に電気的に接続するように設けられている。また、ローカル配線２７（Ｌ2）の一部が、他方のローカル配線である前記埋込溝配線１６（Ｌ1）の上面の少なくとも一部と第２層間絶縁膜１７を介して重なるように配置される。ローカル配線２７（Ｌ2）と埋込溝配線１６（Ｌ1）とそれらの間に介在する第２層間絶縁膜とで容量素子が構成される。容量素子を設ける点からは、
ローカル配線２７（Ｌ2）が、埋込溝配線１６（Ｌ1）の上面をできるだけ覆うことが好ましく、図５に示す構成ではローカル配線２７（Ｌ2）が、埋込溝配線１６（Ｌ1）の上面全体を覆っている。
【００７３】
なお、接続プラグ２１〜２６上にはそれぞれ、上層からのビアプラグとの接続を容易にするために、ローカル配線２７（Ｌ2）と同時にパターニング形成された矩形の導電膜パターン２８〜３３が形成されている。
【００７４】
ローカル配線２７（Ｌ2）が形成された第２層間絶縁膜１７の上部には、シリコン酸化膜等からなる第３層間絶縁膜３４が形成され、その上部には、電源電圧Ｖccが印加される電源電圧線４１、及び基準電圧Ｖssが印加される基準電圧線４２が前記第１方向に沿って形成されている。電源電圧線４１は、第３層間絶縁膜３４に設けられた接続プラグ（ビアプラグ）３６、３７と第１及び第２層間絶縁膜に設けられた接続プラグ２２、２３を介して、それぞれ負荷トランジスタＰ1、Ｐ2のソース領域に電気的に接続されている。基準電圧線４２は、第３層間絶縁膜３４に設けられた接続プラグ（ビアプラグ）３５、３８と第１及び第２層間絶縁膜に設けられた接続プラグ２１、２４を介して、それぞれ駆動トランジスタＤ1、Ｄ2のソース領域に電気的に接続されている。これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてＴｉＮ等からなる膜が配置された積層膜で構成することができる。
【００７５】
なお、転送トランジスタＴ1、Ｔ2のソース／ドレイン領域の一方に電気的に接続されるように第３層間絶縁膜３４に設けたプラグ３９、４０の上部にはそれぞれ、上層からのビアプラグとの接続を容易にするために、電源電圧線４１及び基準電圧線４２と同時にパターニング形成された矩形の導電膜パターン４３、４４が形成されている。
【００７６】
電源電圧線４１及び基準電圧線４２が形成された第３層間絶縁膜３４の上部には、シリコン酸化膜等からなる第４層間絶縁膜（不図示）が形成され、その上部には、前記第２方向に沿って一対のビット線ＢＬ1、ＢＬ2（不図示）が形成されている。一方のビット線ＢＬ1は、第４層間絶縁膜に設けられた接続プラグ（ビアプラグ）と第３層間絶縁膜に設けられた接続プラグ４０と第１及び第２層間絶縁膜に設けられた接続プラグ２６を介して転送トランジスタＴ1のソース／ドレイン領域の一方に電気的に接続されている。他方のビット線ＢＬ2は、第４層間絶縁膜に設けられた接続プラグ（ビアプラグ）と第３層間絶縁膜に設けられた接続プラグ３９と第１及び第２層間絶縁膜並びに第３層間絶縁膜に設けられた接続プラグ２５を介して転送トランジスタＴ2のソース／ドレイン領域の一方に電気的に接続されている。これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてＴｉＮ等からなる膜が配置された積層膜で構成することができる。
【００７７】
次に、本発明の半導体記憶装置のＳＲＡＭセルの製造方法を図面を用いて説明する。なお、平面図においては絶縁膜を適宜省略して表記する。
【００７８】
まず、ｐ型単結晶シリコンからなる半導体基板１の主面に常法によりシリコン酸化膜２及びシリコン窒化膜３を順次形成する。続いて、常法により形成した所定のパターン形状をもつフォトレジストをマスクにしてドライエッチングを行い、シリコン窒化膜３及びシリコン酸化膜２をパターニングする。その後、残ったシリコン窒化膜３とシリコン酸化膜２をマスクにして半導体基板１をドライエッチングし、素子分離用の溝（トレンチ）４を形成する（図７、図８）。なお、図中、ＡＲで示される領域は活性領域であり、この工程においてはＡＲ以外の領域に素子分離用のトレンチ４が形成される。また、ＭＲで示される点線で囲まれた領域は１つのメモリセル領域を示す。複数のメモリセルは、隣合うメモリセル間で、ＭＲで示される長方形の前記第１方向（図７中では左右方向）に沿う各辺を対象軸としてＡＲの形状が線対称（ミラー反転）になるように配置され、且つ、ＭＲで示される長方形の前記第２方向（図７中では上下方向）に沿う各辺を基準線として前記第１方向に平行移動（シフト）した関係となるように配置される。
なお、ＭＲで示される長方形の各辺を対称軸としてＡＲの形状が線対称になるように基板上に配置することも可能である。
【００７９】
次に、図９に示すように、トレンチ４の内部にシリコン酸化膜を埋め込んで素子分離５を形成する。この素子分離５の形成は、トレンチ４を含む半導体基板１上にＣＶＤ法によりシリコン酸化膜をトレンチ４内が完全に埋め込まれるように厚く形成した後、シリコン窒化膜３をストッパとして利用し、厚く形成したシリコン酸化膜に対してエッチバックあるいは化学的機械的研磨（ＣＭＰ）を行いトレンチ４内部以外のシリコン酸化膜を除去して形成することができる。
【００８０】
次に、半導体基板１上のシリコン窒化膜３及びシリコン酸化膜２をエッチングにより除去した後、図１０及び図１１に示すように、厚さ１０〜３０ｎｍ程度の薄いシリコン酸化膜（犠牲酸化膜）２ａを形成し、続いて負荷トランジスタＰ1、Ｐ2を形成する領域にレジスト６を形成する。このレジスト６をマスクとし、前記酸化膜２ａをスルー膜としてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入して、駆動トランジスタＤ1、Ｄ2及び転送トランジスタＴ1、Ｔ2を後に設けるｐ型ウェル領域を形成する。次いで、レジスト６を除去した後、ｐ型ウェル領域上にレジストを形成し、このレジストをマスクとし、前記酸化膜２ａをスルー膜としてｎ型不純物（例えばリン又はヒ素）をイオン注入して、負荷トランジスタＰ1、Ｐ2を後に設けるｎ型ウェル領域を形成する。
【００８１】
次に、半導体基板上のシリコン酸化膜（犠牲酸化膜）２ａを除去した後、熱酸化法によりゲート酸化膜を形成し、続いて不純物導入多結晶シリコン膜を形成する。その際、不純物導入多結晶シリコン膜上にＷシリサイド膜等の高融点金属シリサイド膜を形成し、その上にキャップ層形成用のシリコン酸化膜を形成してもよい。次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い、不純物導入多結晶シリコン膜およびゲート酸化膜を同時にパターニングして、図１２及び図１３に示すように、転送トランジスタＴ1、Ｔ2のゲート電極（ワード線ＷＬ）８、駆動トランジスタＤ1、Ｄ2及び負荷トランジスタＰ1、Ｐ2のゲート電極９、１０を形成する。
【００８２】
次に、図１４及び図１５に示すトランジスタ構造を下記のようにして形成する。ｎ型ウェル領域上に形成したレジストをマスクにして、比較的少ない注入量でｎ型不純物（例えばリン又はヒ素）をイオン注入し、ｐ型ウェル領域にＬＤＤ領域１１を形成する。このレジストを除去した後、同様に、ｐ型ウェル領域上に形成したレジストをマスクにしてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入し、ｎ型ウェル領域にＬＤＤ領域１１を形成する。次いで、このレジストを除去した後、ＣＶＤ法でシリコン酸化膜を基板上に形成し、このシリコン酸化膜をエッチバックすることにより、ゲート電極の側面にサイドウォール１２を形成する。その後、ｎ型ウェル領域上に形成したレジストをマスクにして、比較的多い注入量でｎ型不純物をイオン注入し、ｐ型ウェル領域にｎ型ソース／ドレイン領域１３ａを形成する。続いて、このレジストを除去した後、同様に、ｐ型ウェル領域上に形成したレジストをマスクにしてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入し、ｎ型ウェル領域にｐ型ソース／ドレイン領域１３ｂを形成する。
【００８３】
この工程後において、好ましくは、ソース／ドレイン領域上に高融点シリサイド膜を形成する。まず、半導体基板上にスパッタリング法等でＣｏ等の高融点金属膜を形成する。次に、熱処理（アニール）を行って、高融点金属膜とソース／ドレイン領域とを反応させた後、未反応の高融点金属をエッチングにより除去する。これによりソース／ドレイン領域上に高融点金属シリサイド膜が形成される。このとき、前述の工程においてゲート電極上にＷシリサイド膜およびシリコン酸化膜を設けていない場合は、ゲート電極上にも高融点金属シリサイド膜が形成される。
【００８４】
次に、半導体基板上にＣＶＤ法でシリコン窒化膜１４を形成した後、ＰＳＧやＢＰＳＧ等からなる層間絶縁膜１５を形成する。次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い第１層間絶縁膜１５及びシリコン窒化膜１４を開孔して基板表面およびゲート電極に達する溝を形成する。この溝をＷ等の導電性金属で埋め込むことにより、図１６及び図１７に示すように、埋込溝配線からなるローカル配線１６（Ｌ1）を形成する。その際、溝への導電性金属の埋込は、例えば、スパッタリング法等でＴｉ／ＴｉＮ積層膜等からなるバリア金属膜を溝内部を含む基板上に形成した後、その溝を埋め込むようにＷ等からなる導電性金属膜をＣＶＤ法等により形成し、その後、これら金属膜に対してＣＭＰを行って溝内以外の導電性金属膜とバリア金属膜を除去することにより行うことができる。
【００８５】
次に、ＣＶＤ法によりシリコン酸化膜等からなる第２層間絶縁膜１７を形成した後、フォトレジストをマスクにしたドライエッチングを行いゲート電極９に達する接続孔と、ソース／ドレイン領域に達する接続孔（コンタクトホール）を同時に形成する。接続孔内部を含む基板表面に、Ｔｉ／ＴｉＮ積層膜等からなるバリア金属膜を形成した後、ＣＶＤ法等でこれらの接続孔を埋め込むようにＷ等の導電性金属膜を形成し、これら金属膜に対してＣＭＰを行って接続孔内以外の導電性金属膜とバリア金属膜を除去する。これにより、ゲート電極９に達する接続プラグ１８、ソース／ドレイン領域に達する接続プラグ１９〜２６が同時に形成される。
【００８６】
次に、スパッタリング法またはＣＶＤ法等によりＴｉＮ膜等の導電膜を形成し、この導電膜をフォトレジストをマスクにしてパターニングを行う。これにより、図２０及び図２１に示すように、接続プラグ１８、１９、２０に接触するローカル配線（Ｌ2）２７が形成される。その際、ローカル配線（Ｌ2）２７は、上面からみて、その一部が第２層間絶縁膜１７を介して下層のローカル配線（Ｌ1）１６の少なくとも一部と重なるように形成される。図においては、ローカル配線（Ｌ2）２７は、下層のローカル配線（Ｌ1）１６の上面全体と重なるように形成されている。
【００８７】
なお、ローカル配線（Ｌ2）２７を形成するためのパターニングの際、後に上層に形成される接続プラグ（ビアプラグ）と、各接続プラグ（コンタクトプラグ）２１〜２６との接続を容易にするために、各接続プラグ２１〜２６上に、接触し且つその上面を覆う矩形の導電膜パターン２８〜３３を同時に形成する。
【００８８】
次に、ＣＶＤ法によりシリコン酸化膜等からなる第３の層間絶縁膜３４を形成した後、フォトレジストをマスクにしてドライエッチングを行い、各導電膜パターン２８〜３３に達する接続孔（ビアホール）を形成する。接続孔内部を含む基板表面にバリア金属膜を形成した後、ＣＶＤ法等でこれらの接続孔を埋め込むようにＷ等からなる導電性金属膜を形成し、これらの金属膜に対してＣＭＰを行い接続孔以外の導電性金属膜とバリア金属を除去する。これにより、図２２及び図２３に示すように、各導電膜パターン２８〜３３に達する接続プラグ（ビアプラグ）が形成される。
【００８９】
次に、第３層間絶縁膜３４上に、図５及び図６に示すように、電源電圧Ｖccが印加される電源電圧線４１、及び基準電圧Ｖssが印加される基準電圧線４２を形成する。これらの配線は、第３層間絶縁膜３４上にスパッタリング法等でＡｌ膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Ａｌ膜をパターニングして形成することができる。その際、Ａｌ膜に代えて、バリアメタル膜（ＴｉＮ膜等）、Ａｌ膜、反射防止膜（ＴｉＮ膜等）を順次形成してなる積層膜を設けてもよい。電源電圧線４１は、接続プラグ３６、３７に接触し、負荷トランジスタＰ1、Ｐ2のそれぞれのソース領域に電気的に接続される。基準電圧線４２は、接続プラグ３５、３８に接触し、駆動トランジスタＤ1、Ｄ2のそれぞれのソース領域に電気的に接続される。
【００９０】
なお、電源電圧線４１及び基準電圧線４２を形成するためのパターニングの際、転送トランジスタのソース／ドレイン領域の一方に通じる接続プラグ３９、４０のそれぞれと、後に形成するビット線ＢＬ1、ＢＬ2に通じる接続プラグとの接続を容易にするために、各接続プラグ３９、４０上に、それぞれと接接し且つその上面を覆う矩形の導電膜パターン４３、４４を形成する。
【００９１】
次に、電源電圧線４１、基準電圧線４２等が形成された第３層間絶縁膜３４上に、ＣＶＤ法により酸化シリコン等からなる第４層間絶縁膜を形成する。次いで、フォトレジストをマスクにしたドライエッチングを行って、接続プラグ３９、４０のそれぞれの上に形成された各導電膜パターン４３、４４に達する接続孔を形成する。続いて、これらの接続孔の内部を含む第４層間絶縁膜上にバリア金属膜を形成した後、ＣＶＤ法等によりＷ等からなる導電性金属膜をこれらの接続孔が埋め込まれるように形成する。次いで、ＣＭＰを行って接続孔内部以外のこれら金属膜を除去して接続プラグを形成する。
【００９２】
次に、これらの接続プラグが形成された第４層間絶縁膜上に、ビット線ＢＬ1、ＢＬ2を形成する。これらのビット線は、第４層間絶縁膜上にスパッタリング法等でＡｌ膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Ａｌ膜をパターニングして形成することができる。その際、Ａｌ膜に代えて、バリアメタル膜（ＴｉＮ膜等）、Ａｌ膜、反射防止膜（ＴｉＮ膜等）を順次形成してなる積層膜を設けてもよい。各ビット線は、第４層間絶縁膜に形成された接続プラグのいずれかに接触し、転送トランジスタＴ1、Ｔ2のいずれかのソース／ドレイン領域の一方に電気的に接続される。
【００９３】
以上の工程により、本実施形態のメモリセルが完成する。なお、この後、例えば、ビット線が形成された第４層間絶縁膜上にパッシベーション膜を形成するなど、適宜、所望の工程を実施することができる。
【００９４】
【発明の効果】
本発明によれば、リークの発生を抑えながらメモリセル面積を低減する技術を実現でき、スタンバイ電流の低い素子特性に優れた高集積度の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用するＳＲＡＭセルの回路図である。
【図２】従来のＳＲＡＭセルのレイアウト図である。
【図３】本発明におけるＳＲＡＭセルを構成するトランジスタの模式的断面図である。
【図４】本発明のＳＲＡＭセルのレイアウト図である。
【図５】本発明の半導体記憶装置のＳＲＡＭセルの一実施形態を説明するための平面図である。
【図６】本発明の半導体記憶装置のＳＲＡＭセルの一実施形態を説明するための断面図である。
【図７】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図８】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図９】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１１】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１２】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１３】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１４】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１５】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１６】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１７】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１８】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１９】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図２０】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図２１】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図２２】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図２３】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【符号の説明】
Ｔ1、Ｔ2 転送トランジスタ
Ｄ1、Ｄ2 駆動トランジスタ
Ｐ1、Ｐ2 負荷トランジスタ
ＢＬ1、ＢＬ2 ビット線
ＷＬ ワード線
Ｌ1、Ｌ2 ローカル配線
Ｎ1、Ｎ2 蓄積ノード
Ｖcc 電源電圧
Ｖss 基準電圧
ＡＲ 活性領域
ＭＲ 一つのメモリセル領域
１ 半導体基板
２ シリコン酸化膜
２ａ シリコン酸化膜（犠牲酸化膜）
３ シリコン窒化膜
４ トレンチ（溝）
５ 素子分離
６ レジスト
７ ゲート酸化膜
８ ゲート電極（ワード線ＷＬ）
９、１０ ゲート電極
１１ ＬＤＤ領域
１２ サイドウォール
１３ ソース／ドレイン領域
１３ａ ｎ型ソース／ドレイン領域
１３ｂ ｐ型ソース／ドレイン領域
１４ シリコン窒化膜
１５ 第１層間絶縁膜
１６ ローカル配線（Ｌ1）
１７ 第２層間絶縁膜
１８〜２６ 接続プラグ
２７ ローカル配線（Ｌ2）
２８〜３３、４３、４４ 導電膜パターン
３４ 第３層間絶縁膜
３５〜４０ 接続プラグ（ビアプラグ）
４１ 電源電圧線
４２ 基準電圧線
１１１、１１３、１１６ ローカル配線Ｌ1に接続されるコンタクト
１１２、１１４、１１５ ローカル配線Ｌ2に接続されるコンタクト
１１７、１１８ ビット線へのコンタクト
１２１ 電源電圧線へのコンタクト
１２２ 電源電圧線へのコンタクト
１２３ 基準電圧線（グランド線）へのコンタクト
１２４ 基準電圧線（グランド線）へのコンタクト
１３１、１３２ ゲート配線
２００ 半導体基板
２０１ ＬＤＤ領域
２０２ ソース／ドレイン領域
２０３ ゲート絶縁膜
２０４ サイドウォール絶縁膜
２０５ ゲート電極
２０６ 層間絶縁膜
２０７ コンタクト
２０７ａ 埋込導電部
２０７ｂ バリア膜
２１０ 高融点金属シリサイド層
【発明の属する技術分野】
本発明は、ＳＲＡＭ（スタティックランダムアクセスメモリ：Static Random Access Memory）を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体記憶素子であるＳＲＡＭセルの基本的な構造について図面を用いて説明する。
【０００３】
ＳＲＡＭセルは、図１の回路図に示すように、情報蓄積部としてのフリップフロップ回路、及び情報の書き込み・読み出しを行うデータ線（ビット線ＢＬ1、ＢＬ2）とフリップフロップ回路との導通を制御する一対の転送トランジスタＴ1、Ｔ2で構成されている。そして、フリップフロップ回路は、例えば一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＰ1（Ｐ2）で構成される。
【０００４】
転送トランジスタＴ1（Ｔ2）のソース／ドレイン領域の一方は、負荷トランジスタＰ1（Ｐ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対の転送トランジスタＴ1、Ｔ2のゲートはそれぞれワード線ＷＬの一部を構成し、互いに接続されている。
【０００５】
ＣＭＯＳインバータの一方を構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のドレイン（蓄積ノードＮ2）に接続されている。また、この他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のゲートは、前記一方のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【０００６】
そして、駆動トランジスタＤ1、Ｄ2のソース領域には、基準電圧（Ｖss、例えばＧＮＤ）が供給され、負荷トランジスタＰ1、Ｐ2のソース領域には、電源電圧（Ｖcc）が供給される。
【０００７】
図２に、図１の回路図に相応する従来の一般的なＳＲＡＭセルのレイアウト図を示す。
【０００８】
図中のＡＲは活性領域を示し、各トランジスタを構成する不純物拡散領域が形成される。また、図中の一点鎖線で示す範囲が１メモリセルの範囲であり、各メモリセルはワード線ＷＬの長手方向に沿って隣接配置され、この長手方向に垂直な方向にも繰り返し配置される。
【０００９】
符号１１７及び１１８はそれぞれビット線ＢＬ1及びＢＬ2へのコンタクトを示し、符号１２１及び１２２はそれぞれ電源電圧線へのコンタクトを示し、符号１２３及び１２４はそれぞれ基準電圧線（グランド線）へのコンタクトを示す。コンタクト１１６と１１１と１１３とは図示していないローカル配線Ｌ1で接続され、コンタクト１１５と１１２と１１４とは図示していないローカル配線Ｌ2で接続されている。コンタクト１１３と１１７との間のワード線ＷＬの一部とその両側の拡散領域とで転送トランジスタＴ1が形成され、コンタクト１１４と１１８との間のワード線ＷＬの一部とその両側の拡散領域とで転送トランジスタＴ2が形成される。コンタクト１１３と１２３との間の配線１３１の一部とその両側の拡散領域とで駆動トランジスタＤ1が形成され、コンタクト１１４と１２４との間の配線１３２の一部とその両側の拡散領域とで駆動トランジスタＤ2が形成される。コンタクト１１１と１２１との間の配線１３１の一部とその両側の拡散領域とで負荷トランジスタＰ1が形成され、コンタクト１１２と１２２との間の配線１３２の一部とその両側の拡散領域とで負荷トランジスタＰ2が形成される。
【００１０】
以上に説明したＳＲＡＭセルは、ノイズに強く、待機時の消費電力が小さい等の優れた素子特性を有する。また、従来、この種のＳＲＡＭセルは、素子特性の点から、できるだけ素子構造の対称性を損なわないように（すなわち、アンバランス性を抑えるように）材料の選択やレイアウトがなされている。
【００１１】
しかし、このようなＳＲＡＭは、１メモリセルに６トランジスタが必要なこと、多数の配線が必要なこと、及び同一セル内にｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの素子分離が必要であること等から、セル面積が大きくなりやすいという問題を有している。
【００１２】
そのため、このようなＳＲＡＭを有する半導体記憶装置においては、特に集積度の向上が重要な課題である。メモリセルについてのわずかな縮小であっても高集積度の半導体記憶装置全体としてはその集積度を大きく向上することができるため、メモリセルの面積を可能な限り小さくすることが重要である。そのため、近年の製造技術の進歩とあいまって、加工サイズの微細化やレイアウトの工夫とともに、配線同士の間隔や配線とコンタクトとの間隔の一層の縮小化が図られている。
【００１３】
【発明が解決しようとする課題】
しかしながら、トランジスタのゲート電極と不純物拡散領域上のコンタクトとの間隔を小さくしすぎると、リークが発生するという問題が生じる。この現象は、負荷トランジスタＰ1、Ｐ2を構成するｐ型ＭＯＳＦＥＴにおいて顕著であり、リークの発生によりメモリセルのスタンバイ電流（待機時電流）が増大する。このような現象は、特に低消費電力（Low Power）型のＳＲＡＭにおいて問題となる。
【００１４】
リークの発生は、ソース／ドレイン領域へのコンタクトがＬＤＤ（Lightly Doped Drain）領域に接している場合に顕著であり、その一つの要因として、ＬＤＤ領域中の不純物がコンタクト側に吸収されることが考えられる。ＬＤＤ領域は、高濃度の不純物拡散層であるソース／ドレイン領域に比べて不純物濃度が低いため、不純物の吸収の影響を受けやすく容易に不純物濃度が変化し、所望の接合が形成できなくなると考えられる。
【００１５】
また、ｐ型ＭＯＳＦＥＴにおいてリークが顕著である理由は、ｐ型不純物として用いられたボロンが吸収されやすいためと考えられ、特にコンタクトを構成するバリア膜にチタン系金属膜を用いたときにリークが顕著であった。これは、チタン系金属膜とシリコン基板との接触界面において製造時の熱処理の影響によりチタンシリサイド層が形成され、主にこのチタンシリサイド層によりボロンの吸収が行われるためと考えられる。
【００１６】
一方、シート抵抗やコンタクトとの接続抵抗を低減する目的で、ソース／ドレイン領域を構成する不純物拡散領域上には高融点金属シリサイド層が設けられる。特開平６−１７７０６７号公報には、このような構成、特に不純物イオンとしてボロンイオンが注入された不純物拡散層上にチタンシリサイド層が形成された構成において、不純物拡散層中のボロンがチタンシリサイド層に吸収され低濃度層が形成される問題が記載されている。同公報には、再度の不純物イオン注入を行って低濃度層における不純物濃度の低下分を補足し、非オーミックな特性や寄生抵抗の増大を抑制している。
【００１７】
しかし、不純物濃度が低く且つ浅い接合を形成するＬＤＤ領域に対して、予め予測した不純物濃度の低下分を再度のイオン注入により精度よく補足することは困難である。また、このようなＬＤＤ領域の形成に際して、不純物濃度の低下分を見越した高い濃度設定を精度良く行うことも困難である。さらに、前記公報にも記載されているように、不純物の吸収により形成される低濃度層は接触界面近傍に発生するため、接合部分では高い濃度のままであり、このような濃度分布をもつＬＤＤ領域が形成されるとＬＤＤ構造本来の機能の発現が困難となり素子特性が低下する。
【００１８】
そこで本発明の目的は、リークの発生を抑えながらメモリセル面積を低減可能な技術を実現し、素子特性に優れた高集積度の半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、半導体基板の第１導電型ウェル上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の第２導電型不純物拡散領域であるＬＤＤ領域および高濃度の第２導電型不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造と、前記のゲート電極およびＬＤＤ構造部を覆う層間絶縁膜と、前記層間絶縁膜に形成された開口に導電性材料が埋め込まれてなるコンタクトを有する半導体装置において、
前記第１導電型ウェルと等電位となる一方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接し、且つ
前記第１導電型ウェルと異なる電位となる他方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２０】
また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタからなるフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するＳＲＡＭを有する半導体装置において、
前記負荷トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さく、且つ
ドレイン領域に接続するコンタクトがドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２１】
また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタからなるフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するＳＲＡＭを有する半導体装置において、
前記負荷トランジスタ及び前記駆動トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さく、且つ
ドレイン領域に接続するコンタクトがドレイン領域側のＬＤＤ領域に接しないように配置されていることを特徴とする半導体装置に関する。
【００２２】
また本発明は、前記転送トランジスタが、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース／ドレイン領域に接続するコンタクトが、そのソース／ドレイン領域側のＬＤＤ領域に接しないように配置されている上記の半導体装置に関する。
【００２３】
また本発明は、前記コンタクトが少なくともその底部がチタン或いはチタン含有材料で構成されている上記の半導体装置に関する。
【００２４】
また本発明は、前記負荷トランジスタの不純物拡散領域がボロンを含有する上記の半導体装置に関する。
【００２５】
また本発明は、前記の負荷トランジスタ、駆動トランジスタ及び転送トランジスタのそれぞれのソース／ドレイン領域の表面に高融点金属シリサイド層が形成されている上記の半導体装置に関する。
【００２６】
また本発明は、前記一対の負荷トランジスタの一方の第１負荷トランジスタのドレイン領域に接続するコンタクトが、この第１負荷トランジスタのゲート電極と共通の第１導電膜配線Ａで構成されるゲート電極を持つ第１駆動トランジスタのドレイン領域に接続するコンタクトと一体に形成され、層間絶縁膜である第１絶縁膜に設けられた埋込溝配線であり、
前記埋込溝配線は、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方を構成し、
前記第１絶縁膜上に第２絶縁膜を介して設けられた第２導電膜で形成された第２導電膜配線で、前記一対のローカル配線の他方が構成されていることを特徴とする上記の半導体装置に関する。
【００２７】
また本発明は、前記第２導電膜配線が、前記埋込溝配線の上面の少なくとも一部と前記第２絶縁膜を介して重なるように配置され、前記埋込溝配線と前記第２導電膜配線とそれらの間に介在する前記第２絶縁膜とで容量素子が構成されている上記の半導体装置に関する。
【００２８】
また本発明は、前記埋込溝配線が、前記一対の駆動トランジスタのうちの一方の前記第１駆動トランジスタのドレイン領域と、前記一対の負荷トランジスタのうちの一方の前記第１負荷トランジスタのドレイン領域と、他方の第２駆動トランジスタ及び他方の第２負荷トランジスタのゲート電極を構成する第１導電膜配線Ｂとに接続するように配置され、
前記第２導電膜配線が、前記第１駆動トランジスタ及び前記第１負荷トランジスタのゲート電極を構成する前記第１導電膜配線Ａに接続するコンタクトと、前記第２駆動トランジスタのドレイン領域に接続するコンタクトと、前記第２負荷トランジスタのドレイン領域に接続するコンタクトとに接している上記の半導体装置に関する。
【００２９】
【発明の実施の形態】
本発明の主な特徴の一つは、ＬＤＤ構造を持つＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）におけるソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔に関わる特定のレイアウト構造にある。このような構造を有するＭＯＳＦＥＴは、ＳＲＡＭをはじめとする高集積度の半導体装置を構成するトランジスタとして好適である。
【００３０】
以下、本発明の好適な実施の形態として、本発明をＳＲＡＭに適用した例を説明する。
【００３１】
本実施形態のＳＲＡＭのメモリセルは、前述の図１に示すように、ワード線ＷＬと一対のビット線ＢＬ1、ＢＬ2との交差部に配置され、一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＰ1、Ｐ2と一対の転送トランジスタＴ1、Ｔ2で構成されている。ここで、一対の駆動トランジスタＤ1、Ｄ2と一対の転送トランジスタＴ1、Ｔ2はｎチャネル型で構成され、一対の負荷トランジスタＰ1、Ｐ2はｐチャネル型で構成されている。
【００３２】
一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＰ1、Ｐ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路は、一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＰ1（Ｐ2）で構成される。
【００３３】
転送トランジスタＴ1（Ｔ2）のソース／ドレイン領域の一方は、負荷トランジスタＰ1（Ｐ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対の転送トランジスタＴ1、Ｔ2のゲートはそれぞれワード線ＷＬの一部を構成し、互いに接続されている。
【００３４】
ＣＭＯＳインバータの一方を構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のドレイン（蓄積ノードＮ2）に接続されている。また、この他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＰ2のゲートは、前記一方のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＰ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部（蓄積ノード）と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【００３５】
そして、駆動トランジスタＤ1、Ｄ2のソース領域には、基準電圧（Ｖss、例えばＧＮＤ）が供給され、負荷トランジスタＰ1、Ｐ2のソース領域には、電源電圧（Ｖcc）が供給される。
【００３６】
次に、図３及び図４を用いて、ＬＤＤ構造を持つＭＯＳＦＥＴにおけるソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔に関わる特定のレイアウト構造の一実施形態について説明する。
【００３７】
図３に、本実施形態のＳＲＡＭセルを構成する駆動トランジスタ及び負荷トランジスタの模式的な断面構造を示し、図４にＳＲＡＭセルのレイアウト図を示す。なお、図４中、前述の図２と同じ箇所については同じ符号を用いている。
【００３８】
素子分離絶縁膜（不図示）により分離されたシリコン半導体基板２００の活性領域上にゲート絶縁膜２０３を介してゲート電極２０５が形成されており、その両側にサイドウォール絶縁膜２０４が形成されている。
【００３９】
また、ゲート電極２０５の両側の半導体基板中にはそれぞれ不純物を低濃度に含有する不純物拡散領域であるＬＤＤ領域２０１と高濃度に含有する不純物拡散領域であるソース／ドレイン領域２０２が形成され、ＬＤＤ構造が設けられている。ｐ型不純物としてはホウ素が含有され、ｎ型不純物としてはリンやヒ素が含有される。ソース／ドレイン領域の不純物のドース量は、１×１０15〜８×１０15 atoms/cm2 に設定でき、ＬＤＤ領域の不純物のドース量は、１×１０13〜２×１０14 atoms/cm2 に設定することができる。特にＬＤＤ領域の不純物のドース量は、不純物拡散領域の接合界面での電界上昇によるオフ時電流の上昇を抑制する点から前記の範囲に設定することが好ましい。また、ソース／ドレイン領域の接合深さは０．１〜０．２μｍに設定することができる。ＬＤＤ領域の接合深さは、ｎ型ＭＯＳＦＥＴにおいては０．０２〜０．０５μｍ、ｐ型ＭＯＳＦＥＴにおいては０．０３〜０．０６μｍに設定することができる。
【００４０】
ゲート電極２０５のゲート長は０．１８〜０．２０μｍに設定することができ、サイドウォール絶縁膜２０４の幅Ｗ5（ゲート長方向の長さ）は０．０９〜０．１３μｍに設定することができる。サイドウォール絶縁膜の幅Ｗ5が狭すぎると製造上ＬＤＤ領域が小さくなりＬＤＤ構造の電界抑制効果が低下する。サイドウォール絶縁膜の幅Ｗ5が大き過ぎると、ＬＤＤ領域が長くなり抵抗が大きくなるためトランジスタ特性が低下する。以上の構成でＭＯＳＦＥＴが形成されている。
【００４１】
上記ＭＯＳＦＥＴにおいて、ソース／ドレイン領域２０２及びゲート電極２０５上には抵抗値を下げるために高融点金属シリサイド層２１０が形成されている。この高融点金属シリサイド層としては、チタンシリサイド層やコバルトシリサイド層を用いることができるが、シリサイド層の抵抗およびボロン吸収性の点から、コバルトシリサイド層が好ましい。なお、ゲート電極上にキャップ絶縁層を設けた場合は、このキャップ絶縁層上には高融点シリサイド層２１０は形成されない。
【００４２】
以上のＭＯＳＦＥＴは例えば次のようにして製造することができる。
【００４３】
まず、シリコン半導体基板にトレンチ分離法により素子分離絶縁膜を形成し、この素子分離絶縁膜が形成されていない活性領域上にゲート絶縁膜およびゲート電極を形成する。
【００４４】
次に、低いドース量の不純物イオン注入を行って低濃度不純物層を形成し、続いて、絶縁膜を形成した後にエッチバックしてゲート電極の両側部にサイドウォール絶縁膜を形成する。次いで、高いドース量の不純物イオン注入を行って高濃度不純物層を形成した後、熱処理によって低濃度不純物層および高濃度不純物層の活性化を行いＬＤＤ領域およびソース／ドレイン領域を形成する。
【００４５】
次に、シリコン半導体基板上にスパッタリング法によりＣｏ等の高融点金属膜を形成し、その後、熱処理を行って高融点金属膜とシリコンとを反応させ、ゲート電極、ソース／ドレイン領域上に高融点金属シリサイド膜を形成する。未反応の高融点金属膜はウェットエッチングにより除去される。
【００４６】
以上のようにして作製されたＭＯＳＦＥＴ上には、図３に示すように、層間絶縁膜２０６が形成され、ソース／ドレイン領域２０２上の高融点金属シリサイド層２１０に接するコンタクト２０７が形成される。このコンタクトは２０７は、層間絶縁膜２０６にソース／ドレイン領域２０２上の高融点金属シリサイド層２１０に達するコンタクトホールが形成され、このコンタクトホール内にチタンや窒化チタン等のチタン含有材料からなるバリア膜２０７ｂを形成した後にアルミニウムやタングステン等の導電性材料（埋込導電部２０７ａ）を埋め込んで形成される。バリア膜２０７ｂとしては、チタン膜と窒化チタン膜がこの順で形成された積層膜を用いることが好ましい。この積層膜において、窒化チタン膜は主にバリア性を高めるため、チタン膜は主に接触抵抗を低減するために設けられる。
なお、コンタクトホール内をチタン含有材料で埋め込んでコンタクトを形成することも可能である。
【００４７】
本発明の半導体装置における重要な構成の一つは、前記第１導電型ウェルと等電位でない一方のソース／ドレイン領域に接続するコンタクトが、このソース／ドレイン領域側のＬＤＤ領域に接しないように配置されていることである。このような配置にすることより、コンタクトとＬＤＤ領域の接触に起因するリークの発生等の素子特性の低下を防止することができる。また、第１導電型ウェルと等電位の他方のソース／ドレイン領域に接続するコンタクトについては、このコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とそのソース／ドレイン領域間のゲート長方向のＬＤＤ領域幅より小さくなるように配置される。このような配置にすることにより、コンタクトがＬＤＤ領域に接してもリークの発生等の素子特性の低下が起きにくく、且つコンタクトとゲート電極との間隔を狭めることができ、半導体装置の集積度を向上させることが可能となる。
【００４８】
本実施形態のＳＲＡＭセルにおいては、負荷トランジスタＰ1、Ｐ2を、前述の図３に示すように、ＬＤＤ構造を有するｐ型ＭＯＳＦＥＴで構成し、ドレイン領域に接続するコンタクトをそのドレイン領域側のＬＤＤ領域に接しないように配置する。すなわち、ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ1（図４中のＢ1、Ｂ2に相当）を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅Ｗ3より大きくする。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。
このようにコンタクトがＬＤＤ領域に接しない配置にすることにより、ＬＤＤ領域中のボロンの吸い上げが抑制でき、結果、リークの発生を防止できる。この間隔Ｗ1（Ｂ1、Ｂ2）は、コンタクトがＬＤＤ領域に接しなければ適宜設定することができるが、０．０８μｍ以上に設定することが好ましく、メモリサイズが大きくなりすぎない程度のサイズとして、かつ量産設備の能力との兼ね合いで現状では０．１６μｍ程度に設定することができる。
【００４９】
一方、負荷トランジスタＰ1、Ｐ2において、ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ2（図４中のＡ1、Ａ2に相当）は、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅Ｗ4より小さくする。この場合、コンタクトがＬＤＤ領域と接しても、ソース領域側では不純物拡散領域の接合部にバイアスがかからないため、ボロンの吸い上げによりソース領域側のＬＤＤ領域の不純物濃度が多少変化してもリークは発生しない。この間隔Ｗ2（Ａ1、Ａ2）は、十分な絶縁性を確保する点から０．０１μｍ以上が好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。
【００５０】
また、ＬＤＤ構造を有するｎ型ＭＯＳＦＥＴで構成される駆動トランジスタＤ1、Ｄ2においても、負荷トランジスタと同様に、ドレイン領域に接続するコンタクトをそのドレイン領域側のＬＤＤ領域に接しないように配置することが好ましい。すなわち、ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔Ｗ1（図４中のＦ1、Ｆ2に相当）を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅Ｗ3より大きくすることが望ましい。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。このようにコンタクトがＬＤＤ領域に接しない配置にすることにより、その接触による素子特性への影響を防止することができる。この間隔Ｗ1（Ｆ1、Ｆ2）は、コンタクトがＬＤＤ領域に接しなければ適宜設定することができるが、０．０６μｍ以上に設定することが好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１６μｍ程度に設定することができる。
【００５１】
一方、駆動トランジスタＤ1、Ｄ2において、ソース領域に接続コンタクトとゲート電極とのゲート長方向の間隔Ｗ2（図４中のＥ1、Ｅ2に相当）は、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅Ｗ4より小さくすることが好ましい。この場合、コンタクトがＬＤＤ領域と接しても、ソース領域側では不純物拡散領域の接合部にバイアスがかからないため、この接触による素子特性への影響を受けにくい。この間隔Ｗ2（Ｅ1、Ｅ2）は、十分な絶縁性を確保する点から０．０１μｍ以上が好ましく、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。
【００５２】
負荷トランジスタ及び駆動トランジスタにおける上記の図３中の間隔Ｗ2の設定は、図４において間隔Ａ1、Ａ2、Ｅ1、Ｅ2を狭めるものであり、ワード線長手方向のメモリセル幅を縮小することができる。
【００５３】
本実施形態のＳＲＡＭセルにおいては、さらに、転送トランジスタＴ1、Ｔ2のソース／ドレイン領域に接続するコンタクトをそのソース／ドレイン領域側のＬＤＤ領域に接しないように配置することが好ましい。この場合、メモリセル外周側のソース／ドレイン領域に接続するコンタクトとゲート電極とのゲート長方向の間隔（図４中のＧ1、Ｇ2に相当）は、ゲート電極と前記ソース／ドレイン領域間のゲート長方向のＬＤＤ領域幅より大きい配置となる。さらには、コンタクトを直接不純物拡散領域に接しないようにシリサイド領域上に設けることが好ましい。この間隔Ｇ1、Ｇ2は、十分な絶縁性を確保する点から０．０６μｍ以上が好ましく、一方、メモリサイズが大きくなりすぎない程度のサイズとして０．１３μｍ程度に設定することができる。なお、他方のソース／ドレイン領域に接続するコンタクト（駆動トランジスタのドレイン領域に接続するコンタクトと共通するコンタクト）についても、そのソース／ドレイン領域側のＬＤＤ領域に接しないことが好ましい。
【００５４】
以上に説明した構成は、本発明者が、コンタクトとゲート電極との間隔は、ウェル電位と等電位となる不純物拡散領域においてはＬＤＤ領域より小さく、ウェル電位と異なる電位となる不純物拡散領域においてはＬＤＤ領域より大きくすることが好ましく、特にｐ型ＭＯＳＦＥＴについては、ウェル電位と異なる電位となる不純物拡散領域においてＬＤＤ領域より大きく、かつコンタクトをシリサイド領域上に設けることが好ましいことを見いだしたことに基づくものである。
【００５５】
以上により、リークの発生等の素子特性の低下を抑えるとともに、メモリセルを縮小することができるが、さらに、上述のソース／ドレイン領域上のコンタクトとゲート電極との間隔に関わる特定のレイアウト構造を、図５及び図６に示す構造に適用することにより、一層のメモリセルの縮小が可能となる。
【００５６】
図５及び図６に示す実施形態では、一対のローカル配線Ｌ1、Ｌ2を異なる層に配置し、下層のローカル配線を埋込溝配線で構成し、上層のローカル配線をプレート状の導電膜で構成し、基板上面（平面）から見て、上層のローカル配線（プレート状配線）の一部が下層のローカル配線（埋込溝配線）の上面の少なくとも一部と絶縁膜を介して重なるように配置する。
【００５７】
ローカル配線の一方を構成する上記埋込溝配線は、負荷トランジスタＰ1のドレイン領域上のコンタクトと駆動トランジスタＤ1のドレイン領域上のコンタクトとが一体に形成されたものである。本実施形態のＳＲＡＭセルにおいては、この埋込溝配線を、負荷トランジスタＰ1及び駆動トランジスタＤ1のいずれにおいてもドレイン領域側のＬＤＤ領域に接しないように配置する。すなわち、少なくとも活性領域上において、この埋込溝配線とゲート電極との間隔を、ゲート電極とドレイン領域間のゲート長方向のＬＤＤ領域幅より大きく設定する。
【００５８】
その他の、ソース／ドレイン領域上のコンタクトとゲート電極との間隔に関わるレイアウト構造は、前述の実施形態と同様に設定することができる。但し、図５に示す構造においては、負荷トランジスタＰ1、Ｐ2のソース領域に接続する各コンタクト２２、２３は、コンタクトとゲート電極とのゲート長方向の間隔がゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さい場合であってもソース領域側のＬＤＤ領域に接しないレイアウトをとることができる。
【００５９】
上記の構造では、リーク発生の防止およびメモリセル面積の一層の縮小化に加えて、下層のローカル配線（埋込溝配線）と上層のローカル配線（プレート状配線）とこれらの間に介在する絶縁膜とで容量素子が構成されるため、メモリセルサイズの微細化や動作電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００６０】
また、この構造によれば、下層に設ける一方のローカル配線を埋込溝配線で構成することにより、この下層のローカル配線の形成と同時に接続プラグを形成することができるため、少ない工程数で製造することができる。
【００６１】
上記ＳＲＡＭセルの具体的な構造をさらに図面を用いて説明する。
【００６２】
図５はメモリセルの平面図、図６（ａ）は図５のａ−ａ’線断面図、図６（ｂ）は図５のｂ−ｂ’線断面図である。なお、平面図においては、絶縁膜、ビット線およびビット線に接続するプラグを省略している。
【００６３】
メモリセルを構成する６個のトランジスタは、単結晶シリコンからなる半導体基板上の素子分離５によって周囲を囲まれた活性領域ＡＲに形成されている。ｎチャネル型の駆動トランジスタＤ1、Ｄ2及び転送トランジスタＴ1、Ｔ2はｐ型ウェル領域に形成されており、ｐチャネル型の負荷トランジスタＰ1、Ｐ2はｎ型ウェル領域に形成されている。
【００６４】
一対の転送トランジスタＴ1、Ｔ2のそれぞれは、ｐ型ウェルの活性領域に形成されたｎ型ソース／ドレイン領域１３ａと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極８で構成されている。このゲート電極８は、例えば、不純物導入多結晶シリコン膜とコバルトシリサイド膜等の高融点金属シリサイド膜の積層構造を有し、ワード線ＷＬと一体に構成されている。ワード線ＷＬは、第１方向（図５中では左右方向）に延在して設けられ、一対の転送トランジスタはこの第１方向に沿って互いに隣接して配置されている。また、一対の転送トランジスタはそのゲート長方向が第１方向と直交する第２方向（図５中では上下方向）と一致するように配置されている。
【００６５】
一対の駆動トランジスタＤ1、Ｄ2のそれぞれは、ｐ型ウェルの活性領域に形成されたｎ型ソース／ドレイン領域１３ａと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極９、１０で構成されている。このゲート電極９、１０は、例えば、不純物導入多結晶シリコン膜とコバルトシリサイド膜等の高融点金属シリサイド膜の積層構造を有している。
駆動用トランジスタＤ1のドレイン領域は、転送トランジスタＴ1のソース／ドレイン領域の一方と共通の活性領域に形成され、駆動用トランジスタＤ2のドレイン領域は、転送トランジスタＴ2のソース／ドレイン領域の一方と共通の活性領域に形成されている。
【００６６】
一対の負荷トランジスタＰ1、Ｐ2のそれぞれは、ｎ型ウェルの活性領域に形成されたｐ型ソース／ドレイン領域１３ｂと、この活性領域の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極９、１０で構成されている。負荷トランジスタＰ1のゲート電極９は駆動トランジスタＤ1のゲート電極と一体に構成されており、負荷トランジスタＰ2のゲート電極１０は駆動トランジスタＤ2のゲート電極と一体に構成されている。
【００６７】
一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれのソース／ドレイン領域の表面には、シート抵抗や接続プラグとの接続抵抗を低減する目的でコバルトシリサイド等の高融点金属シリサイド層（不図示）を設けていることが好ましい。
【００６８】
一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれを構成するゲート電極の側壁にはサイドウォール１２が形成されている。
【００６９】
６個のトランジスタの上部には、シリコン窒化膜１４が形成されており、このシリコン窒化膜１４の上部には厚さ３００〜１０００ｎｍ程度のＰＳＧやＢＰＳＧ等からなる第１層間絶縁膜１５が形成されている。
【００７０】
この第１層間絶縁膜１５には、一対のローカル配線の一方である埋込溝配線１６（Ｌ1）が形成されている。この埋込溝配線１６（Ｌ1）は、第１層間絶縁膜１５を開孔して形成された溝にＷ等の導電性金属が埋め込まれてなる。この埋込溝配線１６（Ｌ1）の一端部は、駆動トランジスタＤ1のドレイン領域と電気的に接続され、他端部は、負荷トランジスタＰ1のドレイン領域と電気的に接続されている。さらに、埋込溝配線１６（Ｌ1）の中央部は、駆動トランジスタＤ2と負荷トランジスタＰ2に共通のゲート電極１０と電気的に接続されている。このゲート電極１０は、駆動トランジスタＤ2のドレイン領域と負荷トランジスタＰ2のドレイン領域との間でトランジスタＤ1、Ｐ1方向へ分岐し、この分岐した部分が前記埋込溝配線１６の中央部と接触している。
【００７１】
埋込溝配線１６（Ｌ1）が形成された第１層間絶縁膜１５上には、シリコン酸化膜等からなる厚さ１０ｎｍ〜１５０ｎｍ程度の第２層間絶縁膜１７が形成されている。そして、この第２層間絶縁膜１７及び第１層間絶縁膜１５に開孔された接続孔にＷ等の導電性金属が埋め込まれてなる接続プラグが設けられている。これらの接続プラグは、６個のトランジスタのソース／ドレイン領域にそれぞれ接続するプラグ１９〜２６と、駆動トランジスタＤ1と負荷トランジスタＰ1に共通のゲート電極９に接続するプラグ１８である。
【００７２】
第２層間絶縁膜１７の上部には、厚さ１００〜２００ｎｍ程度のＴｉＮ等からなるローカル配線２７（Ｌ2）が形成されている。ローカル配線２７（Ｌ2）は、駆動トランジスタＤ1と負荷トランジスタＰ1に共通のゲート電極９に接続するプラグ１８、駆動トランジスタＤ2のドレイン領域に接続するプラグ１９、負荷トランジスタＰ2のドレイン領域に接続するプラグ２０に電気的に接続するように設けられている。また、ローカル配線２７（Ｌ2）の一部が、他方のローカル配線である前記埋込溝配線１６（Ｌ1）の上面の少なくとも一部と第２層間絶縁膜１７を介して重なるように配置される。ローカル配線２７（Ｌ2）と埋込溝配線１６（Ｌ1）とそれらの間に介在する第２層間絶縁膜とで容量素子が構成される。容量素子を設ける点からは、
ローカル配線２７（Ｌ2）が、埋込溝配線１６（Ｌ1）の上面をできるだけ覆うことが好ましく、図５に示す構成ではローカル配線２７（Ｌ2）が、埋込溝配線１６（Ｌ1）の上面全体を覆っている。
【００７３】
なお、接続プラグ２１〜２６上にはそれぞれ、上層からのビアプラグとの接続を容易にするために、ローカル配線２７（Ｌ2）と同時にパターニング形成された矩形の導電膜パターン２８〜３３が形成されている。
【００７４】
ローカル配線２７（Ｌ2）が形成された第２層間絶縁膜１７の上部には、シリコン酸化膜等からなる第３層間絶縁膜３４が形成され、その上部には、電源電圧Ｖccが印加される電源電圧線４１、及び基準電圧Ｖssが印加される基準電圧線４２が前記第１方向に沿って形成されている。電源電圧線４１は、第３層間絶縁膜３４に設けられた接続プラグ（ビアプラグ）３６、３７と第１及び第２層間絶縁膜に設けられた接続プラグ２２、２３を介して、それぞれ負荷トランジスタＰ1、Ｐ2のソース領域に電気的に接続されている。基準電圧線４２は、第３層間絶縁膜３４に設けられた接続プラグ（ビアプラグ）３５、３８と第１及び第２層間絶縁膜に設けられた接続プラグ２１、２４を介して、それぞれ駆動トランジスタＤ1、Ｄ2のソース領域に電気的に接続されている。これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてＴｉＮ等からなる膜が配置された積層膜で構成することができる。
【００７５】
なお、転送トランジスタＴ1、Ｔ2のソース／ドレイン領域の一方に電気的に接続されるように第３層間絶縁膜３４に設けたプラグ３９、４０の上部にはそれぞれ、上層からのビアプラグとの接続を容易にするために、電源電圧線４１及び基準電圧線４２と同時にパターニング形成された矩形の導電膜パターン４３、４４が形成されている。
【００７６】
電源電圧線４１及び基準電圧線４２が形成された第３層間絶縁膜３４の上部には、シリコン酸化膜等からなる第４層間絶縁膜（不図示）が形成され、その上部には、前記第２方向に沿って一対のビット線ＢＬ1、ＢＬ2（不図示）が形成されている。一方のビット線ＢＬ1は、第４層間絶縁膜に設けられた接続プラグ（ビアプラグ）と第３層間絶縁膜に設けられた接続プラグ４０と第１及び第２層間絶縁膜に設けられた接続プラグ２６を介して転送トランジスタＴ1のソース／ドレイン領域の一方に電気的に接続されている。他方のビット線ＢＬ2は、第４層間絶縁膜に設けられた接続プラグ（ビアプラグ）と第３層間絶縁膜に設けられた接続プラグ３９と第１及び第２層間絶縁膜並びに第３層間絶縁膜に設けられた接続プラグ２５を介して転送トランジスタＴ2のソース／ドレイン領域の一方に電気的に接続されている。これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてＴｉＮ等からなる膜が配置された積層膜で構成することができる。
【００７７】
次に、本発明の半導体記憶装置のＳＲＡＭセルの製造方法を図面を用いて説明する。なお、平面図においては絶縁膜を適宜省略して表記する。
【００７８】
まず、ｐ型単結晶シリコンからなる半導体基板１の主面に常法によりシリコン酸化膜２及びシリコン窒化膜３を順次形成する。続いて、常法により形成した所定のパターン形状をもつフォトレジストをマスクにしてドライエッチングを行い、シリコン窒化膜３及びシリコン酸化膜２をパターニングする。その後、残ったシリコン窒化膜３とシリコン酸化膜２をマスクにして半導体基板１をドライエッチングし、素子分離用の溝（トレンチ）４を形成する（図７、図８）。なお、図中、ＡＲで示される領域は活性領域であり、この工程においてはＡＲ以外の領域に素子分離用のトレンチ４が形成される。また、ＭＲで示される点線で囲まれた領域は１つのメモリセル領域を示す。複数のメモリセルは、隣合うメモリセル間で、ＭＲで示される長方形の前記第１方向（図７中では左右方向）に沿う各辺を対象軸としてＡＲの形状が線対称（ミラー反転）になるように配置され、且つ、ＭＲで示される長方形の前記第２方向（図７中では上下方向）に沿う各辺を基準線として前記第１方向に平行移動（シフト）した関係となるように配置される。
なお、ＭＲで示される長方形の各辺を対称軸としてＡＲの形状が線対称になるように基板上に配置することも可能である。
【００７９】
次に、図９に示すように、トレンチ４の内部にシリコン酸化膜を埋め込んで素子分離５を形成する。この素子分離５の形成は、トレンチ４を含む半導体基板１上にＣＶＤ法によりシリコン酸化膜をトレンチ４内が完全に埋め込まれるように厚く形成した後、シリコン窒化膜３をストッパとして利用し、厚く形成したシリコン酸化膜に対してエッチバックあるいは化学的機械的研磨（ＣＭＰ）を行いトレンチ４内部以外のシリコン酸化膜を除去して形成することができる。
【００８０】
次に、半導体基板１上のシリコン窒化膜３及びシリコン酸化膜２をエッチングにより除去した後、図１０及び図１１に示すように、厚さ１０〜３０ｎｍ程度の薄いシリコン酸化膜（犠牲酸化膜）２ａを形成し、続いて負荷トランジスタＰ1、Ｐ2を形成する領域にレジスト６を形成する。このレジスト６をマスクとし、前記酸化膜２ａをスルー膜としてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入して、駆動トランジスタＤ1、Ｄ2及び転送トランジスタＴ1、Ｔ2を後に設けるｐ型ウェル領域を形成する。次いで、レジスト６を除去した後、ｐ型ウェル領域上にレジストを形成し、このレジストをマスクとし、前記酸化膜２ａをスルー膜としてｎ型不純物（例えばリン又はヒ素）をイオン注入して、負荷トランジスタＰ1、Ｐ2を後に設けるｎ型ウェル領域を形成する。
【００８１】
次に、半導体基板上のシリコン酸化膜（犠牲酸化膜）２ａを除去した後、熱酸化法によりゲート酸化膜を形成し、続いて不純物導入多結晶シリコン膜を形成する。その際、不純物導入多結晶シリコン膜上にＷシリサイド膜等の高融点金属シリサイド膜を形成し、その上にキャップ層形成用のシリコン酸化膜を形成してもよい。次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い、不純物導入多結晶シリコン膜およびゲート酸化膜を同時にパターニングして、図１２及び図１３に示すように、転送トランジスタＴ1、Ｔ2のゲート電極（ワード線ＷＬ）８、駆動トランジスタＤ1、Ｄ2及び負荷トランジスタＰ1、Ｐ2のゲート電極９、１０を形成する。
【００８２】
次に、図１４及び図１５に示すトランジスタ構造を下記のようにして形成する。ｎ型ウェル領域上に形成したレジストをマスクにして、比較的少ない注入量でｎ型不純物（例えばリン又はヒ素）をイオン注入し、ｐ型ウェル領域にＬＤＤ領域１１を形成する。このレジストを除去した後、同様に、ｐ型ウェル領域上に形成したレジストをマスクにしてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入し、ｎ型ウェル領域にＬＤＤ領域１１を形成する。次いで、このレジストを除去した後、ＣＶＤ法でシリコン酸化膜を基板上に形成し、このシリコン酸化膜をエッチバックすることにより、ゲート電極の側面にサイドウォール１２を形成する。その後、ｎ型ウェル領域上に形成したレジストをマスクにして、比較的多い注入量でｎ型不純物をイオン注入し、ｐ型ウェル領域にｎ型ソース／ドレイン領域１３ａを形成する。続いて、このレジストを除去した後、同様に、ｐ型ウェル領域上に形成したレジストをマスクにしてｐ型不純物（例えばホウ素、ＢＦ2）をイオン注入し、ｎ型ウェル領域にｐ型ソース／ドレイン領域１３ｂを形成する。
【００８３】
この工程後において、好ましくは、ソース／ドレイン領域上に高融点シリサイド膜を形成する。まず、半導体基板上にスパッタリング法等でＣｏ等の高融点金属膜を形成する。次に、熱処理（アニール）を行って、高融点金属膜とソース／ドレイン領域とを反応させた後、未反応の高融点金属をエッチングにより除去する。これによりソース／ドレイン領域上に高融点金属シリサイド膜が形成される。このとき、前述の工程においてゲート電極上にＷシリサイド膜およびシリコン酸化膜を設けていない場合は、ゲート電極上にも高融点金属シリサイド膜が形成される。
【００８４】
次に、半導体基板上にＣＶＤ法でシリコン窒化膜１４を形成した後、ＰＳＧやＢＰＳＧ等からなる層間絶縁膜１５を形成する。次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い第１層間絶縁膜１５及びシリコン窒化膜１４を開孔して基板表面およびゲート電極に達する溝を形成する。この溝をＷ等の導電性金属で埋め込むことにより、図１６及び図１７に示すように、埋込溝配線からなるローカル配線１６（Ｌ1）を形成する。その際、溝への導電性金属の埋込は、例えば、スパッタリング法等でＴｉ／ＴｉＮ積層膜等からなるバリア金属膜を溝内部を含む基板上に形成した後、その溝を埋め込むようにＷ等からなる導電性金属膜をＣＶＤ法等により形成し、その後、これら金属膜に対してＣＭＰを行って溝内以外の導電性金属膜とバリア金属膜を除去することにより行うことができる。
【００８５】
次に、ＣＶＤ法によりシリコン酸化膜等からなる第２層間絶縁膜１７を形成した後、フォトレジストをマスクにしたドライエッチングを行いゲート電極９に達する接続孔と、ソース／ドレイン領域に達する接続孔（コンタクトホール）を同時に形成する。接続孔内部を含む基板表面に、Ｔｉ／ＴｉＮ積層膜等からなるバリア金属膜を形成した後、ＣＶＤ法等でこれらの接続孔を埋め込むようにＷ等の導電性金属膜を形成し、これら金属膜に対してＣＭＰを行って接続孔内以外の導電性金属膜とバリア金属膜を除去する。これにより、ゲート電極９に達する接続プラグ１８、ソース／ドレイン領域に達する接続プラグ１９〜２６が同時に形成される。
【００８６】
次に、スパッタリング法またはＣＶＤ法等によりＴｉＮ膜等の導電膜を形成し、この導電膜をフォトレジストをマスクにしてパターニングを行う。これにより、図２０及び図２１に示すように、接続プラグ１８、１９、２０に接触するローカル配線（Ｌ2）２７が形成される。その際、ローカル配線（Ｌ2）２７は、上面からみて、その一部が第２層間絶縁膜１７を介して下層のローカル配線（Ｌ1）１６の少なくとも一部と重なるように形成される。図においては、ローカル配線（Ｌ2）２７は、下層のローカル配線（Ｌ1）１６の上面全体と重なるように形成されている。
【００８７】
なお、ローカル配線（Ｌ2）２７を形成するためのパターニングの際、後に上層に形成される接続プラグ（ビアプラグ）と、各接続プラグ（コンタクトプラグ）２１〜２６との接続を容易にするために、各接続プラグ２１〜２６上に、接触し且つその上面を覆う矩形の導電膜パターン２８〜３３を同時に形成する。
【００８８】
次に、ＣＶＤ法によりシリコン酸化膜等からなる第３の層間絶縁膜３４を形成した後、フォトレジストをマスクにしてドライエッチングを行い、各導電膜パターン２８〜３３に達する接続孔（ビアホール）を形成する。接続孔内部を含む基板表面にバリア金属膜を形成した後、ＣＶＤ法等でこれらの接続孔を埋め込むようにＷ等からなる導電性金属膜を形成し、これらの金属膜に対してＣＭＰを行い接続孔以外の導電性金属膜とバリア金属を除去する。これにより、図２２及び図２３に示すように、各導電膜パターン２８〜３３に達する接続プラグ（ビアプラグ）が形成される。
【００８９】
次に、第３層間絶縁膜３４上に、図５及び図６に示すように、電源電圧Ｖccが印加される電源電圧線４１、及び基準電圧Ｖssが印加される基準電圧線４２を形成する。これらの配線は、第３層間絶縁膜３４上にスパッタリング法等でＡｌ膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Ａｌ膜をパターニングして形成することができる。その際、Ａｌ膜に代えて、バリアメタル膜（ＴｉＮ膜等）、Ａｌ膜、反射防止膜（ＴｉＮ膜等）を順次形成してなる積層膜を設けてもよい。電源電圧線４１は、接続プラグ３６、３７に接触し、負荷トランジスタＰ1、Ｐ2のそれぞれのソース領域に電気的に接続される。基準電圧線４２は、接続プラグ３５、３８に接触し、駆動トランジスタＤ1、Ｄ2のそれぞれのソース領域に電気的に接続される。
【００９０】
なお、電源電圧線４１及び基準電圧線４２を形成するためのパターニングの際、転送トランジスタのソース／ドレイン領域の一方に通じる接続プラグ３９、４０のそれぞれと、後に形成するビット線ＢＬ1、ＢＬ2に通じる接続プラグとの接続を容易にするために、各接続プラグ３９、４０上に、それぞれと接接し且つその上面を覆う矩形の導電膜パターン４３、４４を形成する。
【００９１】
次に、電源電圧線４１、基準電圧線４２等が形成された第３層間絶縁膜３４上に、ＣＶＤ法により酸化シリコン等からなる第４層間絶縁膜を形成する。次いで、フォトレジストをマスクにしたドライエッチングを行って、接続プラグ３９、４０のそれぞれの上に形成された各導電膜パターン４３、４４に達する接続孔を形成する。続いて、これらの接続孔の内部を含む第４層間絶縁膜上にバリア金属膜を形成した後、ＣＶＤ法等によりＷ等からなる導電性金属膜をこれらの接続孔が埋め込まれるように形成する。次いで、ＣＭＰを行って接続孔内部以外のこれら金属膜を除去して接続プラグを形成する。
【００９２】
次に、これらの接続プラグが形成された第４層間絶縁膜上に、ビット線ＢＬ1、ＢＬ2を形成する。これらのビット線は、第４層間絶縁膜上にスパッタリング法等でＡｌ膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Ａｌ膜をパターニングして形成することができる。その際、Ａｌ膜に代えて、バリアメタル膜（ＴｉＮ膜等）、Ａｌ膜、反射防止膜（ＴｉＮ膜等）を順次形成してなる積層膜を設けてもよい。各ビット線は、第４層間絶縁膜に形成された接続プラグのいずれかに接触し、転送トランジスタＴ1、Ｔ2のいずれかのソース／ドレイン領域の一方に電気的に接続される。
【００９３】
以上の工程により、本実施形態のメモリセルが完成する。なお、この後、例えば、ビット線が形成された第４層間絶縁膜上にパッシベーション膜を形成するなど、適宜、所望の工程を実施することができる。
【００９４】
【発明の効果】
本発明によれば、リークの発生を抑えながらメモリセル面積を低減する技術を実現でき、スタンバイ電流の低い素子特性に優れた高集積度の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用するＳＲＡＭセルの回路図である。
【図２】従来のＳＲＡＭセルのレイアウト図である。
【図３】本発明におけるＳＲＡＭセルを構成するトランジスタの模式的断面図である。
【図４】本発明のＳＲＡＭセルのレイアウト図である。
【図５】本発明の半導体記憶装置のＳＲＡＭセルの一実施形態を説明するための平面図である。
【図６】本発明の半導体記憶装置のＳＲＡＭセルの一実施形態を説明するための断面図である。
【図７】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図８】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図９】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１１】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１２】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１３】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１４】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１５】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１６】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１７】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図１８】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図１９】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図２０】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図２１】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【図２２】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための平面図である。
【図２３】本発明の半導体記憶装置のＳＲＡＭセルの製造方法を説明するための断面図である。
【符号の説明】
Ｔ1、Ｔ2 転送トランジスタ
Ｄ1、Ｄ2 駆動トランジスタ
Ｐ1、Ｐ2 負荷トランジスタ
ＢＬ1、ＢＬ2 ビット線
ＷＬ ワード線
Ｌ1、Ｌ2 ローカル配線
Ｎ1、Ｎ2 蓄積ノード
Ｖcc 電源電圧
Ｖss 基準電圧
ＡＲ 活性領域
ＭＲ 一つのメモリセル領域
１ 半導体基板
２ シリコン酸化膜
２ａ シリコン酸化膜（犠牲酸化膜）
３ シリコン窒化膜
４ トレンチ（溝）
５ 素子分離
６ レジスト
７ ゲート酸化膜
８ ゲート電極（ワード線ＷＬ）
９、１０ ゲート電極
１１ ＬＤＤ領域
１２ サイドウォール
１３ ソース／ドレイン領域
１３ａ ｎ型ソース／ドレイン領域
１３ｂ ｐ型ソース／ドレイン領域
１４ シリコン窒化膜
１５ 第１層間絶縁膜
１６ ローカル配線（Ｌ1）
１７ 第２層間絶縁膜
１８〜２６ 接続プラグ
２７ ローカル配線（Ｌ2）
２８〜３３、４３、４４ 導電膜パターン
３４ 第３層間絶縁膜
３５〜４０ 接続プラグ（ビアプラグ）
４１ 電源電圧線
４２ 基準電圧線
１１１、１１３、１１６ ローカル配線Ｌ1に接続されるコンタクト
１１２、１１４、１１５ ローカル配線Ｌ2に接続されるコンタクト
１１７、１１８ ビット線へのコンタクト
１２１ 電源電圧線へのコンタクト
１２２ 電源電圧線へのコンタクト
１２３ 基準電圧線（グランド線）へのコンタクト
１２４ 基準電圧線（グランド線）へのコンタクト
１３１、１３２ ゲート配線
２００ 半導体基板
２０１ ＬＤＤ領域
２０２ ソース／ドレイン領域
２０３ ゲート絶縁膜
２０４ サイドウォール絶縁膜
２０５ ゲート電極
２０６ 層間絶縁膜
２０７ コンタクト
２０７ａ 埋込導電部
２０７ｂ バリア膜
２１０ 高融点金属シリサイド層
Claims (9)
- 一対の駆動トランジスタ及び一対の負荷トランジスタからなるフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するＳＲＡＭを有する半導体装置において、
前記負荷トランジスタ及び前記駆動トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース領域に接続するコンタクトとゲート電極とのゲート長方向の間隔が、ゲート電極とソース領域間のゲート長方向のＬＤＤ領域幅より小さく、且つドレイン領域に接続するコンタクトがドレイン領域側のＬＤＤ領域に接しないように配置され、
前記一対の負荷トランジスタの一方の第１負荷トランジスタのドレイン領域に接続するコンタクトは、この第１負荷トランジスタのゲート電極と共通の第１導電膜配線Ａで構成されるゲート電極を持つ第１駆動トランジスタのドレイン領域に接続するコンタクトと一体に形成され、層間絶縁膜である第１絶縁膜に設けられた埋込溝配線であり、
前記埋込溝配線は、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方を構成し、
前記第１絶縁膜上に第２絶縁膜を介して設けられた第２導電膜で形成された第２導電膜配線で、前記一対のローカル配線の他方が構成されていることを特徴とする半導体装置。 - 前記転送トランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成された、低濃度の不純物拡散領域であるＬＤＤ領域および高濃度の不純物拡散領域であるソース／ドレイン領域からなるＬＤＤ構造を有し、
ソース／ドレイン領域に接続するコンタクトが、そのソース／ドレイン領域側のＬＤＤ領域に接しないように配置されている請求項１に記載の半導体装置。 - 前記コンタクトは少なくともその底部がチタン或いはチタン含有材料で構成されている請求項１又は２に記載の半導体装置。
- 前記コンタクトは、コンタクトホール内にチタン含有バリア膜を形成した後に導電性材料が埋め込まれて形成されたものである請求項１から３のいずれか一項に記載の半導体装置。
- 前記チタン含有バリア膜として、チタン膜と窒化チタン膜をこの順で形成した積層膜を設けた請求項４に記載の半導体装置。
- 前記負荷トランジスタの不純物拡散領域はボロンを含有する請求項１から５のいずれか一項に記載の半導体装置。
- 前記の負荷トランジスタ、駆動トランジスタ及び転送トランジスタのそれぞれのソース／ドレイン領域の表面に高融点金属シリサイド層が形成されている請求項１から６のいずれか一項に記載の半導体装置。
- 前記第２導電膜配線が、前記埋込溝配線の上面の少なくとも一部と前記第２絶縁膜を介して重なるように配置され、前記埋込溝配線と前記第２導電膜配線とそれらの間に介在する前記第２絶縁膜とで容量素子が構成されている請求項１から７のいずれか一項に記載の半導体装置。
- 前記埋込溝配線は、前記一対の駆動トランジスタのうちの一方の前記第１駆動トランジスタのドレイン領域と、前記一対の負荷トランジスタのうちの一方の前記第１負荷トランジスタのドレイン領域と、他方の第２駆動トランジスタ及び他方の第２負荷トランジスタのゲート電極を構成する第１導電膜配線Ｂとに接続するように配置され、
前記第２導電膜配線は、前記第１駆動トランジスタ及び前記第１負荷トランジスタのゲート電極を構成する前記第１導電膜配線Ａに接続するコンタクトと、前記第２駆動トランジスタのドレイン領域に接続するコンタクトと、前記第２負荷トランジスタのドレイン領域に接続するコンタクトとに接している請求項１から８のいずれか一項に記載の半導体装置。
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