JP2000208436A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000208436A JP2000208436A JP507599A JP507599A JP2000208436A JP 2000208436 A JP2000208436 A JP 2000208436A JP 507599 A JP507599 A JP 507599A JP 507599 A JP507599 A JP 507599A JP 2000208436 A JP2000208436 A JP 2000208436A
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Abstract
(57)【要約】
【課題】コバルトシリサイド層に達するコンタクトホー
ルを有し、コンタクト抵抗の上昇を抑制することができ
る半導体装置と製造方法を提供する。 【解決手段】基板に形成されたコバルトシリサイドから
なる第１導電層と、第１導電層の上層に形成された絶縁
膜と、絶縁膜を貫通して第１導電層に達するように開口
されたコンタクトホールと、少なくともコンタクトホー
ルの底面を被覆して形成された第１導電層の窒化を防止
するチタン、タンタル、あるいはタングステンなどの第
２導電層と、第２導電層の上層に形成された少なくとも
窒素を含有する窒化チタンなどの第３導電層とを有する
構成とする。
ルを有し、コンタクト抵抗の上昇を抑制することができ
る半導体装置と製造方法を提供する。 【解決手段】基板に形成されたコバルトシリサイドから
なる第１導電層と、第１導電層の上層に形成された絶縁
膜と、絶縁膜を貫通して第１導電層に達するように開口
されたコンタクトホールと、少なくともコンタクトホー
ルの底面を被覆して形成された第１導電層の窒化を防止
するチタン、タンタル、あるいはタングステンなどの第
２導電層と、第２導電層の上層に形成された少なくとも
窒素を含有する窒化チタンなどの第３導電層とを有する
構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に微細な径のコンタクトホールに
よる接合を有する半導体装置およびその製造方法に関す
る。
の製造方法に関し、特に微細な径のコンタクトホールに
よる接合を有する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年の半導体集積回路の微細化および高
集積化は３年で次世代へ進み、デザインルールは前世代
の７割の縮小化が行われ、縮小化に伴い半導体装置の高
速化も実現してきた。特に、近年においてはロジック部
とＤＲＡＭなどのメモリ部とを混載するＵＬＳＩデバイ
スに対する要求が高まっており、その研究開発が盛んに
行われている。
集積化は３年で次世代へ進み、デザインルールは前世代
の７割の縮小化が行われ、縮小化に伴い半導体装置の高
速化も実現してきた。特に、近年においてはロジック部
とＤＲＡＭなどのメモリ部とを混載するＵＬＳＩデバイ
スに対する要求が高まっており、その研究開発が盛んに
行われている。
【０００３】上記のようなロジック部とメモリ部とを混
載するＵＬＳＩデバイスの製造工程においては、トラン
ジスタのソース・ドレイン領域の抵抗を低減するため
に、ソース・ドレイン領域の上層に自己整合的にチタン
などの高融点金属シリサイド層を形成する方法が広く行
われている。この高融点金属シリサイド層は、ソース・
ドレイン領域の他にトランジスタのゲート電極の上層に
も形成されることがあり、自己整合的に高融点金属シリ
サイド層を形成するプロセスはサリサイド（ＳＡＬＩＣ
ＩＤＥ：Self Aligned Silicide ）プロセスとも呼ばれ
ている。
載するＵＬＳＩデバイスの製造工程においては、トラン
ジスタのソース・ドレイン領域の抵抗を低減するため
に、ソース・ドレイン領域の上層に自己整合的にチタン
などの高融点金属シリサイド層を形成する方法が広く行
われている。この高融点金属シリサイド層は、ソース・
ドレイン領域の他にトランジスタのゲート電極の上層に
も形成されることがあり、自己整合的に高融点金属シリ
サイド層を形成するプロセスはサリサイド（ＳＡＬＩＣ
ＩＤＥ：Self Aligned Silicide ）プロセスとも呼ばれ
ている。
【０００４】上記の高融点金属シリサイド層としては、
例えばチタンシリサイド（ＴｉＳｉ2 ）あるいはコバル
トシリサイド（ＣｏＳｉ2 ）が主に用いられている。中
でもコバルトシリサイドは線幅寸法が細くなった場合で
もチタンシリサイドに比べて抵抗の上昇が少ないという
利点を有している。
例えばチタンシリサイド（ＴｉＳｉ2 ）あるいはコバル
トシリサイド（ＣｏＳｉ2 ）が主に用いられている。中
でもコバルトシリサイドは線幅寸法が細くなった場合で
もチタンシリサイドに比べて抵抗の上昇が少ないという
利点を有している。
【０００５】図８（ａ）は上記のコバルトシリサイド層
がトランジスタのソース・ドレイン領域の上層の形成さ
れた半導体装置の断面図であり、図８（ｂ）は図８
（ａ）に示す半導体装置のコンタクト接合部を拡大した
断面図である。例えばＬＯＣＯＳ法により形成された素
子分離絶縁膜２０により分離されたシリコン半導体基板
１０の活性領域において、例えば酸化シリコンからなる
ゲート絶縁膜２１とその上層にポリシリコンからなるゲ
ート電極３０が形成されており、その両側部に酸化シリ
コンからなるサイドウォール絶縁膜２２が形成されてい
る。また、ゲート電極の両側部の半導体基板１０中に
は、導電性不純物を低濃度に含有する低濃度拡散層１１
と高濃度に含有する高濃度拡散層１２からなるＬＤＤ
（Lightly Doped Drain ）構造のソース・ドレイン拡散
層が形成されている。以上で、ＭＯＳ電界効果トランジ
スタ（ＦＥＴ）が構成されている。
がトランジスタのソース・ドレイン領域の上層の形成さ
れた半導体装置の断面図であり、図８（ｂ）は図８
（ａ）に示す半導体装置のコンタクト接合部を拡大した
断面図である。例えばＬＯＣＯＳ法により形成された素
子分離絶縁膜２０により分離されたシリコン半導体基板
１０の活性領域において、例えば酸化シリコンからなる
ゲート絶縁膜２１とその上層にポリシリコンからなるゲ
ート電極３０が形成されており、その両側部に酸化シリ
コンからなるサイドウォール絶縁膜２２が形成されてい
る。また、ゲート電極の両側部の半導体基板１０中に
は、導電性不純物を低濃度に含有する低濃度拡散層１１
と高濃度に含有する高濃度拡散層１２からなるＬＤＤ
（Lightly Doped Drain ）構造のソース・ドレイン拡散
層が形成されている。以上で、ＭＯＳ電界効果トランジ
スタ（ＦＥＴ）が構成されている。
【０００６】上記のＭＯＳＦＥＴにおいて、高濃度拡散
層１２およびゲート電極３０の上層には、抵抗値を下げ
るためにコバルトシリサイド層１２ａ，３０ａがそれぞ
れ高濃度拡散層１２およびゲート電極３０に対して自己
整合的に形成されている。また、上記のＭＯＳＦＥＴを
被覆して全面に酸化シリコンからなる層間絶縁膜２３が
形成されており、例えば一方の高濃度拡散層１２上に形
成されたコバルトシリサイド層１２ａに達するコンタク
トホールＣＨが開口されている。コンタクトホールＣＨ
内には、窒化チタンからなるバリアメタル層３２が被覆
して形成されており、その上層においてコンタクトホー
ルを埋め込むようにタングステンからなるプラグ３３ａ
が形成されており、その上層に例えばアルミニウムから
なる上層配線３４がパターン形成されている。
層１２およびゲート電極３０の上層には、抵抗値を下げ
るためにコバルトシリサイド層１２ａ，３０ａがそれぞ
れ高濃度拡散層１２およびゲート電極３０に対して自己
整合的に形成されている。また、上記のＭＯＳＦＥＴを
被覆して全面に酸化シリコンからなる層間絶縁膜２３が
形成されており、例えば一方の高濃度拡散層１２上に形
成されたコバルトシリサイド層１２ａに達するコンタク
トホールＣＨが開口されている。コンタクトホールＣＨ
内には、窒化チタンからなるバリアメタル層３２が被覆
して形成されており、その上層においてコンタクトホー
ルを埋め込むようにタングステンからなるプラグ３３ａ
が形成されており、その上層に例えばアルミニウムから
なる上層配線３４がパターン形成されている。
【０００７】上記の半導体装置の製造方法について、図
８（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図８（ｂ）に対応する断面図を用
いて説明する。まず、図９（ａ）に示す構造に至る工程
について説明する。シリコン半導体基板１０に、例えば
ＬＯＣＯＳ法により不図示の素子分離絶縁膜を形成し、
続いて活性領域において不図示のトランジスタを定法に
従い形成する。即ち、活性領域においてゲート絶縁膜お
よびゲート電極（不図示）を形成した後、導電性不純物
の低濃度拡散層（不図示）を形成し、次に、ゲート電極
の両側部にサイドウォール絶縁膜（不図示）を形成し、
さらに導電性不純物の高濃度拡散層１２を形成する。以
上でＭＯＳＦＥＴが形成される。
８（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図８（ｂ）に対応する断面図を用
いて説明する。まず、図９（ａ）に示す構造に至る工程
について説明する。シリコン半導体基板１０に、例えば
ＬＯＣＯＳ法により不図示の素子分離絶縁膜を形成し、
続いて活性領域において不図示のトランジスタを定法に
従い形成する。即ち、活性領域においてゲート絶縁膜お
よびゲート電極（不図示）を形成した後、導電性不純物
の低濃度拡散層（不図示）を形成し、次に、ゲート電極
の両側部にサイドウォール絶縁膜（不図示）を形成し、
さらに導電性不純物の高濃度拡散層１２を形成する。以
上でＭＯＳＦＥＴが形成される。
【０００８】次に、希フッ酸洗浄によりシリコン表面上
の自然酸化膜を除去した後、スパッタリング法によりコ
バルト（Ｃｏ）１０ｎｍ、窒化チタン（ＴｉＮ）５ｎｍ
をそれぞれ堆積させ、５５０℃、３０秒間のＲＴＡ（Ra
pid Thearmal Annealing）処理により、シリコン上に堆
積されたコバルト層とシリコンとを反応させる。次に、
NH4OH/H2O2/H2O（６５℃）からなる薬液に３分間浸漬
し、窒化チタン層を除去する。次に、H2SO4/H2O2（６５
℃）からなる薬液に３分間浸漬し、素子分離絶縁膜およ
びサイドウォール絶縁膜の上層に形成された未反応のコ
バルト層を除去する。その後、さらに７００℃、３０秒
間のＲＴＡ処理により、残されたコバルト層をシリサイ
ド化してコバルトシリサイド層１２ａを形成する。次
に、ＭＯＳＦＥＴを被覆して全面に例えばＣＶＤ（Chem
ical Vapor Deposition ）法により酸化シリコンを堆積
させ、層間絶縁膜２３を形成する。
の自然酸化膜を除去した後、スパッタリング法によりコ
バルト（Ｃｏ）１０ｎｍ、窒化チタン（ＴｉＮ）５ｎｍ
をそれぞれ堆積させ、５５０℃、３０秒間のＲＴＡ（Ra
pid Thearmal Annealing）処理により、シリコン上に堆
積されたコバルト層とシリコンとを反応させる。次に、
NH4OH/H2O2/H2O（６５℃）からなる薬液に３分間浸漬
し、窒化チタン層を除去する。次に、H2SO4/H2O2（６５
℃）からなる薬液に３分間浸漬し、素子分離絶縁膜およ
びサイドウォール絶縁膜の上層に形成された未反応のコ
バルト層を除去する。その後、さらに７００℃、３０秒
間のＲＴＡ処理により、残されたコバルト層をシリサイ
ド化してコバルトシリサイド層１２ａを形成する。次
に、ＭＯＳＦＥＴを被覆して全面に例えばＣＶＤ（Chem
ical Vapor Deposition ）法により酸化シリコンを堆積
させ、層間絶縁膜２３を形成する。
【０００９】次に、図９（ｂ）に示すように、フォトリ
ソグラフィー工程により、開口径０．１５〜０．３μｍ
φのコンタクトホールの開口パターンを有するレジスト
膜Ｒを形成し、プラズマエッチングなどのエッチングを
施して、層間絶縁膜２３を貫通し、コバルトシリサイド
層１２ａに達するコンタクトホールＣＨを開口する。
ソグラフィー工程により、開口径０．１５〜０．３μｍ
φのコンタクトホールの開口パターンを有するレジスト
膜Ｒを形成し、プラズマエッチングなどのエッチングを
施して、層間絶縁膜２３を貫通し、コバルトシリサイド
層１２ａに達するコンタクトホールＣＨを開口する。
【００１０】次に、図９（ｃ）に示すように、レジスト
膜Ｒを除去した後、逆スパッタリング装置により、アル
ゴンイオンや水素ラジカルなどの活性種Ｅを作用させ、
アルゴンイオンによる逆スパッタリング作用や水素ラジ
カルによる還元作用により、コンタクトホールＣＨ底部
のコバルトシリサイド層１２ａ上に形成された酸素や炭
素を含有する絶縁物Ｉを除去する。
膜Ｒを除去した後、逆スパッタリング装置により、アル
ゴンイオンや水素ラジカルなどの活性種Ｅを作用させ、
アルゴンイオンによる逆スパッタリング作用や水素ラジ
カルによる還元作用により、コンタクトホールＣＨ底部
のコバルトシリサイド層１２ａ上に形成された酸素や炭
素を含有する絶縁物Ｉを除去する。
【００１１】次に、図１０（ｄ）に示すように、例えば
熱ＣＶＤ法により、コンタクトホールＣＨの内壁を被覆
して全面に窒化チタンからなるバリアメタル層３２を３
０〜６０ｎｍの膜厚で形成する。熱ＣＶＤ法の条件とし
ては、例えば（原料ガスおよび流量：TiCl4/NH3/N2=30-
50/60-100/1000-5000sccm ，処理温度：６３０〜６８０
℃，圧力１０〜５０Ｔｏｒｒ）とする。
熱ＣＶＤ法により、コンタクトホールＣＨの内壁を被覆
して全面に窒化チタンからなるバリアメタル層３２を３
０〜６０ｎｍの膜厚で形成する。熱ＣＶＤ法の条件とし
ては、例えば（原料ガスおよび流量：TiCl4/NH3/N2=30-
50/60-100/1000-5000sccm ，処理温度：６３０〜６８０
℃，圧力１０〜５０Ｔｏｒｒ）とする。
【００１２】次に、図１０（ｅ）に示すように、例えば
ＣＶＤ法によりコンタクトホールＣＨを埋め込んで全面
にタングステンからなるプラグ用層３３を形成する。以
降の工程としては、例えばＲＩＥ（反応性イオンエッチ
ング）などによるエッチバック、あるいはＣＭＰ（Chem
ical Mechanical Polishing ）法などにより、コンタク
トホールＣＨの外部のバリアメタル層３２およびプラグ
用層３３を除去し、コンタクトホールＣＨに埋め込まれ
たプラグ３３ａを形成し、さらに例えばアルミニウムな
どの上層配線３４をプラグに接続して形成し、図８に示
す装置に至る。
ＣＶＤ法によりコンタクトホールＣＨを埋め込んで全面
にタングステンからなるプラグ用層３３を形成する。以
降の工程としては、例えばＲＩＥ（反応性イオンエッチ
ング）などによるエッチバック、あるいはＣＭＰ（Chem
ical Mechanical Polishing ）法などにより、コンタク
トホールＣＨの外部のバリアメタル層３２およびプラグ
用層３３を除去し、コンタクトホールＣＨに埋め込まれ
たプラグ３３ａを形成し、さらに例えばアルミニウムな
どの上層配線３４をプラグに接続して形成し、図８に示
す装置に至る。
【００１３】上記の製造方法においては、半導体装置の
微細化に伴ってコンタクトホールの開口径が微細化して
おり、さらにトランジスタやキャパシタなどの半導体デ
バイスが立体化していることから層間絶縁膜が厚膜化し
ており、このためにコンタクトホールが高アスペクト比
してきている。このような状況下では、上記の半導体装
置において、バリアメタル層がコンタクトホール内を占
める割合が高くなり、コンタクトホールの実質的な開口
径がより小さくなることから、プラグを形成するために
タングステンによりコンタクトホール内を埋め込むよう
に成膜することが困難となってくる。このため、ＣＶＤ
法により窒化チタンを成膜して、バリアメタル層そのも
のでコンタクトホール内を埋め込む方法が提案されてい
る。
微細化に伴ってコンタクトホールの開口径が微細化して
おり、さらにトランジスタやキャパシタなどの半導体デ
バイスが立体化していることから層間絶縁膜が厚膜化し
ており、このためにコンタクトホールが高アスペクト比
してきている。このような状況下では、上記の半導体装
置において、バリアメタル層がコンタクトホール内を占
める割合が高くなり、コンタクトホールの実質的な開口
径がより小さくなることから、プラグを形成するために
タングステンによりコンタクトホール内を埋め込むよう
に成膜することが困難となってくる。このため、ＣＶＤ
法により窒化チタンを成膜して、バリアメタル層そのも
のでコンタクトホール内を埋め込む方法が提案されてい
る。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置においては、コバルトシリサイド層を露出さ
せたコンタクトホールに対して、直接、TiCl4/NH3/N2な
どの窒素を含むガスを原料ガスとするＣＶＤ法などによ
り窒化チタン膜を成膜することから、コンタクト抵抗が
大きくなるなるという問題が生じる。これは、窒化チタ
ン膜を形成する工程において、NH3 あるいはH2/N2/Arプ
ラズマなどによりコバルトシリサイド層表面が窒化され
て、図８（ｂ）に示すように、コバルトシリサイド層１
２ａと窒化チタンのバリアメタル層３２の界面に、高抵
抗の窒化シリコン層Ｎが形成されるためである。図１１
（ａ）は、上記の半導体装置の製造方法において、ｐ+
型のシリコン層である拡散層の上層にコバルトシリサイ
ド層を形成し、さらにその上層に絶縁膜を形成し、コバ
ルトシリサイド層に達する開口径０．５μｍ、アスペク
ト比４のコンタクトホールを開口し、窒化チタン層を成
膜した場合のコンタクト抵抗を累積頻度に対してプロッ
トした図である。この図に示すように、１００〜１００
０Ωと高いコンタクト抵抗を有し、さらにその分布は広
く、コンタクト抵抗が大きくばらついている。
半導体装置においては、コバルトシリサイド層を露出さ
せたコンタクトホールに対して、直接、TiCl4/NH3/N2な
どの窒素を含むガスを原料ガスとするＣＶＤ法などによ
り窒化チタン膜を成膜することから、コンタクト抵抗が
大きくなるなるという問題が生じる。これは、窒化チタ
ン膜を形成する工程において、NH3 あるいはH2/N2/Arプ
ラズマなどによりコバルトシリサイド層表面が窒化され
て、図８（ｂ）に示すように、コバルトシリサイド層１
２ａと窒化チタンのバリアメタル層３２の界面に、高抵
抗の窒化シリコン層Ｎが形成されるためである。図１１
（ａ）は、上記の半導体装置の製造方法において、ｐ+
型のシリコン層である拡散層の上層にコバルトシリサイ
ド層を形成し、さらにその上層に絶縁膜を形成し、コバ
ルトシリサイド層に達する開口径０．５μｍ、アスペク
ト比４のコンタクトホールを開口し、窒化チタン層を成
膜した場合のコンタクト抵抗を累積頻度に対してプロッ
トした図である。この図に示すように、１００〜１００
０Ωと高いコンタクト抵抗を有し、さらにその分布は広
く、コンタクト抵抗が大きくばらついている。
【００１５】図１１（ｂ）は、シリコン（Ｓｉ）層の上
層に形成されたコバルトシリサイド（ＣｏＳｉ2 ）層の
上層に直接TiCl4/H2/N2/Arプラズマの反応を用いて窒化
チタン（ＴｉＮ）膜を形成した場合の深さ方向の組成プ
ロファイルをＳＩＭＳ（二次イオン質量分析）法により
分析した結果を示す図である。横軸はスパッタリング時
間であり、深さ方向への距離を示す。縦軸はＳＩＭＳ信
号の相対強度である。コバルトシリサイド層からバルク
のシリコンへのチタン（Ｔｉ）の拡散は見られないが、
窒化チタン（ＴｉＮ）が拡散しており、さらに窒化チタ
ン（ＴｉＮ）／コバルトシリサイド（ＣｏＳｉ2 ）界面
にシリコン（Ｓｉ）のパイルアップ層が形成されてい
る。この結果から、コバルトシリサイド層の上層に直接
窒化チタンを堆積した場合、コバルトシリサイド層表面
にてシリコンが窒化され、明らかに窒化シリコン層が形
成されていることがわかる。このような窒化シリコン層
は高抵抗であるので、コバルトシリサイド層と窒化チタ
ン層の導通が妨げられ、コンタクト抵抗が上昇してしま
う。
層に形成されたコバルトシリサイド（ＣｏＳｉ2 ）層の
上層に直接TiCl4/H2/N2/Arプラズマの反応を用いて窒化
チタン（ＴｉＮ）膜を形成した場合の深さ方向の組成プ
ロファイルをＳＩＭＳ（二次イオン質量分析）法により
分析した結果を示す図である。横軸はスパッタリング時
間であり、深さ方向への距離を示す。縦軸はＳＩＭＳ信
号の相対強度である。コバルトシリサイド層からバルク
のシリコンへのチタン（Ｔｉ）の拡散は見られないが、
窒化チタン（ＴｉＮ）が拡散しており、さらに窒化チタ
ン（ＴｉＮ）／コバルトシリサイド（ＣｏＳｉ2 ）界面
にシリコン（Ｓｉ）のパイルアップ層が形成されてい
る。この結果から、コバルトシリサイド層の上層に直接
窒化チタンを堆積した場合、コバルトシリサイド層表面
にてシリコンが窒化され、明らかに窒化シリコン層が形
成されていることがわかる。このような窒化シリコン層
は高抵抗であるので、コバルトシリサイド層と窒化チタ
ン層の導通が妨げられ、コンタクト抵抗が上昇してしま
う。
【００１６】本発明は上記の状況を鑑みてなされたもの
であり、従って本発明は、微細加工時の抵抗の上昇が少
ないコバルトシリサイドを用いて、コバルトシリサイド
層に達するコンタクトホールを有していても、コンタク
ト抵抗の上昇を抑制することができる半導体装置と、そ
の製造方法を提供することを目的とする。
であり、従って本発明は、微細加工時の抵抗の上昇が少
ないコバルトシリサイドを用いて、コバルトシリサイド
層に達するコンタクトホールを有していても、コンタク
ト抵抗の上昇を抑制することができる半導体装置と、そ
の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板に形成されたコバルト
シリサイドからなる第１導電層と、前記第１導電層の上
層に形成された絶縁膜と、前記絶縁膜を貫通して前記第
１導電層に達するように開口されたコンタクトホール
と、少なくとも前記コンタクトホールの底面を被覆して
形成された前記第１導電層の窒化を防止する第２導電層
と、前記第２導電層の上層に形成された少なくとも窒素
を含有する第３導電層とを有する。
め、本発明の半導体装置は、基板に形成されたコバルト
シリサイドからなる第１導電層と、前記第１導電層の上
層に形成された絶縁膜と、前記絶縁膜を貫通して前記第
１導電層に達するように開口されたコンタクトホール
と、少なくとも前記コンタクトホールの底面を被覆して
形成された前記第１導電層の窒化を防止する第２導電層
と、前記第２導電層の上層に形成された少なくとも窒素
を含有する第３導電層とを有する。
【００１８】上記の本発明の半導体装置は、好適には、
前記第２導電層が前記コンタクトホールの内壁を全面に
被覆して形成されている。
前記第２導電層が前記コンタクトホールの内壁を全面に
被覆して形成されている。
【００１９】上記の本発明の半導体装置は、好適には、
前記第３導電層が前記コンタクトホールを埋め込んで形
成されている。あるいは好適には、前記第３導電層が前
記コンタクトホールの内壁を被覆して形成されており、
前記第３導電層の上層に第４導電層が前記コンタクトホ
ールを埋め込んで形成されている。
前記第３導電層が前記コンタクトホールを埋め込んで形
成されている。あるいは好適には、前記第３導電層が前
記コンタクトホールの内壁を被覆して形成されており、
前記第３導電層の上層に第４導電層が前記コンタクトホ
ールを埋め込んで形成されている。
【００２０】上記の本発明の半導体装置は、好適には、
前記第２導電層が少なくともチタン、タンタル、コバル
ト、シリコンあるいはタングステンのいずれかを含有す
る。また、好適には、前記第３導電層が窒化チタンを含
有する。
前記第２導電層が少なくともチタン、タンタル、コバル
ト、シリコンあるいはタングステンのいずれかを含有す
る。また、好適には、前記第３導電層が窒化チタンを含
有する。
【００２１】上記の本発明の半導体装置は、好適には、
前記基板にトランジスタが形成されており、前記第１導
電層が、前記トランジスタのソース・ドレイン領域を被
覆して形成されている。
前記基板にトランジスタが形成されており、前記第１導
電層が、前記トランジスタのソース・ドレイン領域を被
覆して形成されている。
【００２２】上記の本発明の半導体装置は、トランジス
タのソース・ドレイン領域などに形成されたコバルトシ
リサイド層を露出させたコンタクトホールに対して、少
なくともコンタクトホールの底面を被覆してチタン、タ
ンタル、コバルト、シリコンあるいはタングステンなど
からなり、コバルトシリサイド層の窒化を防止する第２
導電層が形成されており、その上層に少なくとも窒素を
含有する第３導電層が形成されている構成を有する。コ
ンタクトホールは、この第３導電層あるいはこれと別な
第４導電層により埋め込まれる。窒化チタン膜などの窒
素を含有する第３導電層によるコバルトシリサイド層の
窒化をコンタクトホールの底面を被覆している第２導電
層が防止し、高抵抗な窒化シリコン層の形成を防止する
ことができ、従ってコンタクト抵抗の上昇を防止するこ
とが可能である。
タのソース・ドレイン領域などに形成されたコバルトシ
リサイド層を露出させたコンタクトホールに対して、少
なくともコンタクトホールの底面を被覆してチタン、タ
ンタル、コバルト、シリコンあるいはタングステンなど
からなり、コバルトシリサイド層の窒化を防止する第２
導電層が形成されており、その上層に少なくとも窒素を
含有する第３導電層が形成されている構成を有する。コ
ンタクトホールは、この第３導電層あるいはこれと別な
第４導電層により埋め込まれる。窒化チタン膜などの窒
素を含有する第３導電層によるコバルトシリサイド層の
窒化をコンタクトホールの底面を被覆している第２導電
層が防止し、高抵抗な窒化シリコン層の形成を防止する
ことができ、従ってコンタクト抵抗の上昇を防止するこ
とが可能である。
【００２３】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、基板にコバルトシリサイド
からなる第１導電層を形成する工程と、前記第１導電層
の上層に絶縁膜を形成する工程と、前記絶縁膜を貫通し
て前記第１導電層に達するようにコンタクトホールを開
口する工程と、少なくとも前記コンタクトホールの底面
を被覆して前記第１導電層の窒化を防止する第２導電層
を形成する工程と、前記第２導電層の上層に少なくとも
窒素を含有する第３導電層を形成する工程とを有する。
の半導体装置の製造方法は、基板にコバルトシリサイド
からなる第１導電層を形成する工程と、前記第１導電層
の上層に絶縁膜を形成する工程と、前記絶縁膜を貫通し
て前記第１導電層に達するようにコンタクトホールを開
口する工程と、少なくとも前記コンタクトホールの底面
を被覆して前記第１導電層の窒化を防止する第２導電層
を形成する工程と、前記第２導電層の上層に少なくとも
窒素を含有する第３導電層を形成する工程とを有する。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記第３導電層を形成する工程においては、
原料ガスとして窒素を含有するガスを用いる。
好適には、前記第３導電層を形成する工程においては、
原料ガスとして窒素を含有するガスを用いる。
【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記第２導電層を形成する工程においては、
前記コンタクトホールの内壁を全面に被覆して形成す
る。
好適には、前記第２導電層を形成する工程においては、
前記コンタクトホールの内壁を全面に被覆して形成す
る。
【００２６】上記の本発明の半導体装置の製造方法は、
好適には、前記第３導電層を形成する工程においては、
前記コンタクトホールを埋め込んで形成する。あるいは
好適には、前記第３導電層を形成する工程においては、
前記コンタクトホールの内壁を被覆して形成し、前記第
３導電層の上層に第４導電層を前記コンタクトホールを
埋め込んで形成する工程をさらに有する。
好適には、前記第３導電層を形成する工程においては、
前記コンタクトホールを埋め込んで形成する。あるいは
好適には、前記第３導電層を形成する工程においては、
前記コンタクトホールの内壁を被覆して形成し、前記第
３導電層の上層に第４導電層を前記コンタクトホールを
埋め込んで形成する工程をさらに有する。
【００２７】上記の本発明の半導体装置の製造方法は、
好適には、前記第２導電層を形成する工程においては、
少なくともチタン、タンタル、コバルト、シリコンある
いはタングステンのいずれかを含有する導電層を形成す
る。また、好適には、前記第３導電層を形成する工程に
おいては、窒化チタンを含有する導電層を形成する。
好適には、前記第２導電層を形成する工程においては、
少なくともチタン、タンタル、コバルト、シリコンある
いはタングステンのいずれかを含有する導電層を形成す
る。また、好適には、前記第３導電層を形成する工程に
おいては、窒化チタンを含有する導電層を形成する。
【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記第１導電層を形成する工程の前に、前記
基板にトランジスタを形成する工程をさらに有し、前記
第１導電層を形成する工程においては、前記トランジス
タのソース・ドレイン領域を被覆して形成する。
好適には、前記第１導電層を形成する工程の前に、前記
基板にトランジスタを形成する工程をさらに有し、前記
第１導電層を形成する工程においては、前記トランジス
タのソース・ドレイン領域を被覆して形成する。
【００２９】上記の本発明の半導体装置の製造方法は、
基板にコバルトシリサイドからなる第１導電層を形成
し、第１導電層の上層に絶縁膜を形成し、絶縁膜を貫通
して第１導電層に達するようにコンタクトホールを開口
する。次に、少なくともコンタクトホールの底面を被覆
して第１導電層の窒化を防止する第２導電層を形成し、
次に、第２導電層の上層に少なくとも窒素を含有する第
３導電層を形成する。
基板にコバルトシリサイドからなる第１導電層を形成
し、第１導電層の上層に絶縁膜を形成し、絶縁膜を貫通
して第１導電層に達するようにコンタクトホールを開口
する。次に、少なくともコンタクトホールの底面を被覆
して第１導電層の窒化を防止する第２導電層を形成し、
次に、第２導電層の上層に少なくとも窒素を含有する第
３導電層を形成する。
【００３０】上記の本発明の半導体装置の製造方法によ
れば、トランジスタのソース・ドレイン領域などに形成
されたコバルトシリサイド層を露出させたコンタクトホ
ールに対して、少なくともコンタクトホールの底面を被
覆してチタン、タンタル、コバルト、シリコンあるいは
タングステンなどからなり、コバルトシリサイド層の窒
化を防止する第２導電層を形成した後に、その上層に少
なくとも窒素を含有する第３導電層を形成するので、Ti
Cl4/NH3/N2などの窒素を含むガスを原料ガスとするＣＶ
Ｄ法などにより窒化チタン膜などの第３導電層を成膜す
る工程において、コンタクトホールの底面を被覆してコ
バルトシリサイド層の窒化を防止することができ、高抵
抗な窒化シリコン層の形成を防止して、コンタクト抵抗
の上昇を防止することが可能である。
れば、トランジスタのソース・ドレイン領域などに形成
されたコバルトシリサイド層を露出させたコンタクトホ
ールに対して、少なくともコンタクトホールの底面を被
覆してチタン、タンタル、コバルト、シリコンあるいは
タングステンなどからなり、コバルトシリサイド層の窒
化を防止する第２導電層を形成した後に、その上層に少
なくとも窒素を含有する第３導電層を形成するので、Ti
Cl4/NH3/N2などの窒素を含むガスを原料ガスとするＣＶ
Ｄ法などにより窒化チタン膜などの第３導電層を成膜す
る工程において、コンタクトホールの底面を被覆してコ
バルトシリサイド層の窒化を防止することができ、高抵
抗な窒化シリコン層の形成を防止して、コンタクト抵抗
の上昇を防止することが可能である。
【００３１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００３２】第１実施形態 本実施形態に係る半導体装置について、図面を参照して
説明する。図１（ａ）は本実施形態に係る半導体装置の
断面図であり、図１（ｂ）は図１（ａ）に示す半導体装
置のコンタクト接合部を拡大した断面図である。例えば
ＬＯＣＯＳ法により形成された素子分離絶縁膜２０によ
り分離されたシリコン半導体基板１０の活性領域におい
て、例えば酸化シリコンからなるゲート絶縁膜２１とそ
の上層にポリシリコンからなるゲート電極３０が形成さ
れており、その両側部に酸化シリコンからなるサイドウ
ォール絶縁膜２２が形成されている。また、ゲート電極
の両側部の半導体基板１０中には、導電性不純物を低濃
度に含有する低濃度拡散層１１と高濃度に含有する高濃
度拡散層１２からなるＬＤＤ（Lightly Doped Drain ）
構造のソース・ドレイン拡散層が形成されている。以上
で、ＭＯＳ電界効果トランジスタ（ＦＥＴ）が構成され
ている。
説明する。図１（ａ）は本実施形態に係る半導体装置の
断面図であり、図１（ｂ）は図１（ａ）に示す半導体装
置のコンタクト接合部を拡大した断面図である。例えば
ＬＯＣＯＳ法により形成された素子分離絶縁膜２０によ
り分離されたシリコン半導体基板１０の活性領域におい
て、例えば酸化シリコンからなるゲート絶縁膜２１とそ
の上層にポリシリコンからなるゲート電極３０が形成さ
れており、その両側部に酸化シリコンからなるサイドウ
ォール絶縁膜２２が形成されている。また、ゲート電極
の両側部の半導体基板１０中には、導電性不純物を低濃
度に含有する低濃度拡散層１１と高濃度に含有する高濃
度拡散層１２からなるＬＤＤ（Lightly Doped Drain ）
構造のソース・ドレイン拡散層が形成されている。以上
で、ＭＯＳ電界効果トランジスタ（ＦＥＴ）が構成され
ている。
【００３３】上記のＭＯＳＦＥＴにおいて、高濃度拡散
層１２およびゲート電極３０の上層には、抵抗値を下げ
るためにコバルトシリサイド層１２ａ，３０ａがそれぞ
れ高濃度拡散層１２およびゲート電極３０に対して自己
整合的に形成されている。また、上記のＭＯＳＦＥＴを
被覆して全面に酸化シリコンからなる層間絶縁膜２３が
形成されており、例えば一方の高濃度拡散層１２上に形
成されたコバルトシリサイド層１２ａに達するコンタク
トホールＣＨが開口されている。コンタクトホールＣＨ
の内壁を被覆して、例えばチタンあるいはタンタルなど
からなり、コバルトシリサイド層１２ａの窒化を防止す
る窒化防止導電層３１が形成されており、その上層に例
えば窒化チタンからなるバリアメタル層３２が形成され
ており、その上層においてコンタクトホールを埋め込む
ようにタングステンからなるプラグ３３ａが形成されて
おり、その上層に例えばアルミニウムからなる上層配線
３４がパターン形成されている。
層１２およびゲート電極３０の上層には、抵抗値を下げ
るためにコバルトシリサイド層１２ａ，３０ａがそれぞ
れ高濃度拡散層１２およびゲート電極３０に対して自己
整合的に形成されている。また、上記のＭＯＳＦＥＴを
被覆して全面に酸化シリコンからなる層間絶縁膜２３が
形成されており、例えば一方の高濃度拡散層１２上に形
成されたコバルトシリサイド層１２ａに達するコンタク
トホールＣＨが開口されている。コンタクトホールＣＨ
の内壁を被覆して、例えばチタンあるいはタンタルなど
からなり、コバルトシリサイド層１２ａの窒化を防止す
る窒化防止導電層３１が形成されており、その上層に例
えば窒化チタンからなるバリアメタル層３２が形成され
ており、その上層においてコンタクトホールを埋め込む
ようにタングステンからなるプラグ３３ａが形成されて
おり、その上層に例えばアルミニウムからなる上層配線
３４がパターン形成されている。
【００３４】上記の半導体装置の製造方法について、図
１（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図１（ｂ）に対応する断面図を用
いて説明する。まず、図２（ａ）に示す構造に至る工程
について説明する。シリコン半導体基板１０に、例えば
ＬＯＣＯＳ法により不図示の素子分離絶縁膜を形成し、
続いて活性領域において不図示のトランジスタを定法に
従い形成する。即ち、活性領域においてゲート絶縁膜お
よびゲート電極（不図示）を形成した後、導電性不純物
の低濃度拡散層（不図示）を形成し、次に、ゲート電極
の両側部にサイドウォール絶縁膜（不図示）を形成し、
さらに導電性不純物の高濃度拡散層１２を形成する。以
上でＭＯＳＦＥＴが形成される。
１（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図１（ｂ）に対応する断面図を用
いて説明する。まず、図２（ａ）に示す構造に至る工程
について説明する。シリコン半導体基板１０に、例えば
ＬＯＣＯＳ法により不図示の素子分離絶縁膜を形成し、
続いて活性領域において不図示のトランジスタを定法に
従い形成する。即ち、活性領域においてゲート絶縁膜お
よびゲート電極（不図示）を形成した後、導電性不純物
の低濃度拡散層（不図示）を形成し、次に、ゲート電極
の両側部にサイドウォール絶縁膜（不図示）を形成し、
さらに導電性不純物の高濃度拡散層１２を形成する。以
上でＭＯＳＦＥＴが形成される。
【００３５】次に、希フッ酸洗浄によりシリコン表面上
の自然酸化膜を除去した後、スパッタリング法によりコ
バルト（Ｃｏ）１０ｎｍ、窒化チタン（ＴｉＮ）５ｎｍ
をそれぞれ堆積させ、５５０℃、３０秒間のＲＴＡ（Ra
pid Thearmal Annealing）処理により、シリコン上に堆
積されたコバルト層とシリコンとを反応させる。次に、
NH4OH/H2O2/H2O（６５℃）からなる薬液に３分間浸漬
し、窒化チタン層を除去する。次に、H2SO4/H2O2（６５
℃）からなる薬液に３分間浸漬し、素子分離絶縁膜およ
びサイドウォール絶縁膜の上層に形成された未反応のコ
バルト層を除去する。その後、さらに７００℃、３０秒
間のＲＴＡ処理により、残されたコバルト層をシリサイ
ド化してコバルトシリサイド層１２ａを形成する。次
に、ＭＯＳＦＥＴを被覆して全面に例えばＣＶＤ（Chem
ical Vapor Deposition ）法により酸化シリコンを堆積
させ、層間絶縁膜２３を形成する。
の自然酸化膜を除去した後、スパッタリング法によりコ
バルト（Ｃｏ）１０ｎｍ、窒化チタン（ＴｉＮ）５ｎｍ
をそれぞれ堆積させ、５５０℃、３０秒間のＲＴＡ（Ra
pid Thearmal Annealing）処理により、シリコン上に堆
積されたコバルト層とシリコンとを反応させる。次に、
NH4OH/H2O2/H2O（６５℃）からなる薬液に３分間浸漬
し、窒化チタン層を除去する。次に、H2SO4/H2O2（６５
℃）からなる薬液に３分間浸漬し、素子分離絶縁膜およ
びサイドウォール絶縁膜の上層に形成された未反応のコ
バルト層を除去する。その後、さらに７００℃、３０秒
間のＲＴＡ処理により、残されたコバルト層をシリサイ
ド化してコバルトシリサイド層１２ａを形成する。次
に、ＭＯＳＦＥＴを被覆して全面に例えばＣＶＤ（Chem
ical Vapor Deposition ）法により酸化シリコンを堆積
させ、層間絶縁膜２３を形成する。
【００３６】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー工程により、開口径０．１５〜０．３μｍ
φのコンタクトホールの開口パターンを有するレジスト
膜Ｒを形成し、プラズマエッチングなどのエッチングを
施して、層間絶縁膜２３を貫通し、コバルトシリサイド
層１２ａに達するコンタクトホールＣＨを開口する。
ソグラフィー工程により、開口径０．１５〜０．３μｍ
φのコンタクトホールの開口パターンを有するレジスト
膜Ｒを形成し、プラズマエッチングなどのエッチングを
施して、層間絶縁膜２３を貫通し、コバルトシリサイド
層１２ａに達するコンタクトホールＣＨを開口する。
【００３７】次に、図２（ｃ）に示すように、レジスト
膜Ｒを除去した後、逆スパッタリング装置により、アル
ゴンイオンや水素ラジカルなどの活性種Ｅを作用させ、
アルゴンイオンによる逆スパッタリング作用や水素ラジ
カルによる還元作用により、コンタクトホールＣＨ底部
のコバルトシリサイド層１２ａ上に形成された酸素や炭
素を含有する絶縁物Ｉを除去する。
膜Ｒを除去した後、逆スパッタリング装置により、アル
ゴンイオンや水素ラジカルなどの活性種Ｅを作用させ、
アルゴンイオンによる逆スパッタリング作用や水素ラジ
カルによる還元作用により、コンタクトホールＣＨ底部
のコバルトシリサイド層１２ａ上に形成された酸素や炭
素を含有する絶縁物Ｉを除去する。
【００３８】次に、図３（ｄ）に示すように、例えばＥ
ＣＲ（Electron Cyclotron Resonance）型のプラズマＣ
ＶＤ法、あるいは、イオン化スパッタリング法などによ
り、コンタクトホールＣＨの内壁を被覆して全面にチタ
ン（Ｔｉ）あるいはタンタル（Ｔａ）などからなり、後
工程においてコバルトシリサイド層が窒化されるのを防
止する窒化防止導電層３１を１０〜５０ｎｍの膜厚で形
成する。ＥＣＲプラズマＣＶＤ法によるチタン（Ｔｉ）
の成膜条件としては、例えば（原料ガスおよび流量：Ti
Cl4/H2/Ar=2/100/170sccm ，処理温度：４６０℃，圧力
３．５ｍＴｏｒｒ，μ波パワー：２８００Ｗ）とする。
また、イオン化スパッタリング法によりチタン（Ｔｉ）
あるいはタンタル（Ｔａ）を成膜することができ、その
条件としては、例えば、（Ar=60sccm ，処理温度：２０
０℃，圧力２０ｍＴｏｒｒ，ターゲット印加ＤＣパワ
ー：２２５０Ｗ，ＩＣＰコイル印加ＲＦパワー：２７５
０Ｗ，基板バイアス（１３．５６ＭＨｚ）：２００Ｗ）
とする。
ＣＲ（Electron Cyclotron Resonance）型のプラズマＣ
ＶＤ法、あるいは、イオン化スパッタリング法などによ
り、コンタクトホールＣＨの内壁を被覆して全面にチタ
ン（Ｔｉ）あるいはタンタル（Ｔａ）などからなり、後
工程においてコバルトシリサイド層が窒化されるのを防
止する窒化防止導電層３１を１０〜５０ｎｍの膜厚で形
成する。ＥＣＲプラズマＣＶＤ法によるチタン（Ｔｉ）
の成膜条件としては、例えば（原料ガスおよび流量：Ti
Cl4/H2/Ar=2/100/170sccm ，処理温度：４６０℃，圧力
３．５ｍＴｏｒｒ，μ波パワー：２８００Ｗ）とする。
また、イオン化スパッタリング法によりチタン（Ｔｉ）
あるいはタンタル（Ｔａ）を成膜することができ、その
条件としては、例えば、（Ar=60sccm ，処理温度：２０
０℃，圧力２０ｍＴｏｒｒ，ターゲット印加ＤＣパワ
ー：２２５０Ｗ，ＩＣＰコイル印加ＲＦパワー：２７５
０Ｗ，基板バイアス（１３．５６ＭＨｚ）：２００Ｗ）
とする。
【００３９】次に、図３（ｅ）に示すように、例えば熱
ＣＶＤ法により、窒化防止導電層３１の上層に、コンタ
クトホールＣＨの内壁を被覆して全面に窒化チタンから
なるバリアメタル層３２を３０〜６０ｎｍの膜厚で形成
する。熱ＣＶＤ法の条件としては、例えば（原料ガスお
よび流量：TiCl4/NH3/N2=30-50/60-100/1000-5000sccm
，処理温度：６３０〜６８０℃，圧力１０〜５０Ｔｏ
ｒｒ）とする。
ＣＶＤ法により、窒化防止導電層３１の上層に、コンタ
クトホールＣＨの内壁を被覆して全面に窒化チタンから
なるバリアメタル層３２を３０〜６０ｎｍの膜厚で形成
する。熱ＣＶＤ法の条件としては、例えば（原料ガスお
よび流量：TiCl4/NH3/N2=30-50/60-100/1000-5000sccm
，処理温度：６３０〜６８０℃，圧力１０〜５０Ｔｏ
ｒｒ）とする。
【００４０】次に、図３（ｆ）に示すように、例えばＣ
ＶＤ法によりコンタクトホールＣＨを埋め込んで全面に
タングステンからなるプラグ用層３３を形成する。以降
の工程としては、例えばＲＩＥ（反応性イオンエッチン
グ）などによるエッチバック、あるいはＣＭＰ（Chemic
al Mechanical Polishing ）法などにより、コンタクト
ホールＣＨの外部のバリアメタル層３２およびプラグ用
層３３を除去し、コンタクトホールＣＨに埋め込まれた
プラグ３３ａを形成し、さらに例えばアルミニウムなど
の上層配線３４をプラグに接続して形成し、図１に示す
装置に至る。
ＶＤ法によりコンタクトホールＣＨを埋め込んで全面に
タングステンからなるプラグ用層３３を形成する。以降
の工程としては、例えばＲＩＥ（反応性イオンエッチン
グ）などによるエッチバック、あるいはＣＭＰ（Chemic
al Mechanical Polishing ）法などにより、コンタクト
ホールＣＨの外部のバリアメタル層３２およびプラグ用
層３３を除去し、コンタクトホールＣＨに埋め込まれた
プラグ３３ａを形成し、さらに例えばアルミニウムなど
の上層配線３４をプラグに接続して形成し、図１に示す
装置に至る。
【００４１】また、上記の製造方法において、タングス
テンプラグを用いずに、バリアメタル層３２を形成する
ときに１５０ｎｍの膜厚で形成することにより、コンタ
クトホールＣＨ内を窒化チタンで埋め込むことも可能で
ある。
テンプラグを用いずに、バリアメタル層３２を形成する
ときに１５０ｎｍの膜厚で形成することにより、コンタ
クトホールＣＨ内を窒化チタンで埋め込むことも可能で
ある。
【００４２】（実施例１）上記の本実施形態の半導体装
置とその製造方法において、ｐ+ 型のシリコン層である
拡散層の上層にコバルトシリサイド層を形成し、さらに
その上層に絶縁膜を形成し、コバルトシリサイド層に達
する開口径０．５μｍ、アスペクト比４のコンタクトホ
ールを開口し、チタンからなる窒化防止導電層と窒化チ
タン層を成膜した場合のコンタクト抵抗を調べ、累積頻
度に対してプロットした図を図４（ａ）に示す。図中Ａ
が本実施形態の半導体装置のコンタクト抵抗であり、Ｂ
は従来例のチタンからなる窒化防止導電層を形成しなか
った半導体装置のコンタクト抵抗である。本発明の半導
体装置においては、コンタクト抵抗は５Ω程度と低く、
さらにその分布が従来例よりも狭くなっており、コンタ
クト抵抗のばらつきが小さくなっていることが確認され
た。
置とその製造方法において、ｐ+ 型のシリコン層である
拡散層の上層にコバルトシリサイド層を形成し、さらに
その上層に絶縁膜を形成し、コバルトシリサイド層に達
する開口径０．５μｍ、アスペクト比４のコンタクトホ
ールを開口し、チタンからなる窒化防止導電層と窒化チ
タン層を成膜した場合のコンタクト抵抗を調べ、累積頻
度に対してプロットした図を図４（ａ）に示す。図中Ａ
が本実施形態の半導体装置のコンタクト抵抗であり、Ｂ
は従来例のチタンからなる窒化防止導電層を形成しなか
った半導体装置のコンタクト抵抗である。本発明の半導
体装置においては、コンタクト抵抗は５Ω程度と低く、
さらにその分布が従来例よりも狭くなっており、コンタ
クト抵抗のばらつきが小さくなっていることが確認され
た。
【００４３】（実施例２）図４（ｂ）は、シリコン（Ｓ
ｉ）層の上層に形成されたコバルトシリサイド（ＣｏＳ
ｉ2 ）層の上層に、チタン（Ｔｉ）層を形成し、その上
層にTiCl4/H2/N2/Arプラズマの反応を用いて窒化チタン
（ＴｉＮ）膜を形成した場合の深さ方向の組成プロファ
イルをＡＥＳ（オージェ電子分光）法により分析した結
果を示す図である。横軸はスパッタリング時間であり、
深さ方向への距離を示す。縦軸はＡＥＳ信号の相対強度
である。窒化チタン（ＴｉＮ）膜とコバルトシリサイド
（ＣｏＳｉ2 ）層の間に形成されたチタン（Ｔｉ）層に
より、コバルトシリサイド（ＣｏＳｉ2 ）層中への窒素
の拡散が防止されており、チタン（Ｔｉ）層がコバルト
シリサイド（ＣｏＳｉ2 ）層表面の窒化防止膜として機
能していることがわかる。
ｉ）層の上層に形成されたコバルトシリサイド（ＣｏＳ
ｉ2 ）層の上層に、チタン（Ｔｉ）層を形成し、その上
層にTiCl4/H2/N2/Arプラズマの反応を用いて窒化チタン
（ＴｉＮ）膜を形成した場合の深さ方向の組成プロファ
イルをＡＥＳ（オージェ電子分光）法により分析した結
果を示す図である。横軸はスパッタリング時間であり、
深さ方向への距離を示す。縦軸はＡＥＳ信号の相対強度
である。窒化チタン（ＴｉＮ）膜とコバルトシリサイド
（ＣｏＳｉ2 ）層の間に形成されたチタン（Ｔｉ）層に
より、コバルトシリサイド（ＣｏＳｉ2 ）層中への窒素
の拡散が防止されており、チタン（Ｔｉ）層がコバルト
シリサイド（ＣｏＳｉ2 ）層表面の窒化防止膜として機
能していることがわかる。
【００４４】本実施形態の半導体装置によれば、コバル
トシリサイド層を露出させたコンタクトホールに対し
て、少なくともコンタクトホールの底面を被覆してチタ
ン、タンタル、コバルトあるいはシリコンなどからな
り、コバルトシリサイド層の窒化を防止する窒化防止導
電層が形成されており、その上層に窒化チタンなどの導
電層が形成されている構成を有する。窒化チタン膜など
の窒素を含有する導電層によるコバルトシリサイド層の
窒化をコンタクトホールの底面を被覆している窒化防止
導電層が防止し、高抵抗な窒化シリコン層の形成を防止
することができ、従ってコンタクト抵抗の上昇を防止す
ることが可能である。また、本実施形態の半導体装置の
製造方法によれば、本実施形態の半導体装置を容易に製
造でき、コバルトシリサイド層を露出させたコンタクト
ホールによる接合を形成するときに、高抵抗な窒化シリ
コン層の形成を防止してコンタクト抵抗の上昇を防止す
ることが可能である。
トシリサイド層を露出させたコンタクトホールに対し
て、少なくともコンタクトホールの底面を被覆してチタ
ン、タンタル、コバルトあるいはシリコンなどからな
り、コバルトシリサイド層の窒化を防止する窒化防止導
電層が形成されており、その上層に窒化チタンなどの導
電層が形成されている構成を有する。窒化チタン膜など
の窒素を含有する導電層によるコバルトシリサイド層の
窒化をコンタクトホールの底面を被覆している窒化防止
導電層が防止し、高抵抗な窒化シリコン層の形成を防止
することができ、従ってコンタクト抵抗の上昇を防止す
ることが可能である。また、本実施形態の半導体装置の
製造方法によれば、本実施形態の半導体装置を容易に製
造でき、コバルトシリサイド層を露出させたコンタクト
ホールによる接合を形成するときに、高抵抗な窒化シリ
コン層の形成を防止してコンタクト抵抗の上昇を防止す
ることが可能である。
【００４５】第２実施形態 本実施形態に係る半導体装置について、図面を参照して
説明する。図５（ａ）は本実施形態に係る半導体装置の
断面図であり、図５（ｂ）は図５（ａ）に示す半導体装
置のコンタクト接合部を拡大した断面図である。本実施
形態に係る半導体装置は実質的に第１実施形態に係る半
導体装置と同様であり、コンタクトホールＣＨの底部を
被覆して、例えばタングステンなどからなり、コバルト
シリサイド層１２ａの窒化を防止する窒化防止導電層３
１が形成されており、その上層にコンタクトホールＣＨ
内を被覆して例えば窒化チタンからなるバリアメタル層
３２が形成されていることが異なる。
説明する。図５（ａ）は本実施形態に係る半導体装置の
断面図であり、図５（ｂ）は図５（ａ）に示す半導体装
置のコンタクト接合部を拡大した断面図である。本実施
形態に係る半導体装置は実質的に第１実施形態に係る半
導体装置と同様であり、コンタクトホールＣＨの底部を
被覆して、例えばタングステンなどからなり、コバルト
シリサイド層１２ａの窒化を防止する窒化防止導電層３
１が形成されており、その上層にコンタクトホールＣＨ
内を被覆して例えば窒化チタンからなるバリアメタル層
３２が形成されていることが異なる。
【００４６】上記の半導体装置の製造方法について、図
５（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図５（ｂ）に対応する断面図を用
いて説明する。まず、第１実施形態と同様に、基板に形
成された高濃度拡散層１２上にコバルトシリサイド層１
２ａを形成し、さらに層間絶縁膜２３を形成してコバル
トシリサイド層１２ａに達するコンタクトホールＣＨを
開口し、コンタクトホールＣＨ底部のコバルトシリサイ
ド層１２ａ上に形成された酸素や炭素を含有する絶縁物
Ｉを除去する。
５（ａ）に示す半導体装置の高濃度拡散層の近傍領域を
拡大した断面図である図５（ｂ）に対応する断面図を用
いて説明する。まず、第１実施形態と同様に、基板に形
成された高濃度拡散層１２上にコバルトシリサイド層１
２ａを形成し、さらに層間絶縁膜２３を形成してコバル
トシリサイド層１２ａに達するコンタクトホールＣＨを
開口し、コンタクトホールＣＨ底部のコバルトシリサイ
ド層１２ａ上に形成された酸素や炭素を含有する絶縁物
Ｉを除去する。
【００４７】次に、図６（ａ）に示すように、例えば選
択ＣＶＤ法などにより、コンタクトホールＣＨの底部を
被覆して選択的にタングステン（Ｗ）などからなり、後
工程においてコバルトシリサイド層が窒化されるのを防
止する窒化防止導電層３１を形成する。選択ＣＶＤ法に
よるタングステン（Ｗ）の成膜条件としては、例えば
（原料ガスおよび流量：WF6/SiH4/H2/Ar=10/7/1000/10s
ccm ，処理温度：２００〜２８０℃，圧力０．０５〜
０．５Ｔｏｒｒ）とする。このとき、コバルトシリサイ
ド層の表面の絶縁物を除去する逆スパッタリング処理を
行った際に、層間絶縁膜２３表面に多数のタングステン
の選択成長サイトが形成されるため、タングステン選択
成長工程において層間絶縁膜２３表面上に多数のタング
ステン核３１ａが形成される。
択ＣＶＤ法などにより、コンタクトホールＣＨの底部を
被覆して選択的にタングステン（Ｗ）などからなり、後
工程においてコバルトシリサイド層が窒化されるのを防
止する窒化防止導電層３１を形成する。選択ＣＶＤ法に
よるタングステン（Ｗ）の成膜条件としては、例えば
（原料ガスおよび流量：WF6/SiH4/H2/Ar=10/7/1000/10s
ccm ，処理温度：２００〜２８０℃，圧力０．０５〜
０．５Ｔｏｒｒ）とする。このとき、コバルトシリサイ
ド層の表面の絶縁物を除去する逆スパッタリング処理を
行った際に、層間絶縁膜２３表面に多数のタングステン
の選択成長サイトが形成されるため、タングステン選択
成長工程において層間絶縁膜２３表面上に多数のタング
ステン核３１ａが形成される。
【００４８】次に、図６（ｂ）に示すように、例えばＣ
ＭＰ法により、上記の層間絶縁膜２３表面上に形成され
た多数のタングステン核３１ａを除去する。
ＭＰ法により、上記の層間絶縁膜２３表面上に形成され
た多数のタングステン核３１ａを除去する。
【００４９】次に、図７（ｃ）に示すように、例えば熱
ＣＶＤ法により、窒化防止導電層３１の上層に、コンタ
クトホールＣＨの内壁を被覆して全面に窒化チタンから
なるバリアメタル層３２を３０〜６０ｎｍの膜厚で形成
する。熱ＣＶＤ法の条件としては、例えば（原料ガスお
よび流量：TiCl4/NH3/N2=30-50/60-100/1000-5000sccm
，処理温度：６３０〜６８０℃，圧力１０〜５０Ｔｏ
ｒｒ）とする。
ＣＶＤ法により、窒化防止導電層３１の上層に、コンタ
クトホールＣＨの内壁を被覆して全面に窒化チタンから
なるバリアメタル層３２を３０〜６０ｎｍの膜厚で形成
する。熱ＣＶＤ法の条件としては、例えば（原料ガスお
よび流量：TiCl4/NH3/N2=30-50/60-100/1000-5000sccm
，処理温度：６３０〜６８０℃，圧力１０〜５０Ｔｏ
ｒｒ）とする。
【００５０】次に、図７（ｄ）に示すように、例えばＣ
ＶＤ法によりコンタクトホールＣＨを埋め込んで全面に
タングステンからなるプラグ用層３３を形成する。以降
の工程としては、例えばＲＩＥなどによるエッチバッ
ク、あるいはＣＭＰ法などにより、コンタクトホールＣ
Ｈの外部のバリアメタル層３２およびプラグ用層３３を
除去し、コンタクトホールＣＨに埋め込まれたプラグ３
３ａを形成し、さらに例えばアルミニウムなどの上層配
線３４をプラグに接続して形成し、図５に示す半導体装
置に至る。
ＶＤ法によりコンタクトホールＣＨを埋め込んで全面に
タングステンからなるプラグ用層３３を形成する。以降
の工程としては、例えばＲＩＥなどによるエッチバッ
ク、あるいはＣＭＰ法などにより、コンタクトホールＣ
Ｈの外部のバリアメタル層３２およびプラグ用層３３を
除去し、コンタクトホールＣＨに埋め込まれたプラグ３
３ａを形成し、さらに例えばアルミニウムなどの上層配
線３４をプラグに接続して形成し、図５に示す半導体装
置に至る。
【００５１】また、上記の製造方法において、タングス
テンプラグを用いずに、バリアメタル層３２を形成する
ときに１５０ｎｍの膜厚で形成することにより、コンタ
クトホールＣＨ内を窒化チタンで埋め込むことも可能で
ある。
テンプラグを用いずに、バリアメタル層３２を形成する
ときに１５０ｎｍの膜厚で形成することにより、コンタ
クトホールＣＨ内を窒化チタンで埋め込むことも可能で
ある。
【００５２】本実施形態の半導体装置によれば、第１実
施形態と同様に、コバルトシリサイド層を露出させたコ
ンタクトホールに対して、少なくともコンタクトホール
の底面を被覆してタングステンなどからなり、コバルト
シリサイド層の窒化を防止する窒化防止導電層が形成さ
れており、その上層に窒化チタンなどの導電層が形成さ
れている構成を有する。窒化チタン膜などの窒素を含有
する導電層によるコバルトシリサイド層の窒化をコンタ
クトホールの底面を被覆している窒化防止導電層が防止
し、高抵抗な窒化シリコン層の形成を防止することがで
き、従ってコンタクト抵抗の上昇を防止することが可能
である。また、本実施形態の半導体装置の製造方法によ
れば、本実施形態の半導体装置を容易に製造でき、コバ
ルトシリサイド層を露出させたコンタクトホールによる
接合を形成するときに、高抵抗な窒化シリコン層の形成
を防止してコンタクト抵抗の上昇を防止することが可能
である。
施形態と同様に、コバルトシリサイド層を露出させたコ
ンタクトホールに対して、少なくともコンタクトホール
の底面を被覆してタングステンなどからなり、コバルト
シリサイド層の窒化を防止する窒化防止導電層が形成さ
れており、その上層に窒化チタンなどの導電層が形成さ
れている構成を有する。窒化チタン膜などの窒素を含有
する導電層によるコバルトシリサイド層の窒化をコンタ
クトホールの底面を被覆している窒化防止導電層が防止
し、高抵抗な窒化シリコン層の形成を防止することがで
き、従ってコンタクト抵抗の上昇を防止することが可能
である。また、本実施形態の半導体装置の製造方法によ
れば、本実施形態の半導体装置を容易に製造でき、コバ
ルトシリサイド層を露出させたコンタクトホールによる
接合を形成するときに、高抵抗な窒化シリコン層の形成
を防止してコンタクト抵抗の上昇を防止することが可能
である。
【００５３】本発明の半導体装置としては、ＤＲＡＭな
どのＭＯＳトランジスタの半導体装置や、バイポーラ系
の半導体装置、あるいはＡ／Ｄコンバータなど、コンタ
クト接合を有する半導体装置であれば何にでも適用で
き、特にロジック部とメモリ部とを混載するＵＬＳＩデ
バイスに採用されるサリサイドプロセスに好ましく適用
することが可能である。
どのＭＯＳトランジスタの半導体装置や、バイポーラ系
の半導体装置、あるいはＡ／Ｄコンバータなど、コンタ
クト接合を有する半導体装置であれば何にでも適用で
き、特にロジック部とメモリ部とを混載するＵＬＳＩデ
バイスに採用されるサリサイドプロセスに好ましく適用
することが可能である。
【００５４】本発明は、上記の実施の形態に限定されな
い。例えば、窒化防止導電層は、多層構成とすることが
できる。半導体基板上には、トランジスタやキャパシタ
などの種々の半導体素子を形成することができる。ま
た、窒化チタンやタングステンなどのコンタクトホール
を埋め込んで形成されている材料が少なくとも上層配線
の一部を構成してもよい。その他、本発明の要旨を逸脱
しない範囲で種々の変更を行うことができる。
い。例えば、窒化防止導電層は、多層構成とすることが
できる。半導体基板上には、トランジスタやキャパシタ
などの種々の半導体素子を形成することができる。ま
た、窒化チタンやタングステンなどのコンタクトホール
を埋め込んで形成されている材料が少なくとも上層配線
の一部を構成してもよい。その他、本発明の要旨を逸脱
しない範囲で種々の変更を行うことができる。
【００５５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、微細加工時の抵抗の上昇が少ないコバルト
シリサイドを用いて、コバルトシリサイド層に達するコ
ンタクトホールを有していても、コンタクト抵抗の上昇
を抑制することができる。
置によれば、微細加工時の抵抗の上昇が少ないコバルト
シリサイドを用いて、コバルトシリサイド層に達するコ
ンタクトホールを有していても、コンタクト抵抗の上昇
を抑制することができる。
【００５６】また、本発明の半導体装置の製造方法によ
れば、本発明の半導体装置を容易に製造でき、コバルト
シリサイド層に達するコンタクトホールにおいてコンタ
クト抵抗の上昇を抑制して形成することができる。
れば、本発明の半導体装置を容易に製造でき、コバルト
シリサイド層に達するコンタクトホールにおいてコンタ
クト抵抗の上昇を抑制して形成することができる。
【図１】図１（ａ）は第１実施形態に係る半導体装置の
断面図であり、図１（ｂ）はその要部断面図である。
断面図であり、図１（ｂ）はその要部断面図である。
【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は層間絶縁膜
の形成工程まで、（ｂ）はコンタクトホールの開口工程
まで、（ｃ）はコンタクトホール底部の絶縁物の除去工
程までを示す。
法の製造工程を示す断面図であり、（ａ）は層間絶縁膜
の形成工程まで、（ｂ）はコンタクトホールの開口工程
まで、（ｃ）はコンタクトホール底部の絶縁物の除去工
程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）は窒化
防止導電層の形成工程まで、（ｅ）はバリアメタル層の
形成工程まで、（ｆ）はプラグ用層の形成工程までを示
す。
防止導電層の形成工程まで、（ｅ）はバリアメタル層の
形成工程まで、（ｆ）はプラグ用層の形成工程までを示
す。
【図４】図４（ａ）は実施例１に係るコンタクト抵抗を
累積頻度に対してプロットした図であり、図４（ｂ）は
実施例２に係るオージェ電子分光法による深さ方法の組
成プロファイルを示す図である。
累積頻度に対してプロットした図であり、図４（ｂ）は
実施例２に係るオージェ電子分光法による深さ方法の組
成プロファイルを示す図である。
【図５】図５（ａ）は第２実施形態に係る半導体装置の
断面図であり、図５（ｂ）はその要部断面図である。
断面図であり、図５（ｂ）はその要部断面図である。
【図６】図６は第２実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は窒化防止導
電層の形成工程まで、（ｂ）はコンタクトホールの外部
に形成された導電層の除去工程までを示す。
法の製造工程を示す断面図であり、（ａ）は窒化防止導
電層の形成工程まで、（ｂ）はコンタクトホールの外部
に形成された導電層の除去工程までを示す。
【図７】図７は図６の続きの工程を示し、（ｃ）はバリ
アメタル層の形成工程まで、（ｄ）はプラグ用層の形成
工程までを示す。
アメタル層の形成工程まで、（ｄ）はプラグ用層の形成
工程までを示す。
【図８】図８（ａ）は従来例に係る半導体装置の断面図
であり、図８（ｂ）はその要部断面図である。
であり、図８（ｂ）はその要部断面図である。
【図９】図９は従来例に係る半導体装置の製造方法の製
造工程を示す断面図であり、（ａ）は層間絶縁膜の形成
工程まで、（ｂ）はコンタクトホールの開口工程まで、
（ｃ）はコンタクトホール底部の絶縁物の除去工程まで
を示す。
造工程を示す断面図であり、（ａ）は層間絶縁膜の形成
工程まで、（ｂ）はコンタクトホールの開口工程まで、
（ｃ）はコンタクトホール底部の絶縁物の除去工程まで
を示す。
【図１０】図１０は図９の続きの工程を示し、（ｄ）は
バリアメタル層の形成工程まで、（ｅ）はプラグ用層の
形成工程までを示す。
バリアメタル層の形成工程まで、（ｅ）はプラグ用層の
形成工程までを示す。
【図１１】図１１（ａ）は従来例に係るコンタクト抵抗
を累積頻度に対してプロットした図であり、図１１
（ｂ）は従来例に係る二次イオン質量分析法による深さ
方法の組成プロファイルを示す図である。
を累積頻度に対してプロットした図であり、図１１
（ｂ）は従来例に係る二次イオン質量分析法による深さ
方法の組成プロファイルを示す図である。
１０…半導体基板、１１…低濃度拡散層、１２…高濃度
拡散層、２０…素子分離絶縁膜、２１…ゲート絶縁膜、
２２…サイドウォール絶縁膜、２３…層間絶縁膜、３０
…ゲート電極、３１…窒化防止導電層、３２…バリアメ
タル層、３３…プラグ用層、３３ａ…プラグ、３４…上
層配線、１２ａ，３０ａ…コバルトシリサイド層、Ｉ…
絶縁物、Ｎ…窒化シリコン。
拡散層、２０…素子分離絶縁膜、２１…ゲート絶縁膜、
２２…サイドウォール絶縁膜、２３…層間絶縁膜、３０
…ゲート電極、３１…窒化防止導電層、３２…バリアメ
タル層、３３…プラグ用層、３３ａ…プラグ、３４…上
層配線、１２ａ，３０ａ…コバルトシリサイド層、Ｉ…
絶縁物、Ｎ…窒化シリコン。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB24 CC01 DD23 DD37 DD43 DD79 DD80 DD84 FF18 FF22 GG09 GG16 HH15 5F033 HH08 JJ18 JJ19 JJ26 JJ33 KK01 NN06 NN07 PP06 PP12 PP15 QQ31 QQ48 QQ70 QQ73 RR04 SS11 TT02 XX09
Claims (15)
- 【請求項１】基板に形成されたコバルトシリサイドから
なる第１導電層と、 前記第１導電層の上層に形成された絶縁膜と、 前記絶縁膜を貫通して前記第１導電層に達するように開
口されたコンタクトホールと、 少なくとも前記コンタクトホールの底面を被覆して形成
された前記第１導電層の窒化を防止する第２導電層と、 前記第２導電層の上層に形成された少なくとも窒素を含
有する第３導電層とを有する半導体装置。 - 【請求項２】前記第２導電層が前記コンタクトホールの
内壁を全面に被覆して形成されている請求項１記載の半
導体装置。 - 【請求項３】前記第３導電層が前記コンタクトホールを
埋め込んで形成されている請求項１記載の半導体装置。 - 【請求項４】前記第３導電層が前記コンタクトホールの
内壁を被覆して形成されており、 前記第３導電層の上層に第４導電層が前記コンタクトホ
ールを埋め込んで形成されている請求項１記載の半導体
装置。 - 【請求項５】前記第２導電層が少なくともチタン、タン
タル、コバルト、シリコンあるいはタングステンのいず
れかを含有する請求項１記載の半導体装置。 - 【請求項６】前記第３導電層が窒化チタンを含有する請
求項１記載の半導体装置。 - 【請求項７】前記基板にトランジスタが形成されてお
り、 前記第１導電層が、前記トランジスタのソース・ドレイ
ン領域を被覆して形成されている請求項１記載の半導体
装置。 - 【請求項８】基板にコバルトシリサイドからなる第１導
電層を形成する工程と、 前記第１導電層の上層に絶縁膜を形成する工程と、 前記絶縁膜を貫通して前記第１導電層に達するようにコ
ンタクトホールを開口する工程と、 少なくとも前記コンタクトホールの底面を被覆して前記
第１導電層の窒化を防止する第２導電層を形成する工程
と、 前記第２導電層の上層に少なくとも窒素を含有する第３
導電層を形成する工程とを有する半導体装置の製造方
法。 - 【請求項９】前記第３導電層を形成する工程において
は、原料ガスとして窒素を含有するガスを用いる請求項
８記載の半導体装置の製造方法。 - 【請求項１０】前記第２導電層を形成する工程において
は、前記コンタクトホールの内壁を全面に被覆して形成
する請求項８記載の半導体装置の製造方法。 - 【請求項１１】前記第３導電層を形成する工程において
は、前記コンタクトホールを埋め込んで形成する請求項
８記載の半導体装置の製造方法。 - 【請求項１２】前記第３導電層を形成する工程において
は、前記コンタクトホールの内壁を被覆して形成し、 前記第３導電層の上層に第４導電層を前記コンタクトホ
ールを埋め込んで形成する工程をさらに有する請求項８
記載の半導体装置の製造方法。 - 【請求項１３】前記第２導電層を形成する工程において
は、少なくともチタン、タンタル、コバルト、シリコン
あるいはタングステンのいずれかを含有する導電層を形
成する請求項８記載の半導体装置の製造方法。 - 【請求項１４】前記第３導電層を形成する工程において
は、窒化チタンを含有する導電層を形成する請求項８記
載の半導体装置の製造方法。 - 【請求項１５】前記第１導電層を形成する工程の前に、
前記基板にトランジスタを形成する工程をさらに有し、 前記第１導電層を形成する工程においては、前記トラン
ジスタのソース・ドレイン領域を被覆して形成する請求
項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507599A JP2000208436A (ja) | 1999-01-12 | 1999-01-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507599A JP2000208436A (ja) | 1999-01-12 | 1999-01-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208436A true JP2000208436A (ja) | 2000-07-28 |
Family
ID=11601280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP507599A Pending JP2000208436A (ja) | 1999-01-12 | 1999-01-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208436A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765272B2 (en) | 2001-04-27 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device |
| KR100469833B1 (ko) * | 2001-09-27 | 2005-02-02 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| WO2005098913A1 (ja) * | 2004-04-09 | 2005-10-20 | Tokyo Electron Limited | Ｔｉ膜およびＴｉＮ膜の成膜方法およびコンタクト構造、ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム |
| CN109309046A (zh) * | 2017-07-27 | 2019-02-05 | 格芯公司 | 形成钴接触模组的方法及藉此形成的钴接触模组 |
-
1999
- 1999-01-12 JP JP507599A patent/JP2000208436A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765272B2 (en) | 2001-04-27 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device |
| KR100469833B1 (ko) * | 2001-09-27 | 2005-02-02 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| WO2005098913A1 (ja) * | 2004-04-09 | 2005-10-20 | Tokyo Electron Limited | Ｔｉ膜およびＴｉＮ膜の成膜方法およびコンタクト構造、ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム |
| KR100735938B1 (ko) * | 2004-04-09 | 2007-07-06 | 동경 엘렉트론 주식회사 | Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체 |
| US7737005B2 (en) | 2004-04-09 | 2010-06-15 | Tokyo Electron Limited | Method for forming Ti film and TiN film, contact structure, computer readable storing medium and computer program |
| CN109309046A (zh) * | 2017-07-27 | 2019-02-05 | 格芯公司 | 形成钴接触模组的方法及藉此形成的钴接触模组 |
| CN109309046B (zh) * | 2017-07-27 | 2023-02-17 | 格芯(美国)集成电路科技有限公司 | 形成钴接触模组的方法及藉此形成的钴接触模组 |
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