KR100735938B1 - Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체 - Google Patents

Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체 Download PDF

Info

Publication number
KR100735938B1
KR100735938B1 KR1020067007190A KR20067007190A KR100735938B1 KR 100735938 B1 KR100735938 B1 KR 100735938B1 KR 1020067007190 A KR1020067007190 A KR 1020067007190A KR 20067007190 A KR20067007190 A KR 20067007190A KR 100735938 B1 KR100735938 B1 KR 100735938B1
Authority
KR
South Korea
Prior art keywords
film
gas
tin
tin film
forming
Prior art date
Application number
KR1020067007190A
Other languages
English (en)
Other versions
KR20060096036A (ko
Inventor
구니히로 다다
겐사쿠 나루시마
사토시 와카바야시
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20060096036A publication Critical patent/KR20060096036A/ko
Application granted granted Critical
Publication of KR100735938B1 publication Critical patent/KR100735938B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281—Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/905—Cleaning of reaction chamber
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/974—Substrate surface preparation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

기저의 니켈 실리사이드 막 표면을 청정화한 후, Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하고, 이 Ti막을 질화하며, 또한 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막한다.

Description

Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체{METHOD FOR FORMING Ti FILM AND TiN FILM, CONTACT STRUCTURE AND COMPUTER READABLE STORING MEDIUM}
본 발명은 반도체 장치에 있어서의 콘택트 홀(contact hole)이나 비어 홀(via hole) 등에 형성되는 Ti막 및 TiN막의 성막 방법, 접촉 구조, 컴퓨터 판독 가능한 기억 매체 및 컴퓨터 프로그램에 관한 것이다.
반도체 장치의 제조에 있어서, 장치의 고밀도화 및 고집적화의 요청에 대응하여 회로 구성을 다층 배선 구조로 하는 경향이 있기 때문에, 하층의 Si 기판이나 폴리실리콘과 상층의 배선층과의 접속부인 콘택트 홀이나, 상하의 배선층끼리의 접속부인 비어 홀 등의 층 사이의 전기적 접속을 위한 매립 기술이 중요하다.
이러한 콘택트 홀이나 비어 홀의 매립에는, 일반적으로 Al이나 W 등의 금속, 또는 이들을 주체로 하는 합금이 사용될 수 있지만, 이러한 금속이나 합금과, Si 기판이나 하층의 폴리실리콘의 전기적 접촉을 도모하기 위해서, 이들의 매립에 앞서 홀의 내측에 우선 Ti막을 성막해서 기저 Si와의 반응에 의해 접촉층으로서 티탄 실리사이드(TiSi)막을 형성하고, 또한 매립 재료의 장벽(barrier) 금속으로서 TiN막을 성막하는 것이 실행되고 있다.
이들 Ti막 및 TiN막의 성막에는 장치의 미세화 및 고집적화가 진행되어도 전기 저항이 증가하지 않고 양질인 막을 형성하는 것을 기대할 수 있고, 또한 단계 적용 범위를 양호하게 할 수 있는 화학 증착법(CVD)이 사용된다.
CVD에 의한 Ti막 및 TiN막의 성막에는 성막 가스로서 TiCl4를 사용하기 위해서, 반응 생성물로서 Cl2나 HCl이 발생하고, Ti막의 성막 후에 TiN을 성막할 때에 이들 반응 생성물에 의해 Ti막이 에칭되어버려, 상층의 TiN막과의 밀착 불량 및 매립 금속을 성막할 때의 열응력 등에 의해 Ti막의 부분에서 박리가 발생하는 문제가 생긴다.
이러한 문제에 대하여, 종래에는 Ti막의 성막 후 계속해서 NH3 가스를 공급해서 Ti막을 질화 처리하고 그 후에 TiN막을 성막하는 방법이 채용되어 왔다. 이 방법에 의하면, Ti막을 질화함으로써 Cl2나 HCl에 의한 에칭이 방지되어, Ti막 부분에서의 박리를 방지할 수 있다.
그런데, 최근, 장치의 고속화의 관점으로부터, Ti막을 성막할 때에 기저 Si와의 경계면에 접촉층으로서 티탄 실리사이드(TiSi)를 형성하는 것 대신에, Ti막의 기저로서 보다 접촉 특성이 양호한 코발트 실리사이드(CoSi2) 등의 금속 실리사이드를 형성하는 것이 실행되고 있다. 예컨대, 일본 특허 공개 공보 제 2003-59861 호 에서는 콘택트 홀 바닥부에 형성된 코발트 실리사이드 막 상에 Ti/TiN막을 성막하는 방법이 제안되어 있다. 이러한 일본 특허 공개 공보 제 2003-59861 호에서는 청정화된 코발트 실리사이드 막 표면에 Ti막을 성막하고, 양호한 경계면을 형성하는 것이 기재되어 있다. 또한, 최근에는 로직 접촉(logic contact)에 유효한 금속 실리사이드로서, 니켈 실리사이드(NiSi 등)가 주목받고 있다. 그렇지만 니켈 실리사이드는 500℃를 넘으면 NiSi로부터 고저항 상(Ni5Si2, Ni3Si)으로 상 전이하기 위해서, 니켈 실리사이드 막 상에 500℃ 이상의 고온에서 Ti/TiN막을 성막하면, NiSi가 고저항 상으로 변해서 비저항이 커지고, 그 결과 접촉 저항이 커진다. 이를 방지하기 위해서, 니켈 실리사이드 막 상에 Ti/TiN막을 성막할 경우에는 Ti막 성막, Ti막의 질화 처리 및 TiN막 성막을 500℃ 이하의 성막 온도에서 실시할 필요가 있다. 이 때문에, Ti막 성막, Ti막의 질화 처리 및 TiN막 성막을 500℃ 이하로 실행하는 저온 성막이 지향되고 있다. 또한, 최근에는 장치의 미세화에 의해 Si 기판에 형성되는 불순물 확산층이 희박해져서, 고온 처리에 의한 불순물 확산층의 확산을 억제하는 관점으로부터, Si 기판상에 Ti/TiN막을 형성할 경우에 있어서도 저온 성막 및 박막화가 요구되고 있다.
그러나, 상기 일본 특허 공개 공보 제 2003-59861 호에서는 이러한 저온 성막에 있어서는 전혀 고려되지 않고 있다. Ti막 성막, Ti막의 질화 처리 및 TiN막 성막을 500℃ 이하로 실행하는 저온 성막의 경우에는 통상의 600℃ 이상의 비교적 고온에서의 성막과 다르고, Ti막 성막 후에 질화 처리를 실행해도 Ti막의 질화가 충분히 진행되지 않으므로, 이렇게 질화가 불충분한 상태에서 TiN막의 성막을 실행하면 상술한 바와 같이 성막 가스의 반응 생성물에 의해 질화되지 않는 부분(기저와의 경계면측)의 Ti막이 에칭되어, 상층의 TiN막과의 밀착성 불량 및 매립 금속을 성막할 때의 열응력 등에 의해 Ti막의 부분에서 박리가 발생하는 경우가 있다. 더욱이, 500℃ 이하의 저온 성막을 실행해도 접촉 저항이 커지게 되는 경우가 있다.
발명의 요약
본 발명의 목적은 Si 기판 또는 그 금속 실리사이드 막을 기저로서 그 위에 Ti막 및 TiN막을 성막할 경우에 저온 성막의 경우에도 접촉 저항이 작고, 또한 박리를 억제할 수 있는, Ti막 및 TiN막의 성막 방법, 이러한 성막 방법에 의해 형성되는 접촉 구조 및 이러한 성막 방법을 실행하기 위한 제어를 실행하는 컴퓨터 판독 가능한 기억 매체 및 컴퓨터 프로그램을 제공하는 것이다.
본 발명의 제 1 실시예에 따르면, Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서 그 위에 Ti막 및 TiN막을 성막하는 성막 방법으로서, 상기 기저 표면을 청정화하는 공정과, Ti 화합물 가스를 이용하여 CVD에 의해 기저 상에 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과, 상기 Ti막을 질화하는 공정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막하는 공정을 구비하는 Ti막 및 TiN막의 성막 방법이 제공된다.
본 발명의 제 2 실시예에 따르면, Si를 포함하는 기판 및 기판상에 형성된 금속 실리사이드 막을 기저로서 그 위에 Ti막 및 TiN막을 성막하는 방법으로서, 상 기 기저 표면을 청정화하는 공정과, Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과, 상기 Ti막을 질화하는 공정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 도입하는 제 1 단계와, 상기 Ti 화합물 가스를 정지해 상기 N과 H를 포함하는 가스를 도입하는 제 2 단계를 교대로 복수 회 되풀이함으로써 TiN막을 성막하는 공정을 구비하는 Ti막 및 TiN막의 성막 방법이 제공된다.
본 발명의 제 3 실시예에 따르면, 기판상에 형성된 니켈 실리사이드 막 상에 Ti막 및 TiN막을 성막하는 방법으로서, 상기 니켈 실리사이드 막의 표면을 청정화하는 공정과, Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 동시에, 니켈 실리사이드 막과 Ti막의 경계면에 니켈 실리사이드와 Ti의 반응층을 형성하는 공정과, 상기 Ti막을 질화하는 공정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 도입하는 제 1 단계와, 상기 Ti 화합물 가스를 정지해 상기 N과 H를 포함하는 가스를 도입하는 제 2 단계를 교대로 복수 회 되풀이함으로써 TiN막을 성막하는 공정을 구비하는 Ti막 및 TiN막의 성막 방법이 제공된다.
본 발명의 제 4 실시예에 따르면, Si 기판 또는 금속 실리사이드 막으로 이루어지는 기저 상에 형성되는 접촉 구조로서, 상기 기저 상에 Ti 화합물 가스를 사용한 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하고, 상기 Ti막을 질화하고, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막함으로써 형성되어, 상기 기저 상에 형성되는 Si 또는 금속 실리사이드와 Ti의 반응층과, 상기 반응층 상에 형성된 2층 구조의 TiN막으로 이루어지는 접촉 구조가 제공된다.
본 발명의 제 5 실시예에 따르면, 니켈 실리사이드 막 상에 형성되는 접촉 구조로서, 상기 니켈 실리사이드 막 상에, Ti 화합물 가스를 사용한 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하고, 상기 Ti막을 질화하고, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막함으로써 형성되어, 상기 NiSi막 상에 형성되는 니켈 실리사이드와 Ti의 반응층과, 상기 반응층 상에 형성된 2층 구조의 TiN막으로 이루어지는 접촉 구조가 제공된다.
본 발명의 제 6 실시예에 따르면, 컴퓨터에 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에 상기 기저 표면을 청정화하는 공정과, Ti 화합물 가스를 이용하여 CVD에 의해 기저 상에 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과, 상기 Ti막을 질화하는 공정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막하는 공정을 실행하고, Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서, 그 위에 Ti막 및 TiN막을 성막함으로써 성막 장치를 제어하는 컴퓨터 판독 가능한 기억 매체가 제공된다.
본 발명의 제 7 실시예에 따르면, 컴퓨터 상에서 동작하고, 실행시에 상기 기저 표면을 청정화하는 공정과, Ti 화합물 가스를 이용하여 CVD에 의해 기저 상에 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과, 상기 Ti막을 질화하는 공 정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막하는 공정을 실행하고, Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서, 그 위에 Ti막 및 TiN막을 성막하도록 성막 장치를 제어하는 소프트웨어를 포함하는 컴퓨터 프로그램이 제공된다.
상기 Ti막 및 TiN막의 성막 방법에 있어서, 상기 기저 표면, 전형적으로는 NiSi막의 표면을 청정화하는 공정은 플라즈마에 의한 스퍼터(sputter) 에칭을 사용할 수 있다. 또한, 상기 플라즈마에 의한 스퍼터 에칭은 유도 결합 플라즈마에 의해 실행할 수 있다. 더욱이, 상기 플라즈마에 의한 스퍼터 에칭은 Ar 가스를 이용하여 바람직하게 실행할 수 있다.
상기 Ti막 및 TiN막의 성막 방법에 있어서, 상기 기저 표면, 전형적으로는 NiSi막의 표면을 청정화하는 공정은 여기(勵起)된 가스를 이용하여 실행할 수 있다. 또한, 상기 기저 표면을 청정화하는 공정은 H를 포함하는 가스 및/또는 N을 포함하는 가스의 플라즈마를 형성하고, 그 플라즈마를 Si 기판이 수용된 처리 용기 내에 도입하는 동시에, 상기 처리 용기 내에 NF3 가스를 도입해서 상기 플라즈마에 의해 NF3 가스를 여기하고, 여기된 NF3 가스에 의해 실행할 수 있다. 이 경우에, 여기된 가스를 상기 기저 표면에 작용시킨 후에 상기 기판을 열처리함으로써 얻을 수 있는 반응 생성물을 열분해해서 휘발시킬 수 있다.
상기 Ti막 및 TiN막의 성막 방법에 있어서, 상기 기저 표면, 전형적으로는 NiSi막의 표면을 청정화하는 공정은 기저 표면에 복수의 가스를 공급해서 상기 기 저 표면에서 화학 반응을 발생시킴으로써 실행할 수 있다. 또한, 상기 기저 표면을 청정화하는 공정은 기저 표면에 HF 가스 및 NH3 가스를 공급함으로써 실행할 수 있다. 이 경우에, 기저 표면에 HF 가스 및 NH3 가스를 공급해서 화학 반응을 발생시킨 후에 상기 기판을 열처리함으로써 얻을 수 있는 반응 생성물을 열분해해서 휘발시킬 수 있다.
상기 Ti막 및 TiN막의 성막 방법에 있어서, 상기 TiN막은 막 두께가 3nm 이상 50nm 이하의 범위인 것이 바람직하다. 또한, 상기 Ti 성막시의 기판 온도가 300∼500℃로 설정되는 것이 바람직하다.
상기 Ti막 및 TiN막의 성막 방법에 있어서, 기판 표면의 금속 실리사이드로서, Ni, Co, Mo, W, Pt 및 Pd로 이루어지는 그룹으로부터 선택된 금속의 실리사이드를 사용할 수 있다.
본 발명에 의하면, Si 기판 또는 기판상의 니켈 실리사이드(NiSi)와 같은 금속 실리사이드 막을 기저로서 그 위에 Ti막 및 TiN막을 성막할 경우에, Ti막의 성막에 앞서 적당한 방법으로 기저 표면을 청정화하고, 그 위에 Ti 화합물 가스를 이용하여 CVD에 의해 Ti막을 성막하며, 그 Ti막 두께를 2nm 이상 10nm 미만으로 설정했으므로, Ti와 기저의 반응층을 양호하게 형성해서 접촉 저항을 작게 할 수 있고, 더군다나 Ti막을 충분히 질화할 수 있다. 그 결과, 저온 성막이어도 접촉 저항을 낮게, 또한 Ti막 부분에서의 박리를 유효하게 방지할 수 있다.
또한 TiN막을 성막할 때에, Ti 화합물 가스 및 N과 H를 포함하는 가스를 도 입하는 제 1 단계와, Ti 화합물 가스를 정지해 N과 H를 포함하는 가스를 도입하는 제 2 단계를 교대로 복수 회 되풀이함으로써, 제 1 단계에서 성막된 TiN막이 제 2 단계의 아닐링(annealing)에 의해 효율적으로 탈(脫) Cl 되어, 저온 성막이어도 잔류 염소가 적고 비저항이 작은 양질인 막질의 TiN막을 형성할 수 있고, 그 결과, TiN막의 마모의 발생을 한층 효과적으로 억제할 수 있으며, TiN막의 박리를 보다 확실하게 방지할 수 있다.
Ti막의 성막에 앞서 실행되는 기저 표면의 청정화 처리를 플라즈마에 의한 스퍼터 에칭으로 실행함으로써, 기저 표면의 자연 산화막을 효율적으로 제거할 수 있고, 기저 표면과 Ti의 반응성을 양호하게 할 수 있다.
또한, 기저 표면의 청정화 처리를, 예컨대 리모트 플라즈마에 의해 여기된 가스로 실행함으로써, 청정화 처리가 화학적 작용을 주체로서 실행할 수 있으므로, 청정화 처리시 기저로의 피해를 저감할 수 있다. 그리고, 이러한 화학적 작용을 미치게 해서 형성된 반응 생성물은, 예컨대 열처리에 의해 열분해함으로써 휘발되어, 기저 표면의 자연 산화막을 완전히 제거할 수 있다.
또한, 기저 표면의 청정화 처리를 기저 표면에 복수의 가스, 예컨대 HF 가스 및 NH3 가스를 공급해서 상기 기저 표면에서 화학 반응을 발생시켜 실행함으로써, 기저로의 피해를 한층 저감시킬 수 있다. 그리고, 이러한 화학적 작용을 미치게 해서 형성된 반응 생성물은, 예컨대 열처리에 의해 열분해함으로써 휘발되어 기저 표면의 자연 산화막을 완전히 제거할 수 있다.
도 1a는 본 발명의 제 1 실시형태에 따른 Ti막 및 TiN막의 성막 방법의 공정을 설명하기 위한 공정도,
도 1b는 본 발명의 제 1 실시형태에 따른 Ti막 및 TiN막의 성막 방법의 공정을 설명하기 위한 공정도,
도 1c는 본 발명의 제 1 실시형태에 따른 Ti막 및 TiN막의 성막 방법의 공정을 설명하기 위한 공정도,
도 1d는 본 발명의 제 1 실시형태에 따른 Ti막 및 TiN막의 성막 방법의 공정을 설명하기 위한 공정도,
도 2는 본 발명의 성막 방법을 실시하기 위한 멀티 챔버 방식의 성막 시스템의 일례를 도시하는 개략 구성도,
도 3은 도 1의 성막 시스템에 탑재된 플라즈마 클리닝 장치를 도시하는 단면도,
도 4는 도 1의 성막 시스템에 탑재된 Ti막 성막 장치를 도시하는 단면도,
도 5는 도 1의 성막 시스템에 탑재된 TiN막 성막 장치를 도시하는 단면도,
도 6은 본 발명의 성막 방법을 실시하기 위한 멀티 챔버 방식의 성막 시스템의 다른 예를 도시하는 개략 구성도,
도 7은 도 6의 성막 시스템에 탑재된 여기 가스 클리닝 장치를 도시하는 단면도,
도 8은 도 6의 성막 시스템에 탑재된 열처리 장치를 도시하는 단면도,
도 9는 본 발명의 성막 방법을 실시하기 위한 멀티 챔버 방식의 성막 시스템의 또 다른 예를 도시하는 개략 구성도,
도 10은 도 9의 성막 시스템에 탑재된 반응 가스 클리닝 장치를 도시하는 단면도,
도 11은 도 9의 성막 시스템에 탑재된 열처리 장치의 가스 공급계의 바람직한 예를 도시하는 도면,
도 12는 Ti막 두께와 접촉 저항의 관계를 도시하는 그래프,
도 13은 TiN막 두께와 접촉 저항의 관계를 도시하는 그래프,
도 14는 기판 온도와 접촉 저항의 관계를 도시하는 그래프,
도 15는 TiN막 두께와 TiN막의 응력 관계를 도시하는 그래프.
이하, 첨부 도면을 참조해서 본 발명의 실시형태에 있어서 설명한다. 도 1a 내지 도 1d는 본 발명에 따른 Ti막 및 TiN막의 성막 방법의 일 실시형태를 설명하기 위한 공정도이다.
우선, 도 1a에 도시하는 바와 같이, 반도체 기판인 Si 기판(1) 상에 금속 실리사이드인 니켈 실리사이드(NiSi)막(2)이 형성되는 한편, 니켈 실리사이드 막(2) 상의 층 사이의 절연막(3)에 니켈 실리사이드 막(2)에 도달하는 콘택트 홀(4)이 형성된 상태에 있어서, 니켈 실리사이드 막(2)의 표면에 형성된 매우 얇은 자연 산화막 등을 제거해서 니켈 실리사이드 막(2) 표면을 청정화하고, 활성한 청정면이라고 한다(공정 1). 이로써, 니켈 실리사이드와 Ti의 반응성을 양호하게 할 수 있다.
청정화 처리로서는 ① 플라즈마에 의한 스퍼터 에칭, ② 여기된 가스에 의한 화학적 반응이 주체인 처리 및 ③ 순수한 화학 반응 및 열분해를 이용한 처리 등 여러 가지의 수법을 채용할 수 있다.
상기 ①의 스퍼터 에칭에 사용하는 플라즈마로서는 유도 결합 플라즈마가 바람직하다. 유도 결합 플라즈마는 플라즈마 밀도가 높고, 이온에 의한 기저로의 충격이 작으므로, 니켈 실리사이드 막(2) 표면에 주는 피해가 적다. 또한, 저 전자 온도보다 고밀도의 RLSA(Radial Line Slot Antenna)를 이용한 마이크로파 플라즈마를 이용하여 또한 피해가 적은 청정화 처리를 실행할 수도 있다.
또한, 상기 ②는 여기된 가스에 의한 처리이며, 플라즈마 분위기를 이용하지 않으므로 니켈 실리사이드 막(2)으로의 피해를 보다 작게 할 수 있다. 이 때의 가스 여기 원인으로서는 리모트 플라즈마가 바람직하다. 더욱이 상기 ③은 순수한 화학 반응 및 열분해만을 이용하므로 니켈 실리사이드 막(2)으로의 피해를 또한 한층 작게 할 수 있다.
공정 1의 청정화 처리 후, 계속해서 도 1b에 도시하는 바와 같이, 니켈 실리사이드 막(2)의 청정한 표면에 TiCl4 등의 Ti 화합물 가스를 사용한 CVD에 의해 Ti막(5)을 2nm 이상 10nm 미만의 막 두께로 성막하고, 니켈 실리사이드 막(2)과 Ti막(5)과의 경계면에 니켈 실리사이드(NiSi)와 Ti의 반응층(6)을, 예컨대 1∼10nm의 두께로 형성한다(공정 2). 그 다음에, 도 1c에 도시하는 바와 같이, 예컨대 NH3 가스를 이용하여 Ti막(5)에 질화 처리를 실시한다(공정 3).
그 후, 도 1d에 도시하는 바와 같이, 질화된 Ti막(5) 상에 TiCl4 등의 Ti 화합물 가스 및 NH3 등의 N과 H를 포함하는 가스를 사용한 CVD에 의해 TiN막(7)을 성막한다(공정 4).
이상의 성막 공정에 의해, 기저의 니켈 실리사이드 막(2) 상에 니켈 실리사이드와 Ti의 반응층(6)과, 농도가 다른 2층 구조의 TiN막, 즉 질화된 Ti막(5) 및 TiN막(7)으로 이루어지는 접촉 구조가 형성된다. 그리고, TiN막(7) 상에 Al, W, Cu 등을 성막해서 콘택트 홀(4)의 매립과 배선의 형성을 실행하고, Si 기판과의 전기적 접촉[저항성(ohmic) 접촉]을 도모하게 된다.
이러한 성막 공정에 있어서는, 상기 공정 1과 같이 니켈 실리사이드 막(2) 표면에 형성된 산화물을 제거해서 청정화함으로써, 그 표면은 Ti와 반응성이 높은 상태가 되고, 그 위에 Ti막(5)을 성막함으로써 니켈 실리사이드 막(2)과 Ti막(5)의 경계면에 니켈 실리사이드와 Ti의 균일한 반응층(6)을 형성할 수 있고, 그 결과 접촉 저항을 작게 할 수 있다. 이 때문에, 500℃ 이하의 저온 성막이어도 접촉 저항의 저 저항화가 가능해진다.
Ti막(5)의 막 두께가 2nm 미만의 경우에는, Ti의 부족에 의해 니켈 실리사이드 막(2)과의 경계면의 균일한 반응층(6)의 형성이 저해되어 경계면 형태가 나빠져서 접촉 저항이 커지기 때문에, 접촉 저항이 커질 우려가 있다. 한편, 10nm 이상의 경우에는, 상기 공정 3의 Ti막의 질화가 불충분하므로, Ti막의 부분, 특히 Ti막과 층 사이 절연막(3)의 사이에서 박리가 생기기 쉽다. 따라서, 상기 공정 2와 같이 Ti막(5)을 막 두께 2nm∼10nm 미만에서 성막 함으로써, 접촉 부분의 반응층(6)의 형성에 충분한 Ti막 두께를 확보하면서, Ti막의 질화도 충분히 실행되도록 할 수 있고, 접촉 저항의 저 저항화 및 박리의 억제를 달성할 수 있다.
상기 공정 4의 TiN막(7)의 성막은 Ti 화합물 가스 및 N과 H를 포함하는 가스를 도입하는 제 1 단계와, Ti 화합물 가스를 정지해 N과 H를 포함하는 가스를 도입하는 제 2 단계를 교대로 복수 회 되풀이하는 것이 바람직하다. 이러한 교호적인 가스 플로우(flow)를 실행함으로써, 제 1 단계에서 성막된 TiN막(7)이 제 2 단계의 기간에 열에 의해 효율적으로 탈 Cl 되므로, 500℃ 이하의 저온 성막이어도 잔류 염소가 적고 비저항이 작은 양질인 막질의 TiN막(7)을 형성할 수 있고, 마모의 발생을 억제할 수 있으며, 그 결과 TiN막(7)의 박리를 유효하게 방지할 수 있다. TiN막(7)의 막 두께는 막 두께가 작은 만큼 접촉 저항의 저 저항화에 유효하지만, 지나치게 작으면 금속 등의 배선 재료의 확산 장벽이 불충분하게 된다. 따라서, TiN막(7)의 막 두께는 3∼50nm에 설정하는 것이 바람직하고, 5∼20nm의 범위가 보다 바람직하다. 이로써, 접촉 저항이 낮고 또 금속 등의 배선 재료의 확산에 대한 장벽이 우수한 TiN막을 얻을 수 있다.
이상과 같이 본 실시형태에 의하면, 니켈 실리사이드 막(2) 상에 Ti막 및 TiN막을 성막할 경우에, Ti막의 성막에 앞서 기저인 니켈 실리사이드 막(2)의 표면을 청정화하고, 또한 Ti막 두께를 2nm 이상 10nm 미만으로서 기저와의 반응층이 양호하게 형성되도록 Ti막의 질화가 충분히 실행되어야 하므로, 500℃ 이하의 저온 성막이어도 접촉 저항의 저 저항화가 가능해지고, 또한 박리를 억제할 수 있다. 그리고, 이렇게 저온 성막에 의한 불량을 해소할 수 있으므로, 저온 성막에 의해 니켈 실리사이드 막(2)을 비저항이 작은 저저항 상의 NiSi에 유지하면서, 저온 성막에 의한 불량을 발생시키지 않고, 매우 양호한 접촉이 달성된다. 저온 성막 하에서 생성되는 저저항 상의 NiSi는 Ni와 Si 기판의 불순물 확산층 중의 Si가 1 대 1로 결합한 상태이기 때문에, 예컨대 항상 Co와 Si가 1 대 2로 결합해서 형성되는 코발트 실리사이드(CoSi2)막에 비해, 불순물 확산층 중의 Si의 소비가 적고, 불순물 확산층 영역이 좁아서 불량이 생기기 어렵다. 이 때문에, 양호한 접촉 특성을 얻을 수 있는 점에 있어서 유리하다. 따라서, 니켈 실리사이드 막을 기저로서, 저온 성막에 의해 Ti/TiN막을 성막해서 형성되는 본 실시형태의 접촉 구조는 차세대의 접촉 구조로서 유망하다.
다음에, 본 실시형태의 상기 공정 1 내지 공정 4를 실시하기 위한 구체적인 장치 구성에 대해서 설명한다. 도 2는 본 실시형태의 상기 공정 1 내지 공정 4를 실시하기 위한 멀티 챔버 방식의 성막 시스템의 일례를 도시하는 개략 구성도이다.
도 2에 도시하는 바와 같이, 이 성막 시스템(100)은 반도체 기판인 Si 웨이퍼(이하, 웨이퍼로 기재함)를 반송하기 위한 6각형의 웨이퍼 반송실(11)을 갖고 있고, 그 네 변에는 각각 소정의 처리 장치가 접속되는 접속 포트(11a, 11b, 11c, 11d)를 갖고 있다. 접속 포트(11a)에는 상기 공정 1의 청정화 처리를 실시하기 위한 플라즈마 클리닝(cleaning) 장치(12)가 접속되고, 접속 포트(11b)에는 상기 공정 2 및 공정 3의 Ti막 성막 및 Ti막의 질화 처리를 실시하는 Ti막 성막 장치(13)가 접속되며, 접속 포트(11c)에는 상기 공정 4의 TiN막 성막을 실시하는 TiN막 성막 장치(14)가 접속되어 있다. 접속 포트(11d)에는 처리 장치가 접속되지 않지만, 필요에 따라서 적당한 처리 장치가 접속 가능하다. 또한, 웨이퍼 반송실(11)의 다른 2개의 변에는 각각 로드록(load lock)실(16, 17)이 설치된다. 이들 로드록실(16, 17)의 웨이퍼 반송실(11)과 반대측에는 웨이퍼 반입출실(18)이 설치되어 있고, 웨이퍼 반입출실(18)의 로드록실(16, 17)과 반대측에는 웨이퍼(W)를 수용 가능한 3개의 후프(FOUP)(F)를 부착한 포트(19, 20, 21)가 설치된다.
플라즈마 클리닝 장치(12), Ti막 성막 장치(13), TiN막 성막 장치(14) 및 로드록실(16, 17)은 동일 도면에 도시되고, 게이트 밸브(G)를 거쳐서 접속되어 이들은 각 게이트 밸브(G)를 개방함으로써 웨이퍼 반송실(11)과 연통되고, 각 게이트 밸브(G)를 닫음으로써 웨이퍼 반송실(11)로부터 차단된다. 또한, 로드록실(16, 17)의 웨이퍼 반입출실(18)에 접속되는 부분에도 게이트 밸브(G)가 설치되어 있어, 로드록실(16, 17)은 게이트 밸브(G)를 개방함으로써 웨이퍼 반입출실(18)에 연통되고, 이들을 닫음으로써 웨이퍼 반입출실(18)로부터 차단된다.
웨이퍼 반송실(11) 내에는 플라즈마 클리닝 장치(12), Ti막 성막 장치(13), TiN막 성막 장치(14) 및 로드록실(16, 17)에 대하여, 웨이퍼(W)의 반입출을 실행하는 웨이퍼 반송 장치(22)가 설치된다. 이 웨이퍼 반송 장치(22)는 웨이퍼 반송실(11)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전 및 신축부(23)의 선단에 웨이퍼(W)를 유지하는 2개의 블레이드(24a, 24b)를 갖고 있고, 이들 2개의 블레이드(24a, 24b)는 서로 반대 방향을 향하도록 회전 및 신축부(23)에 부착되어 있다. 또, 이 웨이퍼 반송실(11) 내에는 도시하지 않는 진공 펌프에 의해 소정의 진공도로 유지되고 있다. 또한, 처리 장치(12, 13, 14)와의 사이에서 웨이퍼를 반입출할 때는, 웨이퍼 반송실(11)의 진공도를 높게 해서 처리실 내의 분위기가 웨이퍼 반송실 내에 침입하지 않도록 하고 있다.
웨이퍼 반입출실(18)의 천장부에는 HEPA 필터(도시하지 않음)가 설치되어 있어, HEPA 필터를 통과한 청정한 공기가 웨이퍼 반입출실(18) 내에 다운 플로우 상태로 공급되어 대기압의 청정 공기 분위기에서 웨이퍼(W)의 반입출이 실행되고 있다. 웨이퍼 반입출실(18)의 후프(F) 설치용의 3개의 포트(19, 20, 21)에는 각각 셔터(shutter)(도시하지 않음)가 설치되어 있고, 이들 포트(19, 20, 21)에 웨이퍼(W)를 수용하거나 천장부의 후프가 직접 장착되고, 장착될 때에 셔터가 빠져서 외기의 침입을 방지하면서 웨이퍼 반출입실(18)과 연통하게 되어 있다. 또한, 웨이퍼 반입출실(18)의 측면에는 정렬 챔버(25)가 설치되어 있고, 거기에서 웨이퍼(W)의 정렬이 실행된다.
웨이퍼 반입출실(18) 내에는 후프(F)에 대한 웨이퍼(W)의 반입출 및 로드록실(16, 17)에 대한 웨이퍼(W)의 반입출을 실행하는 웨이퍼 반송 장치(26)가 설치된다. 이 웨이퍼 반송 장치(26)는 다관절 암(arm) 구조를 갖고 있고, 후프(F)의 배열 방향을 따라서 레일(28) 상을 주행 가능해서, 그 선단의 핸드(27) 상에 웨이퍼(W)를 실어서 그 반송을 실행한다.
플라즈마 클리닝 장치(12), Ti막 성막 장치(13), TiN막 성막 장치(14), 웨이퍼 반송 장치(22, 26), 및 다른 구성부는 컴퓨터로 이루어지는 제어부(200)에 접속되어 제어되는 구성으로 되어 있다. 또한, 제어부(200)에는 공정 관리자가 성막 시스템(100)을 관리하기 위해서 명령의 입력 조작 등을 실행하는 키보드나, 성막 시스템(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(user interface)(201)가 접속되어 있다. 더욱이, 제어부(200)에는 성막 시스템(100)에서 실행되는 각종 처리를 제어부(200)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 성막 시스템(100)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피(recipe)가 격납된 기억부(202)가 접속되어 있다. 레시피는 하드 디스크나 반도체 메모리에 기억되어 있어도 좋고, CDROM, DVD 등의 가반성의 기억 매체에 수용된 상태에서 기억부(202)의 소정 위치에 설치해도 좋다. 또한 다른 장치로부터, 예컨대 전용 회선을 거쳐서 레시피를 적당히 전송시키도록 해도 좋다. 그리고, 필요에 따라서, 사용자 인터페이스(201)로부터의 지시 등에서 임의의 레시피를 기억부(202)로부터 호출해서 제어부(200)에 실행시키는 것으로, 제어부(200)의 제어 하에서 성막 시스템(100)에서의 원하는 처리가 실행된다. 또, 제어부(200)은 각 구성부를 직접 제어하도록 해도 좋고, 각 구성부에 개별의 제어기를 설치해 그것을 거쳐서 제어하도록 해도 좋다.
이러한 성막 시스템(100)에 있어서는, 우선 대기압의 청정 공기 분위기로 유지된 웨이퍼 반입출실(18) 내의 웨이퍼 반송 장치(26)에 의해, 어느 쪽의 후프(F)로 웨이퍼(W)를 1매 집어내서 정렬 챔버(25)에 반입하고, 웨이퍼(W)의 위치 맞춤을 실행한다. 이어서, 웨이퍼(W)를 로드록실(16, 17) 중 하나에 반입하고, 그 로드록실 내를 진공 흡인한 후, 웨이퍼 반송실(11) 내의 웨이퍼 반송 장치(22)에 의해 그 로드록실 내의 웨이퍼를 집어내고, 웨이퍼(W)를 플라즈마 클리닝 장치(12)에 장입해서 NiSi막 표면의 자연 산화막을 제거하고, 그 후 웨이퍼(W)를 Ti막 성막 장치(13)에 장입해서 Ti막의 성막을 실행하고, Ti 성막 후의 웨이퍼(W)를 계속해서 TiN막 성막 장치(14)에 장입해서 TiN막의 성막을 실행한다. 즉, 이 성막 시스템(100)에서는 니켈 실리사이드 막의 청정화 처리, Ti 성막, TiN 성막을, 진공을 파기하지 않고 소정의 위치에서 실행한다. 그 후 성막 후의 웨이퍼(W)를 웨이퍼 반송 장치(22)에 의해 로드록실(16, 17) 중 하나에 반입하고, 그 내부를 대기압으로 되돌린 후, 웨이퍼 반입출실(18) 내의 웨이퍼 반송 장치(26)에 의해 로드록실 내의 웨이퍼(W)를 집어내고, 어느 쪽의 후프(F)에 수용된다. 이러한 동작을 1 로트(lot)의 웨이퍼(W)에 대하여 실행하고, 1 로트의 처리가 종료한다.
다음에, 상기 플라즈마 클리닝 장치(12)에 대해서 구체적으로 설명한다.
이 플라즈마 클리닝 장치(12)는 유도 결합 플라즈마(ICP)에 의한 스퍼터 에칭에 의해, 기저가 되는 니켈 실리사이드 막의 표면을 청정화하기 위한 것이고, 도 3에 도시하는 바와 같이, 대략 원통형의 챔버(31)와, 챔버(31)의 윗쪽에 챔버(31)에 연속해서 설치된 대략 원통형의 종형상 용기(bell jar)(32)를 갖고 있다. 챔버(31) 내에는 피처리체인 웨이퍼(W)를 수평으로 지지하기 위한, 예컨대 AlN 등의 세라믹으로 이루어지는 서셉터(33)가 원통형의 지지 부재(34)에 지지된 상태로 배치되어 있다. 서셉터(33)의 외연부에는 웨이퍼(W)를 클램프하는 클램프 링(35)이 설치된다. 또한, 서셉터(33) 내에는 웨이퍼(W)를 가열하기 위한 히터(36)가 매설되고 있고, 이 히터(36)는 히터 전원(39)으로부터 전원을 공급함으로써 피처리체인 웨이퍼(W)를 소정의 온도로 가열한다. 더욱이, 서셉터(33)에는 웨이퍼(W)를 지지해서 승강시키기 위한 3개(2개만 도시)의 웨이퍼 지지 핀(33a)이 서셉터(33)의 표면에 대하여 돌출 가능하게 설치된다. 또한, 이들 웨이퍼 지지 핀(33a)의 승강 기구는 후술하는 Ti 성막 장치와 같이 구성되어 있다.
종형상 용기(32)는, 예컨대 석영, 세라믹 재료 등의 전기 절연 재료로 형성되어 있고, 그 주위에는 안테나 부재로서의 코일(37)이 감겨져 있다. 코일(37)에는 고주파 전원(38)이 접속되어 있다. 고주파 전원(38)은 300kHz∼60MHz, 바람직하게는 450kHz의 주파수를 갖고 있다. 그리고, 고주파 전원(38)으로부터 코일(37)에 고주파 전력을 공급함으로써, 종형상 용기(32) 내에 유도 전자계가 형성되어 있다.
가스 공급 기구(40)는 처리 가스를 챔버(31) 내에 도입하기 위한 것이고, 소정의 가스의 가스 공급원 및 각 가스 공급원으로부터의 배관, 개폐 밸브 및 유량 제어를 위한 매스플로우(mass flow) 제어기(모두 도시하지 않음)를 갖고 있다. 챔버(31)의 측벽에는 가스 도입 노즐(42)이 설치되어 있고, 상기 가스 공급 기구(40)로부터 연장되는 배관(41)이 이 가스 도입 노즐(42)에 접속되어 있어, 소정의 가스가 가스 도입 노즐(42)을 거쳐서 챔버(31) 내에 도입된다.
처리 가스로서는 Ar, Ne, He가 예시되며, 각각 한 개로 사용할 수 있다. 또한, Ar, Ne, He 중 어느 하나와 H의 병용 및 Ar, Ne, He 중 어느 하나와 NF3의 병용이어도 좋다. 본 실시형태에서 사용하는 바람직한 예로서는 Ar 단독을 들 수 있다.
챔버(31)의 하부 벽에는 배기관(43)이 접속되어 있고, 이 배기관(43)에는 진공 펌프를 포함하는 배기 장치(44)가 접속되어 있다. 그리고 배기 장치(44)를 작동시킴으로써 챔버(31) 및 종형상 용기(32) 내를 소정의 진공도까지 감압할 수 있다.
또, 챔버(31)의 측벽에는 게이트 밸브(G)가 설치되어 있어, 이 게이트 밸브(G)를 거쳐서 상술한 바와 같이 웨이퍼 반송실(11)과 연결된다.
또한, 서셉터(33) 내에는, 예컨대, 몰리브덴 선 등을 메쉬 형상으로 엮어 넣는 전극(45)이 매설되고, 이 전극(45)에는, 예컨대 13.56MHz의 고주파 전원(46)이 접속되어 있어 바이어스가 인가되어 있다.
이와 같이 구성되는 플라즈마 클리닝 장치(12)에 있어서는, 게이트 밸브(G)를 열어서, 챔버(31) 내에 웨이퍼(W)를 장입하고, 웨이퍼 지지 핀(33a)을 위로 올린 상태로 그 위에 웨이퍼(W)를 받아들인다. 그 후, 게이트 밸브(G)를 닫고, 배기 장치(44)에 의해 챔버(31) 및 종형상 용기(32) 내를 배기해서 소정의 감압 상태로 하고, 히터(36)에 의해 웨이퍼(W)를, 예컨대 200℃로 가열한다. 계속해서, 가스 공급 기구(40)로부터 가스 도입 노즐(42)을 거쳐서 챔버(31) 내에 제 1 Ar 가스를 예컨대 0.5L/분의 유량으로 도입하고, 챔버(31) 내의 압력을, 예컨대 10Pa로 그 상태를 유지해서 제 2 Ar 가스를 예컨대 0.0035L/분의 유량으로 챔버(31) 내에 공급한다. 그리고, 이 상태를 예컨대 5초간 유지한 후, 고주파 전원(38)으로부터 코일(37)에 고주파 전력을 공급해서 종형상 용기(32) 내에 유도 전자계를 형성함으로써, 고압의 상태에서 유도 결합 플라즈마를 생성한다. 이 때의 고주파 전원(38)의 전력은 바람직하게는 200~2000W, 예컨대 1100W 정도이다. 그리고, 이 상태를 예컨대 10초간 유지해서 플라즈마를 안정시킨 후, 웨이퍼 지지 핀(33a)을 아래로 내려 서셉터(33)에 웨이퍼(W)를 탑재해서 클램프 링(35)에 의해 클램프한다. 그 후 Ar 가스의 유량을 서서히 감소시켜 챔버 내 압력을, 예컨대 0.066Pa과 저압으로 한다. 최종적인 Ar 가스 유량은 바람직하게는 0.001∼0.05L/분, 예컨대 0.0035L/분으로 단계적으로 플라즈마를 안정시킨다. 이 상태에서는, 웨이퍼는 에칭되지 않는다. 그리고 Ar 가스 유량이 안정한 시점에서, 서셉터(33)의 전극(45)에 고주파 전원(46)으로부터 바람직하게는 50∼1500W, 예컨대 800W 정도의 고주파 전력을 공급하고, 바이어스 전압을 인가함으로써 웨이퍼(W)에 Ar 이온이 밀어 넣어져, 웨이퍼 표면이 에칭된다.
이렇게 하여 유도 결합 플라즈마를 웨이퍼(W)에 작용시켜서, Si 기판상에 형성된 NiSi막 표면의 자연 산화막 등을 Ar 스퍼터 에칭에 의해 제거해서 그 표면을 청정화한다. 이로써, NiSi막 표면을 청정화해서 Ti와 반응하기 쉬운 상태로 할 수 있다. 이 경우에 유도 결합 플라즈마는 고밀도이기 때문에, 비교적 낮은 에너지이며, 기저의 NiSi막으로의 피해를 극히 작게 해서 효율적으로 자연 산화막을 제거할 수 있다.
다음에, 상기 공정 2 및 공정 3의 Ti막 성막 및 Ti막의 질화 처리를 실시하기 위한 Ti막 성막 장치(13)에 대해서, 구체적으로 설명한다.
도 4는 Ti막 성막 장치(13)를 도시하는 단면도이다. 이 Ti막 성막 장치(13)는 플라즈마 CVD에 의해 Ti막을 성막하는 장치로서, 기밀하게 구성된 대략 원통형의 챔버(51)를 갖고 있고, 그 중에는 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(52)가 그 중앙 하부에 설치된 원통형의 지지 부재(53)에 의해 지지된 상태로 배치되어 있다. 이 서셉터(52)는 AlN 등의 세라믹으로 이루어지고, 그 외연부에는 웨이퍼(W)를 가이드하기 위한 가이드 링(54)이 설치된다. 또한, 서셉터(52)에는 히터(55)가 매설되어 있고, 이 히터(55)는 히터 전원(56)으로부터 급전됨으로써 웨이퍼(W)를 소정의 온도로 가열한다. 서셉터(52)에는 하부 전극으로서 기능하는 전극(58)이 히터(55) 상에 매설되어 있다.
챔버(51)의 상부 벽(51a)에는 절연 부재(59)를 거쳐서 샤워 헤드(60)가 설치된다. 이 샤워 헤드(60)는 상단 블록체(60a), 중단 블록체(60b), 하단 블록체(60c)로 구성되어 있다. 하단 블록체(60c)의 외주 근방에는 링 형상인 히터(96)가 매설되어 있고, 이 히터(96)는 히터 전원(97)으로부터 급전됨으로써, 샤워 헤드(60)를 소정 온도로 가열하는 것이 가능하다.
하단 블록체(60c)에는 가스를 토출하는 토출 구멍(67, 68)이 교대로 형성되어 있다. 상단 블록체(60a)의 상면에는 제 1 가스 도입구(61)와, 제 2 가스 도입구(62)가 형성되어 있다. 상단 블록체(60a) 내에는 제 1 가스 도입구(61)로부터 다수의 가스 통로(63)가 분기하고 있다. 중단 블록체(60b)에는 가스 통로(65)가 형성되어 있어, 상기 가스 통로(63)가 수평으로 연장되는 연통로(63a)를 거쳐서 이들 가스 통로(65)에 연통되어 있다. 또한 이 가스 통로(65)가 하단 블록체(60c)의 토출 구멍(67)에 연통되어 있다. 또한, 상단 블록체(60a) 내에는 제 2 가스 도입구(62)로부터 다수의 가스 통로(64)가 분기하고 있다. 중단 블록체(60b)에는 가스 통로(66)가 형성되어 있어, 상기 가스 통로(64)가 이들 가스 통로(66)에 연통되어 있다. 더욱 이 가스 통로(66)가 중단 블록체(60b) 내에 수평으로 연장되는 연통로(66a)에 접속되어 있어, 이 연통로(66a)가 하단 블록체(60c)의 다수의 토출 구멍(68)에 연통되어 있다. 그리고, 상기 제 1 및 제 2 가스 도입구(61, 62)는 각각 후술하는 가스 공급 기구(70)의 가스 라인(78, 80)에 접속되어 있다.
가스 공급 기구(70)는 클리닝 가스인 ClF3 가스를 공급하는 ClF3 가스 공급원(71), Ti 화합물 가스인 TiCl4 가스를 공급하는 TiCl4 가스 공급원(72), Ar 가스를 공급하는 제 1 Ar 가스 공급원(73), 환원 가스인 H2 가스를 공급하는 H2 가스 공급원(74), 질화 가스인 NH3 가스를 공급하는 NH3 가스 공급원(75), Ar 가스를 공급하는 제 2 Ar 가스 공급원(76)을 갖고 있다. 그리고, ClF3 가스 공급원(71)에는 ClF3 가스 공급 라인(77)이, TiCl4 가스 공급원(72)에는 TiCl4 가스 공급 라인(78)이, 제 1 Ar 가스 공급원(73)에는 제 1 Ar 가스 공급 라인(79)이, H2 가스 공급원(74)에는 H2 가스 공급 라인(80)이, NH3 가스 공급원(75)에는 NH3 가스 공급 라인(80a)이, 제 2 Ar 가스 공급원(76)에는 제 2 Ar 가스 공급 라인(80b)이, 각각 접속되어 있다. 또한, 도시하지 않지만 N2 가스 공급원도 갖고 있다. 그리고, 각 가스 라인에는 2개의 밸브(81)가 설치되어 매스플로우 제어기(82)를 사이에 위치시킨다.
상기 제 1 가스 도입구(61)에는 TiCl4 가스 공급원(72)으로부터 연장되는 TiCl4 가스 공급 라인(78)이 접속되어 있고, 이 TiCl4 가스 공급 라인(78)에는 ClF3 가스 공급원(71)으로부터 연장되는 ClF3 가스 공급 라인(77) 및 제 1 Ar 가스 공급원(73)으로부터 연장되는 제 1 Ar 가스 공급 라인(79)이 접속되어 있다. 또한, 상기 제 2 가스 도입구(62)에는 H2 가스 공급원(74)에서 연장되는 H2 가스 공급 라인(80)이 접속되어 있고, 이 H2 가스 공급 라인(80)에는 NH3 가스 공급원(75)으로부터 연장되는 NH3 가스 공급 라인(80a), 제 2 Ar 가스 공급원(76)으로부터 연장되는 제 2 Ar 가스 공급 라인(80b)이 접속되어 있다. 따라서, 공정시에는 TiCl4 가스 공급원(72)으로부터의 TiCl4 가스가 제 1 Ar 가스 공급원(73)으로부터의 Ar 가스와 함께 TiCl4 가스 공급 라인(78)을 거쳐서 샤워 헤드(60)의 제 1 가스 도입구(61)로부터 샤워 헤드(60) 내에 도달하고, 가스 통로(63, 65)를 거쳐서 토출 구멍(67)으로부터 챔버(51) 내에 토출되는 한편, H2 가스 공급원(74)으로부터의 H2 가스가 제 2 Ar 가스 공급원(76)으로부터의 Ar 가스와 함께 H2 가스 공급 가스 라인(80)을 거쳐서 샤워 헤드(60)의 제 2 가스 도입구(62)로부터 샤워 헤드(60) 내에 도달하고, 가스 통로(64, 66)를 거쳐서 토출 구멍(68)으로부터 챔버(51) 내에 토출된다. 즉, 샤워 헤드(60)는 TiCl4 가스와 H2 가스가 완전히 독립해서 챔버(51) 내에 공급되는 포스트 믹스 방식(post-mix type)이어서, 이들은 토출 후에 혼합되어 반응이 생긴다.
샤워 헤드(60)에는 정합기(99)를 거쳐서 고주파 전원(84)이 접속되어 있어, 성막시 이 고주파 전원(84)으로부터 샤워 헤드(60)에, 예컨대 450kHz의 고주파 전력이 공급됨으로써, 샤워 헤드(60) 및 전극(58)의 사이에 고주파 전계가 발생하고, 챔버(51) 내에 공급된 성막 가스를 플라즈마화하여 Ti막을 성막하게 되어 있다.
챔버(51)의 하부 벽(51b)의 중앙부에는 원형의 구멍(85)이 형성되어 있고, 하부 벽(51b)에는 이 구멍(85)을 덮도록 하방을 향해서 돌출하는 배기실(86)이 설치된다. 배기실(86)의 측면에는 배기관(87)이 접속되어 있고, 이 배기관(87)에는 배기 장치(88)가 접속되어 있다. 그리고 이 배기 장치(88)를 작동시킴으로써 챔버(51) 내를 소정의 진공도까지 감소시키는 것이 가능하다.
서셉터(52)에는 웨이퍼(W)를 지지해서 승강시키기 위한 3개(2개만 도시)의 웨이퍼 지지 핀(89)이 서셉터(52)의 표면에 대하여 돌출 가능하게 설치되고, 이들 웨이퍼 지지 핀(89)은 지지판(90)에 고정되어 있다. 그리고, 웨이퍼 지지 핀(89)은 에어 실린더 등의 구동 장치(91)에 의해 지지판(90)을 거쳐서 승강한다.
챔버(51)의 측벽에는 웨이퍼 반송실(11)과의 사이에서 웨이퍼(W)의 반입출을 실행하기 위한 반입출구(92)와, 이 반입출구(92)를 개폐하는 게이트 밸브(G)가 설치된다.
이와 같이 구성되는 장치에 있어서, 상기 공정 2 및 공정 3의 Ti막 성막 및 Ti막의 질화 처리를 실행할 때에는, 우선 배기 장치(88)에 의해 챔버(51) 내를 배기해서 소정의 진공 상태로 히터(55)에 의해 서셉터(52)를 소정 온도로 가열하는 동시에, 히터(96)에 의해 샤워 헤드(60)를 소정 온도로 가열한다.
이 상태로 고주파 전원(84)으로부터 샤워 헤드(60)에 고주파 전력을 인가하면서, TiCl4 가스 공급원(72), 제 1 Ar 가스 공급원(73)으로부터 제 1 가스 도입구(61)에 TiCl4 가스 및 Ar 가스를 공급하고, H2 가스 공급원(74), 제 2 Ar 가스 공급원(76)으로부터 제 2 가스 도입구(62)에 H2 가스 및 Ar 가스를 공급하고, 각각 가스 토출 구멍(67, 68)으로부터 토출한다. 이로써 챔버(51) 내에 이들 가스의 플라즈마를 생성시켜, 챔버(51)의 내벽 및 샤워 헤드(60) 등의 챔버 내 부재의 프리 코트(free coat) 처리를 실행한다. 이 때의 가스 유량은 TiCl4 가스 : 0.001∼0.02L/분, H2 가스 : 1.5~4L/분, Ar 가스 : 0.3∼1.6L/분 정도이다. 이로써, 웨이퍼(W) 상에 Ti막을 성막할 때에 웨이퍼(W)의 온도 변화를 대략 일정하게 할 수 있다.
프리 코트 처리가 종료 후, TiCl4 가스, H2 가스의 공급 및 고주파 전원(84)으로부터 샤워 헤드(60)로의 고주파 전력의 공급을 정지하고, 샤워 헤드(60)를 거쳐서 제 1 및 제 2 Ar 가스 공급원(73, 76), N2 가스 공급원으로부터 Ar 가스, N2 가스를 서서히 유량을 증가시켜서 챔버(51) 내에 도입[램프 업(up)]하고, 히터(55)에 의해 챔버(51) 내를 예비 가열한다. 이 예비 가열을, 예컨대 15초간 실행한 후, Ar 가스, N2 가스의 공급을 정지하고, 배기 장치(88)에 의해 챔버(51) 내를 급격하게 진공 배기하여, 진공 상태로 게이트 밸브(G)를 개방해서 진공 상태의 웨이퍼 반송실(1)로부터 반입출구(92)를 거쳐서 웨이퍼(W)를 챔버(51) 내로 반입하고, 서셉터(52) 상에 웨이퍼(W)를 설치한다.
그 다음에 제 1 및 제 2 Ar 가스 공급원(73, 76), H2 가스 공급원으로부터 샤워 헤드(60)를 거쳐서 Ar 가스, H2 가스를 챔버(51) 내가 소정의 압력으로 되도록 서서히 유량을 증가시켜서 도입해(램프 업), 챔버(51) 내의 가스압이 서서히 상승하도록 해서 웨이퍼(W)의 휘어짐을 억제한다. 이들 가스의 최종적인 바람직한 유량 범위는 Ar 가스 : 0.3∼3L/분, H2 가스 : 1.5∼6L/분이다. 이 상태로 소정 시간 유지하고, 웨이퍼(W)에 대하여 예비 가열을 실행한다. 이 예비 가열은, 예컨대 14초간 실시된다. 또한, 이 때의 압력은 바람직하게는 260∼1333Pa, 예컨대 667Pa이다.
웨이퍼(W)에 대한 예비 가열의 종료 후, 제 1 및 제 2 Ar 가스 공급원(73, 76), H2 가스 공급원(74)으로부터 공급되는 Ar 가스, H2 가스의 유량을 유지한 채로, TiCl4 가스를 바람직하게는 0.001∼0.02L/분의 유량으로 프리 플로우를 실행한다. 이 프리 플로우는, 예컨대 15초간 실시된다.
다음에, 성막에 앞서 고주파 전원(84)으로부터 샤워 헤드(60)에 고주파 전력을 인가하고, 챔버(51) 내에 플라즈마를 생성한다(프리 플라즈마). 이 때의 고주파 전원(84)의 전력은 바람직하게는 300∼2000W, 예컨대 800W이다.
그리고 가스 유량, 압력, 고주파 전력을 동일하게 유지한 채, TiCl4 가스를 챔버(51)측으로 바꾸고, Ar 가스, N2 가스, TiCl4 가스의 플라즈마를 생성함으로써, 소정의 두께의 Ti막이 성막된다.
Ti막을 성막할 때의 웨이퍼(W)의 가열 온도는 기저의 니켈 실리사이드 막을 고저항 상으로 상전이 시키지 않는 관점으로부터, 300∼500℃, 예컨대 450℃ 정도가 바람직하다. 또한, 샤워 헤드(60)는 450∼500℃로 가열된다.
이렇게 하여 Ti막을 성막하고, 그 막 두께를 2nm 이상 10nm 미만으로 함으로써, 기저의 니켈 실리사이드 막과의 반응층이 양호하게 형성되어 접촉 저항을 작게 할 수 있으므로, 500℃ 이하의 저온 성막이어도 접촉 저항을 낮게 할 수 있다.
Ti막의 성막 후, TiCl4 가스의 공급 및 고주파 전원(84)으로부터 샤워 헤드(60)로의 급전을 정지하고, 다른 가스인 Ar 가스와 H2 가스를 흘린 채 성막 후처리를 실행한다. 이 성막 후처리는, 예컨대 2초간 실시된다. 그 후, H2 가스의 유량을 저하시켜 Ar 가스 유량을 유지하고, 챔버(51) 내의 세정을, 예컨대 4초간 실행한다.
그 후, 동일 챔버 내에서 연속해서 성막한 Ti막의 질화 처리를 실행한다. 질화 처리는 Ar 가스와 H2 가스의 유량을 유지한 채, NH3 가스를 바람직하게는 0.5∼3L/분, 예컨대 1.5L/분의 유량으로 10초 정도 흘리고, 그 후 가스의 공급을 유지한 채 고주파 전원(84)으로부터 샤워 헤드(60)에 고주파 전력을 공급하고, 이들 가스의 플라즈마에 의해 실시된다. 이 때의 고주파 전원(84)의 전력은 300∼1200W, 예컨대 800W이다.
소정 시간 경과 후, 고주파 전원(84)으로부터 샤워 헤드(60)로의 급전을 중지하고, 가스 유량 및 진공도를 서서히 감소시키고, Ti 성막 및 Ti막의 질화 처리를 종료한다.
상술한 바와 같이 Ti막의 막 두께를 2nm 이상 10nm 미만으로 해서, 또한 이러한 질화 처리를 실행함으로써, Ti막이 충분히 질화된 다음 TiN 성막시의 Ti막의 에칭을 방지하고, Ti막의 부분에서의 박리가 발생되기 어렵게 할 수 있다.
다음에, 계속해서 실행되는 상기 공정 4의 TiN막의 성막을 실시하기 위한 TiN막 성막 장치(14)에 대해서 구체적으로 설명한다.
도 5는 TiN막 성막 장치(14)를 도시하는 단면도이다. 이 TiN막 성막 장치(14)는 열 CVD에 의해 TiN막을 성막하는 장치가며, 플라즈마 생성 수단 및 샤워 헤드를 가열하는 수단이 존재하지 않고, 가스 공급 기구의 가스계가 다소 다른 것 이외에는 거의 Ti막 성막 장치(13)와 동일한 구성을 갖고 있으므로, 가스 공급 기구 이외에는 도 4와 동일한 부호를 붙여서 설명을 생략한다.
가스 공급 기구(110)는 클리닝 가스인 ClF3 가스를 공급하는 ClF3 가스 공급원(111), Ti 화합물 가스인 TiCl4 가스를 공급하는 TiCl4 가스 공급원(112), N2 가스를 공급하는 제 1 N2 가스 공급원(113), 질화 가스인 NH3 가스를 공급하는 NH3 가스 공급원(114), N2 가스를 공급하는 제 2 N2 가스 공급원(115)을 갖고 있다. 그리고, ClF3 가스 공급원(111)에는 ClF3 가스 공급 라인(116)이, TiCl4 가스 공급원(112)에는 TiCl4 가스 공급 라인(117)이, 제 1 N2 가스 공급원(113)에는 제 1 N2 가스 공급 라인(118)이, NH3 가스 공급원(114)에는 NH3 가스 공급 라인(119)이, 제 2 N2 가스 공급원(115)에는 제 2 N2 가스 공급 라인(120)이, 각각 접속되어 있다. 또한, 도시하지 않지만 Ar 가스 공급원도 갖고 있다. 그리고, 각 가스 공급 라인에는 2개의 밸브(121)가 설치되어 매스플로우 제어기(122)를 사이에 위치시킨다.
샤워 헤드(60)의 제 1 가스 도입구(61)에는 TiCl4 가스 공급원(112)으로부터 연장되는 TiCl4 가스 공급 라인(117)이 접속되어 있고, 이 TiCl4 가스 공급 라인(117)에는 ClF3 가스 공급원(111)으로부터 연장되는 ClF3 가스 공급 라인(116) 및 제 1 N2 가스 공급원(113)으로부터 연장되는 제 1 N2 가스 공급 라인(118)이 접속되어 있다. 또한, 제 2 가스 도입구(62)에는 NH3 가스 공급원(114)으로부터 연장되는 NH3 가스 공급 라인(119)이 접속되어 있고, 이 NH3 가스 공급 라인(119)에는 제 2 N2 가스 공급원(115)으로부터 연장되는 제 2 N2 가스 공급 라인(120)이 접속되어 있다. 따라서, 공정시에는 TiCl4 가스 공급원(112)으로부터의 TiCl4 가스가 제 1 N2 가스 공급원(113)으로부터의 N2 가스와 함께 TiCl4 가스 공급 라인(117)을 거쳐서 샤워 헤드(60)의 제 1 가스 도입구(61)로부터 샤워 헤드(60) 내에 도달하고, 가스 통로(63, 65)를 거쳐서 토출 구멍(67)으로부터 챔버(51) 내에 토출되는 한편, NH3 가스 공급원(114)으로부터의 질화 가스인 NH3 가스가 제 2 N2 가스 공급원(115)으로부터의 N2 가스와 함께 NH3 가스 공급 라인(119)을 거쳐서 샤워 헤드(60)의 제 2 가스 도입구(62)로부터 샤워 헤드(60) 내에 도달하고, 가스 통로(64, 66)를 거쳐서 토출 구멍(68)으로부터 챔버(51) 내로 토출된다.
이와 같이 구성되는 장치에 있어서, 상기 공정 4의 TiN막 성막을 실행할 때에는, 우선 챔버(51) 내를 배기 장치(88)에 의해 진공 상태로 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터 N2 가스를 샤워 헤드(60)를 거쳐서 챔버(51) 내에 도입하면서, 히터(55)에 의해 챔버(51) 내를 예비 가열한다. 온도가 안정한 시점에서, 제 1 N2 가스 공급원(113), NH3 가스 공급원(114) 및 TiCl4 가스 공급원(112)으로부터 각각 N2 가스, NH3 가스 및 TiCl4 가스를 샤워 헤드(60)를 거쳐서 소정 유량으로 도입하고, 챔버 내 압력을 소정치로 유지하면서 프리 플로우를 실행한다. 그리고, 가스 유량 및 압력을 동일하게 유지한 채, 히터(55)에 의한 가열에 의해 챔버(51) 내벽, 배기실(86) 내벽 및 샤워 헤드(60) 등의 챔버 내 부재 표면에 TiN막을 프리 코트한다. 이로써, 웨이퍼(W) 상에 TiN막을 성막할 때에, 웨이퍼(W)의 온도 변화를 대략 일정하게 할 수 있다.
프리 코트 처리가 종료된 후, NH3 가스 및 TiCl4 가스를 정지하고, 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터 N2 가스를 세정(purge) 가스로서 챔버(51) 내에 공급해서 챔버(51) 내의 세정을 실행하고, 그 후 필요에 따라 N2 가스 및 NH3 가스를 흘리며, 성막한 TiN 박막의 표면의 질화 처리를 실행한다. 이로써, TiN막이 탈 Cl 되어, 막 중의 잔류 염소를 저감시킬 수 있으며 막을 안정화시킬 수 있다
그 후, 배기 장치(88)에 의해 챔버(51) 내를 급격하게 진공 배기하여, 진공 상태로 게이트 밸브(G)를 개방해서, 진공 상태의 웨이퍼 반송실(11)로부터 웨이퍼 반송 장치(22)에 의해 반입출구(92)를 거쳐서 웨이퍼(W)를 챔버(51) 내에 반입하고, 서셉터(52) 위로 웨이퍼(W)를 배치한다.
그리고, 제 1 및 제 2 N2 가스 공급원(113, 115), NH3 가스 공급원(114)으로부터 샤워 헤드(60)를 거쳐서 N2 가스 및 NH3 가스를, 챔버(51) 내가 소정의 압력으로 서서히 상승함으로써 도입한다. 이들 가스의 최종적인 유량은 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터의 N2 가스가 바람직하게는 각각 0.05∼3L/분, NH3 가스가 바람직하게는 0.005∼0.3L/분이며, 챔버 내 압력은 40∼670Pa 정도이다. 이 상태에서 소정 시간 유지하고, 웨이퍼(W)를 예컨대 300∼500℃로 예비 가열한다. 이 예비 가열은, 예컨대 30초간 실시된다. 이 경우, NH3 가스 유량을 N2 가스보다도 낮은 분압으로 가열하므로, 예컨대 기저막이 산화되어 있을 경우 등은 인큐베이션(incubation)에 효과가 있다.
웨이퍼(W)에 대한 예비 가열의 종료 후, 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터 공급되는 N2 가스의 유량을 유지한 채, TiCl4 가스 공급원(112)으로부터 TiCl4 가스를 바람직하게는 0.01∼0.08L/분의 유량으로 프리 플로우를 실행한다. 이 프리 플로우는 예컨대 15초간 실시된다. 그리고, 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터 세정 가스로서 N2 가스를 챔버(51) 내로 도입하고, 챔버 내의 세정을, 예컨대 6초간 실행한다. 이 때의 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터의 N2 가스 유량은, 예컨대 각각 1L/분이다. 한편, 챔버(51) 내의 세정과 함께, NH3 가스의 유량을 바람직하게는 0.01∼0.08L/분으로서 프리 플로우를 실행한다.
그 후, N2 가스의 유량을 예컨대 0.17L/분으로 감소시키고, 가스 유량이 안정한 시점에서 TiN막의 성막을 개시한다. 우선, TiCl4 가스, NH3 가스를 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터의 N2 가스에 이송시켜서 챔버(51) 내에 공급한다. 이 때, 웨이퍼(W)는 히터(55)에 의해 가열되어 있기 때문에, 열 CVD에 의해 TiN막이 성막된다(제 1 단계). 이 제 1 단계는 예컨대 16초간 실시된다. 그 후, TiCl4 가스 및 NH3 가스를 정지하고, 제 1 및 제 2 N2 가스 공급원(113, 115)으로부터의 N2 가스의 유량을, 예컨대 각각 1L/분으로 증가시키고, 세정 가스로서 챔버(51) 내에 도입하여 챔버(51) 내의 세정을 실행한다. 그 후, NH3 가스를 제 2의 N2 가스 공급원(115)으로부터의 N2 가스에 이송시켜서 챔버(51) 내에 도입하고, N2 가스 및 NH3 가스에 의한 TiN막의 아닐링 및 질화 처리인 제 2 단계를 실행한다. 이 제 2 단계는 예컨대 5초간 실시된다.
이상의 TiCl4 가스의 프리 플로우로부터 제 2 단계까지를 1 사이클로서 복수 사이클, 바람직하게는 3 사이클 이상, 예컨대 12∼24회 정도 되풀이한다. 이 때의 가스의 전환은 제어기(123)에 의해 밸브를 바꿈으로써 실행된다. 이렇게 하여, 소정의 두께의 TiN막이 성막된다.
TiN막을 성막할 때의 웨이퍼(W)의 가열 온도는 기저의 NiSi막을 고저항 상으로 상전이 시키지 않는 관점으로부터, 300∼500℃가 바람직하고, 예컨대 450℃ 정도이다.
상기 제 1 단계 및 제 2 단계를 교대로 되풀이하는 교호적인 가스 플로우에 의해 TiN막을 성막함으로써, 제 1 단계에서 성막된 TiN막이 제 2 단계의 아닐링에 의해 효율적으로 탈 Cl 되어, 막 중의 잔류 염소를 현저하게 낮출 수 있고, 저온 성막이어도 잔류 염소가 적고 비저항이 작은 양질인 TiN막을 성막할 수 있다. 이로써, TiN막의 마모의 발생을 억제할 수 있고, Ti막과의 밀착성이 향상하며, 그 결과 TiN막의 박리를 유효하게 방지할 수 있다. 또한, TiN막의 막 두께를 3∼50nm, 바람직하게는 5∼20nm로 함으로써, 접촉 저항이 낮고 또 장벽이 우수한 TiN막을 얻을 수 있다.
이와 같이, 청정화 처리를 실행하는 플라즈마 클리닝 장치(12), Ti막 성막 장치(13) 및 TiN막 성막(14)을 이용하여, 상기 공정 1 내지 공정 4를 순차적으로 실시함으로써, 본 발명의 Ti막 및 TiN막의 성막 방법을 실시할 수 있다.
또, Ti막 성막, 질화 처리 및 TiN막 성막을 1개의 Ti막 성막 장치(13)를 이용하여, 가스의 변경 및 플라즈마 생성의 ON/OFF 등을 실행함으로써 연속적으로 실시해도 좋다. 이 경우, 효율적인 처리가 가능해진다. 또한, 이 경우에는 TiN막 성막 장치(14)는 불필요하다.
다음에, 성막 시스템의 다른 예에 대해서 설명한다. 도 6은 멀티 챔버 방식의 성막 시스템의 다른 예를 도시하는 개략 구성도이다.
도 6에 도시하는 바와 같이, 이 성막 시스템(100')은 성막 시스템(100)의 청정화 처리를 실행하기 위한 플라즈마 클리닝 장치(12) 대신에, 여기 가스 클리닝 장치(12a)를 이용하고, 또한 성막 시스템(100)에서는 처리 장치가 접속되지 않고 있었던 접속 포트(11d)에 열처리 장치(15a)를 배치하는 것 이외에는 기본적으로 상기성막 시스템(100)과 같은 구조를 갖고 있으므로, 성막 시스템(100)과 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다. 이 성막 시스템(100)'에서는 청정화 처리가 여기 가스 클리닝 장치(12a)와 열처리 장치(15a)에서 실행되는 것 이외에는 성막 시스템(100)과 동일하게 처리가 실행된다.
다음에, 여기 가스 클리닝 장치(12a)의 구조예에 대해서 설명한다.
도 7은 여기 가스 클리닝 장치(12a)의 구조의 일례를 도시하는 단면도이다. 이 여기 가스 클리닝 장치(12a)는 여기된 가스에 의한 화학적 반응이 주체인 청정화 처리를 실행하는 것이며, 마이크로파 리모트 플라즈마에 의해 여기 가스를 형성하는 것이다. 이 여기 가스 클리닝 장치(12a)는 웨이퍼(W)를 수용하는 기밀하게 구성된 대략 원통형의 챔버(131)와, 챔버(131) 내에 처리 가스를 공급하는 가스 공급 기구(140)와, 마이크로파에 의해 처리 가스를 여기하기 위한 플라즈마를 생성하는 플라즈마 발생 기구(150)를 갖고 있다.
챔버(131) 내에는 피처리체인 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(132)가 원통형의 지지 부재(133)에 의해 지지된 상태로 배치되어 있다. 서셉터(132)의 외연부에는 웨이퍼(W)를 클램프하기 위한 클램프 링(134)이 설치된다. 또한, 서셉터(132)의 내부에는 냉매 유로(136)가 설치되어 있고, 냉매 유로(136)에는 냉매 공급원(138)으로부터 냉매가 공급되도록 되어 있다. 그리고, 냉매 유로(136)에 냉매를 통류시킴으로써, 서셉터(132)의 온도, 나아가서는 웨이퍼(W)의 온도를 예컨대 상온으로 제어하는 것이 가능하다. 냉매의 온도 및 제어 온도에 따라서는, 서셉터(132) 내에 히터를 설치해도 좋다. 또한, 서셉터(132)에는 웨이퍼(W)를 지지해서 승강시키기 위한 3개의 웨이퍼 지지 핀(도시하지 않음)이 서셉터(132)의 표면에 대하여 돌출 가능하게 설치된다. 또, 웨이퍼 지지 핀 및 그 승강 기구는 상술한 Ti 성막 장치(13)에 도시한 바와 같이 구성되어 있다.
가스 공급 기구(140)는 N2를 공급하는 N2 공급원(141), H2를 공급하는 H2 공급원(142) 및 NF3를 공급하는 NF3 공급원(143)을 갖고 있고, 이들에는 각각 가스 라인(144, 145, 146)이 접속되어 있다. 각 가스 라인에는 밸브(147) 및 매스플로우 제어기(148)가 설치된다.
플라즈마 발생 기구(150)는 챔버(131)의 윗쪽에 설치된 플라즈마 생성실(151)과, 마이크로파를 발생하는 마이크로파 발생 전원(152)과, 이 마이크로파 발생 전원(152)에서 발생한 마이크로파를 플라즈마 생성실(151)로 이끄는 도파관(153)과, 플라즈마 생성실(151)에서 생성한 플라즈마를 챔버(131)의 상부 벽(131a)을 거쳐서 챔버(130) 내로 이끄는 플라즈마 도입통(154)을 갖고 있다.
가스 공급 기구(140) 중, N2 공급원(141)에 접속된 가스 라인(144) 및 H2 공급원(142)에 접속된 가스 라인(145)은 플라즈마 생성실(151)로 연결되어 있어, 마이크로파 발생 전원(152)으로부터 도파관(153)을 거쳐서 플라즈마 생성실(151)에 도입된 마이크로파에 의해 가스 라인(144, 145)을 거쳐서 공급된 N2 가스 및 H2 가스가 플라즈마화되어, 그 플라즈마가 플라즈마 도입통(154)을 거쳐서 챔버(131)로 도입된다. 한편, NF3 공급원(143)에 접속된 가스 라인(146)은 챔버(131)의 상부 벽(131a)으로부터 챔버(131)에 삽입된 복수의 가스 도입 노즐(149)에 접속되어 있어, NF3 가스가 이 가스 도입 노즐(149)로부터 챔버 내로 도입된다. 가스 도입 노즐(149)은 가스를 샤워 형상으로 토출하는 것이어도 좋다.
챔버(131)의 하부 벽에는 배기관(155)이 접속되어 있고, 이 배기관(155)에는 진공 펌프를 포함하는 배기 장치(156)가 접속되어 있다. 그리고 배기 장치(156)를 작동시킴으로써 챔버(131) 내를 소정의 진공도까지 감압할 수 있다.
또, 챔버(131)의 측벽에는 게이트 밸브(G)가 설치되어 있고, 이 게이트 밸브(G)를 개방시킨 시킨 상태로 웨이퍼(W)가 인접하는 반송실(11)과의 사이에서 반송되도록 되어 있다.
이와 같이 구성되는 여기 가스 클리닝 장치(12a)에 있어서는, 배기 장치(156)에 의해 챔버(131) 내를 배기해서 소정의 감압 상태로 하고, 소정의 가스를 흘린 상태로 게이트 밸브(G)를 개방해서, 반송 장치(22)에 의해 진공 상태의 반송실(11)로부터 챔버(131) 내로 웨이퍼(W)를 장입하고, 서셉터(132) 상에 탑재해서 클램프 링(134)에 의해 클램프한다. 그 후, 게이트 밸브(G)를 닫는다.
그리고, N2 공급원(141) 및 H2 공급원(142)으로부터 플라즈마 생성실(151) 내에 N2 및 H2를 도입하면서, 마이크로파 발생 전원(152)으로부터 도파관(153)을 거쳐서 플라즈마 생성실(151) 내에 마이크로파를 도입하고, 이들 가스의 플라즈마에 의해 활성종을 생성하며, 그 활성종을 챔버 내에 도입한다. 한편, NF3 공급원(143)으로부터 가스 라인(146) 및 가스 도입 노즐(149)을 거쳐서 챔버(131) 내에 NF3를 도입하고, 챔버(131) 내에 도입된 N2 및 H2의 활성종에 의해 NF3 가스를 여기시킨다. 그리고, 이 여기 가스에 의해 웨이퍼(W)의 니켈 실리사이드 막 표면의 자연 산화막에 화학적 작용이 미치게 되어, 이하의 반응이 진행되고 열에 의한 분해가 가능한 (NH4)2SiF6 등이 생성된다.
SiO2 + 4HF → SiF4 + 2H2O
SiF4 + 2NH3 + 2HF → (NH4)2SiF6
이러한 처리 후, 게이트 밸브(G)가 개방되고, 웨이퍼(W)가 반송 장치(22)에 의해 반송실(11)로 취출된다. 그 후, 이 웨이퍼(W)를 열처리 장치(15a)에 반입해서 열처리함으로써, 상기 반응 성분이 분해 및 휘발하고, 자연 산화막이 제거된다.
이러한 마이크로파 리모트 플라즈마는 고 에너지이기 때문에 효율적으로 또한 거의 완전히 자연 산화막을 제거할 수 있다. 더군다나 상술한 여기 가스가 자연 산화막에 대하여 주로 화학적 작용을 미치게 하기 때문에, 기저의 니켈 실리사이드 막에 대한 물리적 피해를 상술한 플라즈마에 의한 스퍼터의 경우에 비해 낮게 할 수 있다.
여기 가스 클리닝 장치(12a)에 있어서의 처리 조건은, 예컨대 압력이 0.133∼133Pa, 바람직하게는 0.133∼26.6Pa, 웨이퍼 온도가 -20∼100℃, 바람직하게는 0∼50℃, 가스 유량이 H2 : 0.01∼0.2L/분, 바람직하게는 0.02∼0.1L/분, NF3 : 0.02∼0.2L/분, 바람직하게는 0.07∼0.18L/분, N2 : 0.2∼2L/분, 바람직하게는 0.7∼1.5L/분, 마이크로파 발생 전원(52)의 주파수가 2.45GHz, 출력이 100∼1000W, 바람직하게는 200 내지 700W이다.
다음에, 열처리 장치(15a)에 대해서 설명한다.
도 8은 열처리 장치(15a)의 구조의 일례를 도시하는 단면도이다.
이 열처리 장치(15a)는 웨이퍼(W)를 수용하는 기밀하게 구성된 대략 원통형의 챔버(161)를 갖고 있어, 챔버(161) 내에는 웨이퍼(W)를 탑재해서 가열하기 위한 가열 플레이트(162)가 설치된다. 가열 플레이트(162)의 내부에는 히터(163)가 설치되어 있고, 그 위에 탑재된 웨이퍼(W)를 가열하게 되어 있다. 히터(163)에는 히터 전원(164)이 접속되어 있다. 또한, 가열 플레이트(162)에는 웨이퍼(W)를 지지해서 승강시키기 위한 3개의 웨이퍼 지지 핀(도시하지 않음)이 가열 플레이트(162)의 표면에 대하여 돌출 가능하게 설치된다. 또, 웨이퍼 지지 핀 및 그 승강 기구는 상술한 Ti막 성막 장치(13)에 도시한 바와 같이 구성되어 있다.
챔버(161)의 하부 벽에는 배기관(165)이 접속되어 있고, 이 배기관(165)에는 진공 펌프를 포함하는 배기 장치(166)가 접속되어 있다. 그리고 배기 장치(166)를 작동시킴으로써 챔버(161) 내를 소정의 진공도까지 감압할 수 있다.
챔버(161)의 측벽에는 가스 라인(167)을 거쳐서 N2 가스 공급원(168)이 접속되어 있고, 이 N2 가스 공급원(168)으로부터 가스 라인(167)을 거쳐서 불활성 가스로서의 N2 가스가 챔버(161) 내로 도입되어, 불활성 가스 분위기에서 열처리가 실행된다. 가스 라인(167)에는 매스플로우 제어기(170) 및 그것을 사이에 위치시킨 2개의 밸브(169)가 설치된다. 또한, 공급되는 불활성 가스는 N2 가스에 한정되지 않고, Ar 가스 등 다른 불활성 가스이어도 좋다.
또한, 상술한 게이트 밸브(G)가 챔버(161)의 측벽에 설치되어 있어, 이 게이트 밸브(G)를 개방시킨 상태로 웨이퍼(W)가 인접하는 반송실(11)과의 사이에서 반송된다.
이러한 열처리 장치(15a)에 있어서는, 불활성 가스인 N2 가스를 챔버(161) 내에 도입한 상태로 히터(163)에 의해 웨이퍼(W)의 온도를 100∼500℃ 정도로 가열하고, 여기 가스 클리닝 장치(12a) 내에서의 처리에 의해 웨이퍼(W) 상에 생성된 (NH4)2SiF6 등을 열분해하고, 승화시켜 배기한다.
다음에, 성막 시스템의 또 다른 예에 대해서 설명한다. 도 9는 멀티 챔버 방식의 성막 시스템의 또 다른 예를 도시하는 개략 구성도이다.
도 9에 도시하는 바와 같이, 이 성막 시스템(100")은 성막 시스템(100)의 청정화 처리를 실행하는 플라즈마 클리닝 장치(12) 대신에, 반응 가스 클리닝 장치[플라즈마 반응 건조(response dry) 장치](12b)를 이용하고, 또한 성막 시스템(100)에서는 처리 장치가 접속되지 않았던 접속 포트(11d)에 열처리 장치(15b)를 배치하고 있는 것 이외에는 기본적으로 상기 성막 시스템(100)과 같은 구조를 갖고 있으므로, 성막 시스템(100)과 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다. 이 성막 시스템(100")에서는 청정화 처리가 반응 가스 클리닝 장치(12b)와 열처리 장치(15b)에서 실행되는 것 이외에는 성막 시스템(100)과 동일한 처리가 실행된다.
다음에, 반응 가스 클리닝 장치(12b)의 구조예에 대해서 설명한다.
도 10은 반응 가스 클리닝 장치(12b)의 구조의 일례를 도시하는 단면도이다. 이 반응 가스 클리닝 장치(12b)는 반응 가스에 의한 화학적 반응에 의해 청정화 처리를 실행하는 것이다.
이 반응 가스 클리닝 장치(12b)는 웨이퍼(W)를 수용하는 기밀하게 구성된 대략 원통형의 챔버(171)를 갖고 있고, 그 중에는 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(172)가 배치되어 있다. 서셉터(172)의 내부에는 냉매 유로(174)가 설치되어 있고, 냉매 유로(174)에는 냉매 공급원(176)으로부터 냉매가 공급된다. 그리고, 냉매 유로(174)에 냉매를 통류함으로써, 서셉터(172)의 온도, 나아가서는 웨이퍼(W)의 온도를 예컨대 상온으로 제어하는 것이 가능하다. 냉매의 온도 및 제어 온도에 따라서는 서셉터(172) 내에 히터를 설치해도 좋다. 또한, 서셉터(172)에는 웨이퍼(W)를 지지해서 승강시키기 위한 3개의 웨이퍼 지지 핀(도시하지 않음)이 서셉터(172)의 표면에 대하여 돌출 가능하게 설치된다. 또, 웨이퍼 지지 핀 및 그 승강 기구는 상술한 Ti 성막 장치(13)에 도시한 것과 동일하게 구성되어 있다.
챔버(171)의 상부 벽(171a)에는 샤워 헤드(180)가 설치된다. 샤워 헤드(180)는 하층부(181) 및 상층부(182)의 2층 구조로 되어 있고, 이들 하층부(181) 및 상층부(182)에는 각각 제 1 버퍼(buffer) 공간(183) 및 제 2 버퍼 공간(184)을 갖고 있다. 상층부(182)의 상면은 커버 부재(185)로 막혀져 있고, 커버 부재(185)에는 NH3 가스를 도입하는 NH3 가스 도입부(186) 및 HF 가스를 도입하는 HF 가스 도입부(187)가 형성되어 있다. NH3 가스 도입부(186)는 제 1 버퍼 공간(183)에 접속되어 있고, HF 가스 도입부(187)는 가스 도입로(187a)를 거쳐서 제 2 버퍼 공간(184)에 접속되어 있다. 그리고, 제 1 버퍼 공간(183)으로부터 하방을 향해서 NH3 가스를 토출하는 NH3 가스 토출 구멍(188) 및 제 2 버퍼 공간(184)으로부터 하방을 향해서 HF 가스를 토출하는 HF 가스 토출 구멍(189)이 형성되어 있다.
상기 NH3 가스 도입부(186)에는 NH3 가스 라인(190)을 거쳐서 NH3 가스 공급원(192)이 접속되어 있고, 이 NH3 가스 공급원(192)으로부터 NH3 가스 라인(190)을 거쳐서 NH3 가스 도입부(186)에 NH3 가스가 공급된다. 한편, 상기 HF 가스 도입부(187)에는 HF 가스 라인(191)을 거쳐서 HF 가스 공급원(193)이 접속되어 있어, 이 HF 가스 공급원(193)으로부터 HF 가스 라인(191)을 거쳐서 HF 가스 도입부(187)에 HF 가스가 공급된다. 그리고, 각 가스 라인에는 2개의 밸브(194)가 설치되어 매스플로우 제어기(195)를 사이에 위치시킨다. NH3 가스 도입부(186) 및 HF 가스 도입부(187)에 각각 공급된 NH3 가스 및 HF 가스는 샤워 헤드(180) 내로 상술한 바와 같이 서로 독립한 경로를 지나, NH3 가스 토출 구멍(188) 및 HF 가스 토출 구멍(189)로부터 완전히 독립해서 챔버(171) 내에 공급되는 포스트 믹스 방식이다.
챔버(171)의 하부 벽에는 배기관(196)이 접속되어 있고, 이 배기관(196)에는 진공 펌프를 포함하는 배기 장치(197)가 접속되어 있다. 그리고 배기 장치(197)를 작동시킴으로써 챔버(171) 내를 소정의 진공도까지 감압할 수 있다.
또한, 챔버(171)의 측벽에는 게이트 밸브(G)가 설치되어 있고, 이 게이트 밸브(G)를 개방시킨 상태로 웨이퍼(W)가 인접하는 반송실(11)과의 사이에서 반송되도록 되어 있다.
이와 같이 구성되는 반응 가스 클리닝 장치(12b)에 있어서는, 배기 장치(197)에 의해 챔버(171) 내를 배기해서 소정의 감압 상태로 하고, 게이트 밸브(G)를 개방해서, 반송 장치(22)에 의해 진공 상태의 반송실(11)로부터 챔버(171) 내로 웨이퍼(W)를 장입하고, 서셉터(172) 위로 탑재한다. 그 후, 게이트 밸브(G)를 닫는다.
히터(173) 및 냉매에 의해 웨이퍼(W)의 온도를 소정의 온도로 한 상태로, NH3 가스 공급원(192) 및 HF 가스 공급원(193)으로부터 NH3 가스 라인(190) 및 HF 가스 라인(191) 및 샤워 헤드(180)를 거쳐서, NH3 가스 및 HF 가스를 별개 독립으로 챔버(171) 내에 소정 유량으로 도입한다.
이들 가스에 의해, 웨이퍼(W)의 니켈 실리사이드 막 표면의 자연 산화막에 화학적 작용이 미치게 되어, 이하의 반응이 진행되고 열에 의한 분해가 가능한 (NH4)2SiF6 등이 생성된다.
SiO2 + 4HF → SiF4 + 2H2O
SiF4 + 2NH3 + 2HF → (NH4)2SiF6
이러한 처리 후, 게이트 밸브(G)가 개방되고, 웨이퍼(W)가 반송 장치(22)에 의해 반송실(11)로 취출된다. 그 후, 이 웨이퍼(W)를 열처리 장치(15b)에 반입해서 열처리함으로써, 상기 반응 성분이 분해 및 휘발하고, 자연 산화막이 제거된다.
HF 가스와 NH3 가스는 반응성이 양호하고, 상기 반응 및 그 후의 열처리에 의해 효율적으로 또한 거의 완전히 자연 산화막을 제거할 수 있다. 더군다나 HF 가스와 NH3 가스를 공급해서 니켈 실리사이드 막 표면의 자연 산화막과 반응시키는 순수한 화학적 작용에만 의하므로, 기저의 니켈 실리사이드 막에 대한 물리적 피해를 한층 적게 할 수 있다. 또한, 고 어스펙트(aspect)비의 접촉이나 비어의 바닥부의 자연 산화막을 효과적으로 제거할 수 있다. 또한, 층 사이 막과의 선택성이 크므로 에칭이나 피해도 지극히 적다.
반응 가스 클리닝 장치(12b)에 있어서의 처리 조건은, 예컨대 압력이 0.67∼133.3Pa, 웨이퍼 온도가 10∼30℃, 가스 유량이 NH3 : 10∼80mL/분, HF : 10∼80mL/분이 예시된다.
다음에, 열처리 장치(15b)에 대해서 설명한다.
이 열처리 장치(15b)의 구조는 도 8에 도시하는 열처리 장치(15a)와 동일하다. 즉, 챔버(161) 내를 N2 가스 등의 불활성 가스 분위기로 한 상태로 가열 플레이트(162)에서 100∼250℃ 정도로 웨이퍼(W)를 가열하고, 웨이퍼(W) 상에 생성된 (NH4)2SiF6 등을 열분해하고, SiF4, NH3, HF로서 승화시켜, 배기한다.
이렇게 하여 니켈 실리사이드 막 상의 자연 산화막은 완전히 제거할 수 있지만, 반응 가스로서 NH3 가스 및 HF 가스를 이용하고 있으므로, 그 때에 NH3F 등의 N-H계의 부생성물이 생기고, 이것이 축적부로서 챔버(161) 내벽에 부착되어 버린다.
이를 방지하기 위해서는 열처리시에 챔버(161) 내에 도입하는 N2 가스 등의 불활성 가스를 고온으로 하는 것이 유효하다. 즉, 열처리시에 250℃ 이상의 고온의 N2 가스를 도입하면, 챔버(161) 내벽으로의 축적부의 부착을 방지할 수 있다. 또한, 이렇게 고온 가스를 도입함으로써, 웨이퍼의 열처리 시간을 단축하는 것이 가능하다.
또한, 열처리시에 항상 고온의 N2 가스 등의 불활성 가스를 도입하는 것은 아니고, 정기적으로 또는 소정량의 축적부가 부착된 시점에서, 부착된 축적부를 휘발시켜도 좋다. 이 경우에는, 열처리를 실행하지 않고 있을 때에 챔버(161) 내에 100∼250℃ 정도의 N2 가스를 도입한다. 이로써, 축적부로서 부착된 고체인 NH3F와 같은 N-H계 부생성물이 승화하고, 축적부를 제거할 수 있다.
이 경우에, 열처리 장치(15b)에 도입하는 N2 가스는, 예컨대 도 11에 도시하는 바와 같이, 가스 라인(167)에 N2 가스를 가열하기 위한 히터(203)를 설치하고, 그 히터(203)에 의해 가열하도록 할 수 있다.
다음에, 실제로 본 발명의 효과를 확인한 결과에 대해서 설명한다.
(1) 박리 억제 효과
우선, 절연막을 형성한 Si 웨이퍼를 준비하고, 도 4의 Ti막 성막 장치(13) 및 도 5의 TiN 성막 장치(14)를 이용하여, 상술한 바와 같이 Ti 성막, Ti막의 질화 처리 및 TiN 성막을 실행해서 제조한 샘플의 박리의 유무를 조사했다. 여기에서는, TiN막의 막 두께를 20nm로 일정하게 하고, Ti막의 막 두께를 2nm, 5nm, 7nm, 10nm로 변화시켰다. Ti막 및 TiN막의 성막시의 기판 온도는 각각 450℃이다. 박리는 육안 관찰 및 변색(박리가 발생되는 부분은 변색됨)에 의해 파악했다.
그 결과, Ti막 두께가 본 발명의 범위 내인 2nm, 5nm, 7nm의 샘플에 대해서는, 육안에 의한 박리 및 변색이 전혀 보이지 않고, 박리가 전혀 발생하지 않는 것이 확인되었다. 이에 대하여, Ti막 두께가 본 발명의 범위 외인 10nm의 샘플에서는 박리 및 변색이 확인되었다.
(2) 접촉 저항의 저 저항화
다음에, Si 웨이퍼 상에 NiSi막 및 절연막을 형성한 후, NiSi막에 도달하는 콘택트 홀을 형성하고, 또한 Ti 성막, Ti막의 질화 처리, TiN 성막 및 W막의 성막을 실행하고, 기저 NiSi막과 W막의 사이의 접촉 저항을 측정한 결과에 대해서 설명한다. 여기에서는, Ti 성막 및 TiN 성막시의 기판 온도를 450℃, TiN막 두께를 20nm로 일정하게 하고, Ti막 두께를 본 발명의 범위 내인 2nm, 5nm, 7nm로 변화시켰다. 이 실험에서의 콘택트 홀 직경은 0.18μm이다.
도 12에 Ti막 두께와 접촉 저항의 관계를 도시한다. 도시한 바와 같이, 어느 쪽의 샘플에 관해서도 접촉 저항이 4.2Ω 이하와 허용 범위 내인 것이 확인되었다. 특히, Ti막 두께가 5nm의 샘플은 접촉 저항이 3.5Ω으로 충분히 낮은 양호한 결과를 얻을 수 있었다.
또한, Ti 성막 및 TiN 성막시의 기판 온도를 450℃, Ti막 두께를 5nm로 일정하게 하고, TiN막의 막 두께를 본 발명의 범위 내인 10nm, 20nm로 했을 경우의 접촉 저항의 측정 결과를 도 13에 도시한다. 도시한 바와 같이, 어느 쪽의 샘플에 관해서도 3.5Ω 이하로 충분히 낮은 양호한 결과를 얻을 수 있었다.
또한, Ti막 두께를 5nm, TiN막 두께를 20nm로 일정하게 하고, Ti막 및 TiN막의 성막 때의 기판 온도를 450℃, 500℃로 변화시켰을 경우의 접촉 저항의 측정 결과를 도 14에 도시한다. 도시한 바와 같이, 어느 쪽의 샘플에 관해서도 접촉 저항이 허용 범위 내인 것이 확인되었다.
(3) 마모 억제 효과
다음에, TiN의 성막을 상술한 교호적인 가스 플로우에 의해 성막한 경우의 마모 억제 효과를 확인한 실험에 대해서 설명한다.
여기에서는, TiN의 성막을 교호적인 가스 플로우를 실행하는 성막의 경우(교호적 가스 플로우 성막)와, 교호적인 가스 플로우를 실행하지 않는 통상의 CVD에 의한 성막의 경우(보통 CVD 성막)로 각각 TiN의 막 두께 및 성막시의 기판 온도를 변화시키고, TiN막의 마모의 발생의 유무를 조사했다. 도 15는 TiN막 두께와 TiN막의 응력의 관계를 도시하는 그래프이다. 도 15로부터 명확하게, 기판 온도가 450℃의 종래 CVD 성막에서는 TiN막 두께가 20nm 이상의 경우에 응력이 유지되지 않고, 마모의 발생이 추측된다. 마찬가지로, 기판 온도가 550℃ 및 650℃의 종래 CVD 성막에 있어서도, 각각 TiN막 두께가 60nm 이상, 80nm 이상의 경우에 응력이 유지되지 않고, 마모의 발생이 추측된다. 이에 대하여, 교호적 가스 플로우 성막에서는 어느 쪽의 TiN막 두께 및 기판 온도에 있어서도 응력이 유지되고 있어, TiN막을 교호적인 가스 플로우에 의해 성막했을 경우의 마모 억제 효과가 확인되었다.
다음에, 도 4의 Ti막 성막 장치(13)를 이용하여 상기 공정 2 및 공정 3의 Ti막 성막 및 Ti막의 질화 처리를 실시할 경우의 다른 성막 방법에 대해서 설명한다.
여기에서는, 표면의 청정화 처리 후의 기저의 니켈 실리사이드 막 상에, TiCl4 가스 + Ar 가스 + H2 가스의 플라즈마에 의해 Ti 성막을 실행하는 제 1 단계와, Ar 가스 + H2 가스의 플라스틱에 의해 환원하는 제 2 단계를 교대로 복수 회 실행함으로써 Ti막 성막을 실시하고, NH3 가스 + Ar 가스 + H2 가스의 플라즈마에 의해 Ti막의 질화 처리를 실시한다.
상세하게는 상술한 Ti막 성막과 동일하게 해서 프리 코트 처리로부터 TiCl4 가스의 프리 플로우를 실행하고, 다음에 고주파 전원(84)으로부터 샤워 헤드(60)에 고주파 전력을 인가하면서, TiCl4 가스, Ar 가스, H2 가스를 챔버(51) 내로 도입해서 이들 가스의 플라즈마(제 1 플라즈마)를 생성하고, 이를 4∼8초간 유지하는 제 1 단계를 실행한다. 이어서, TiCl4 가스만을 정지하고, 고주파 전력 및 Ar 가스, H2 가스를 그대로로서, Ar 가스, H2 가스의 플라즈마(제 2 플라즈마)에 의한 환원 처리인 제 2 단계를 2∼30초간 실행한다. 이들 제 1 단계 및 제 2 단계를 교대로 복수 회, 바람직하게는 3회 이상, 예컨대 12∼24회 정도 반복한다. 이렇게 하여, 소정의 두께의 Ti막이 성막된다. Ti 성막시의 웨이퍼(W)의 가열 온도는 300∼500℃의 저온 성막이며, 450℃ 정도가 바람직하다. 또한, 이 때의 가스 유량은 TiCl4 가스 : 0.01∼0.1L/분, H2 가스 : 1.0∼5.0L/분, Ar 가스 : 0.5∼3.0L/분 정도이며, 압력은 400∼1000Pa 정도이다. 또한, 고주파 전원(84)의 전력은 500∼1500W 정도이다. 고주파 전력 및 가스의 공급을 정지해서 Ti 성막이 종료한 후, 고주파 전원(84)으로부터 샤워 헤드(60)에 고주파 전력을 다시 인가하면서, NH3 가스, Ar 가스, H2 가스를 공급하고, 이들 가스의 플라즈마에 의해 Ti막의 질화 처리를 실행한다.
이와 같이, TiCl4 가스 + Ar 가스 + H2 가스의 플라즈마에 의해 성막을 실행하는 제 1 단계와, Ar 가스 + H2 가스의 플라즈마에 의해 환원을 실행하는 제 2 단계를 비교적 단시간에 교대로 복수 회 실행함으로써 Ti막을 성막하고, 또한 NH3 가스 + Ar 가스 + H2 가스의 플라즈마에 의해 Ti막을 질화 처리하므로, TiCl4를 환원하는 환원 작용이 높아지고, Ti막의 잔류 염소농도를 저감시킬 수 있으며, 비저항이 낮은 양질의 Ti막을 얻을 수 있다.
이러한 교호적인 가스 플로우를 이용하여 Ti막을 성막했을 경우에도, 그 막 두께를 2nm 이상 10nm 미만으로 함으로써, 표면이 청정화된 기저의 NiSi막과의 반응층이 양호하게 형성되어 접촉 저항을 작게 할 수 있으며, 500℃ 이하의 저온 성막이어도 접촉 저항을 낮게 할 수 있는 동시에 Ti막이 충분히 질화되므로, 다음 TiN막 성막시의 Ti막의 에칭을 방지해서 밀착성이 향상되어 Ti 부분에서의 박리를 발생하기 어렵게 할 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 일없이 여러 가지로 변형 가능하다. 예컨대, 상기 실시형태에서는 Ti/TiN막의 기저 금속 실리사이드 막으로서 니켈 실리사이드 막을 이용했을 경우에 대해서 도시했지만, 기판 표면의 금속 실리사이드로서 Co, Mo, W, Pt, Pd 등의 금속 실리사이드를 이용할 수 있다. 또한, 금속 실리사이드 막에 한정되지 않고, 예컨대 불순물 확산층이 형성된 Si 기판과, 상층배선층의 접촉을 도모할 경우에도 같은 효과를 얻을 수 있다. 또한, Ti 화합물은 TiCl4에 한정되지 않고 TiF4나 TiI4 등의 다른 할로겐 화합물이나, 유기Ti 화합물, 그 밖의 화합물을 이용할 수 있다. N과 H를 포함하는 가스도 NH3 가스에 한정되지 않고, N2와 H2의 혼합 가스 혹은 N2H2 가스 등을 이용할 수 있다.
또한, 청정화 처리로 채용하는 장치나 가스 종류도 상기 실시형태에 예시한 것에 한정되는 것은 아니다. 더욱 또한, 상기 실시형태에서는 피처리 기판으로서 반도체 웨이퍼를 이용했지만, 이에 한정되지 않고, 예컨대 액정 표시 장치(LCD) 기판으로 대표되는 플랫 패널 디스플레이(FPD) 기판 등의 다른 것이라도 좋다.
본 발명에 의하면, Si 기판 또는 그 상의 금속 실리사이드 막 상에 Ti막 및 TiN막을 성막할 경우에, 저온 성막이어도 접촉 저항이 낮고, 또한 박리를 억제할 수 있으므로, 본 발명은 반도체 장치의 콘택트 홀이나 비어 홀의 접촉 구조의 형성에 바람직하다.

Claims (33)

  1. Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서, 그 위에 Ti막 및 TiN막을 성막하는 성막 방법에 있어서,
    상기 기저 표면을 청정화하는 공정과,
    Ti 화합물 가스를 이용하여 CVD에 의해 기저 상에 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과,
    상기 Ti막을 질화하는 공정과,
    질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막하는 공정을 구비하는
    Ti막 및 TiN막의 성막 방법.
  2. 제 1 항에 있어서,
    상기 기저 표면을 청정화하는 공정은 플라즈마에 의한 스퍼터(sputter) 에칭인
    Ti막 및 TiN막의 성막 방법.
  3. 제 2 항에 있어서,
    상기 플라즈마에 의한 스퍼터 에칭은 유도 결합 플라즈마에 의해 실행되는
    Ti막 및 TiN막의 성막 방법.
  4. 제 2 항에 있어서,
    상기 플라즈마에 의한 스퍼터 에칭은 Ar 가스를 이용하는
    Ti막 및 TiN막의 성막 방법.
  5. 제 1 항에 있어서,
    상기 기저 표면을 청정화하는 공정은 여기(勵起)된 가스를 이용하여 실행하는
    Ti막 및 TiN막의 성막 방법.
  6. 제 5 항에 있어서,
    상기 기저 표면을 청정화하는 공정은 H를 포함하는 가스 및/또는 N을 포함하는 가스의 플라즈마에 의해 활성종을 형성하고, 그 활성종을 Si 기판이 수용된 처리 용기 내에 도입하는 동시에, 상기 처리 용기 내에 NF3 가스를 도입해서 상기 활성종에 의해 NF3 가스를 여기하고, 여기된 NF3 가스에 의해 실행되는
    Ti막 및 TiN막의 성막 방법.
  7. 제 6 항에 있어서,
    여기된 가스를 상기 기저 표면에 작용시킨 후에 상기 기판을 열처리하는
    Ti막 및 TiN막의 성막 방법.
  8. 제 1 항에 있어서,
    상기 기저 표면을 청정화하는 공정은 기저 표면에 복수의 가스를 공급해서 상기 기저 표면에서 화학 반응을 발생시킴으로써 실행되는
    Ti막 및 TiN막의 성막 방법.
  9. 제 8 항에 있어서,
    상기 기저 표면을 청정화하는 공정은 기저 표면에 HF 가스 및 NH3 가스를 공급함으로써 실행되는
    Ti막 및 TiN막의 성막 방법.
  10. 제 9 항에 있어서,
    기저 표면에 HF 가스 및 NH3 가스를 공급해서 화학 반응을 발생시킨 후에 상기 기판을 열처리하는
    Ti막 및 TiN막의 성막 방법.
  11. 제 1 항에 있어서,
    상기 TiN막은 막 두께가 3nm 이상 50nm 이하의 범위인
    Ti막 및 TiN막의 성막 방법.
  12. 제 1 항에 있어서,
    상기 Ti 성막시의 기판 온도가 300∼500℃로 설정되는
    Ti막 및 TiN막의 성막 방법.
  13. 제 1 항에 있어서,
    상기 금속 실리사이드는, Ni, Co, Mo, W, Pt 및 Pd로 이루어지는 그룹으로부터 선택된 금속의 실리사이드인
    Ti막 및 TiN막의 성막 방법.
  14. Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서, 그 위에 Ti막 및 TiN막을 성막하는 방법에 있어서,
    상기 기저 표면을 청정화하는 공정과,
    Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과,
    상기 Ti막을 질화하는 공정과,
    질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 도입하는 제 1 단계와, 상기 Ti 화합물 가스를 정지해 상기 N과 H를 포함하는 가스를 도입하는 제 2 단계를 교대로 복수 회 되풀이함으로써 TiN막을 성막하는 공정을 구비하는
    Ti막 및 TiN막의 성막 방법.
  15. 기판상에 형성된 니켈 실리사이드 막 상에 Ti막 및 TiN막을 성막하는 방법에 있어서,
    상기 NiSi막의 표면을 청정화하는 공정과,
    Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 동시에, 니켈 실리사이드 막과 Ti막의 경계면에 니켈 실리사이드와 Ti의 반응층을 형성하는 공정과,
    상기 Ti막을 질화하는 공정과,
    질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 도입하는 제 1 단계와, 상기 Ti 화합물 가스를 정지해 상기 N과 H를 포함하는 가스를 도입 하는 제 2 단계를 교대로 복수 회 되풀이함으로써 TiN막을 성막하는 공정을 구비하는
    Ti막 및 TiN막의 성막 방법.
  16. 제 15 항에 있어서,
    상기 NiSi막 표면을 청정화하는 공정은 플라즈마에 의한 스퍼터 에칭인
    Ti막 및 TiN막의 성막 방법.
  17. 제 16 항에 있어서,
    상기 플라즈마에 의한 스퍼터 에칭은 유도 결합 플라즈마에 의해 실행되는
    Ti막 및 TiN막의 성막 방법.
  18. 제 16 항에 있어서,
    상기 플라즈마에 의한 스퍼터 에칭은 Ar 가스를 이용하는
    Ti막 및 TiN막의 성막 방법.
  19. 제 15 항에 있어서,
    상기 NiSi막 표면을 청정화하는 공정은 여기된 가스를 이용하여 실행하는
    Ti막 및 TiN막의 성막 방법.
  20. 제 19 항에 있어서,
    상기 NiSi막 표면을 청정화하는 공정은 H를 포함하는 가스 및/또는 N을 포함하는 가스의 플라즈마를 형성하고, 그 플라즈마를 기판이 수용된 처리 용기 내에 도입하는 동시에, 상기 처리 용기 내에 NF3 가스를 도입해서 상기 플라즈마에 의해 NF3 가스를 여기하고, 여기된 NF3 가스에 의해 실행되는
    Ti막 및 TiN막의 성막 방법.
  21. 제 20 항에 있어서,
    여기된 가스를 상기 NiSi막 표면에 작용시킨 후에 상기 기판을 열처리하는
    Ti막 및 TiN막의 성막 방법.
  22. 제 15 항에 있어서,
    상기 NiSi막 표면을 청정화하는 공정은 NiSi막 표면에 복수의 가스를 공급해서 상기 NiSi막 표면에서 화학 반응을 발생시킴으로써 실행되는
    Ti막 및 TiN막의 성막 방법.
  23. 제 22 항에 있어서,
    상기 NiSi막 표면을 청정화하는 공정은 NiSi막 표면에 HF 가스 및 NH3 가스를 공급함으로써 실행되는
    Ti막 및 TiN막의 성막 방법.
  24. 제 23 항에 있어서,
    NiSi막 표면에 HF 가스 및 NH3 가스를 공급해서 화학 반응을 발생시킨 후에 상기 기판을 열처리하는
    Ti막 및 TiN막의 성막 방법.
  25. 제 15 항에 있어서,
    상기 TiN막은 막 두께가 3nm 이상 50nm 이하의 범위인
    Ti막 및 TiN막의 성막 방법.
  26. 제 15 항에 있어서,
    상기 Ti 성막시의 기판 온도가 300∼500℃로 설정되는
    Ti막 및 TiN막의 성막 방법.
  27. Si 기판 또는 금속 실리사이드 막으로 이루어지는 기저 상에 형성되는 접촉 구조체에 있어서,
    상기 기저 상에 Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하고, 상기 Ti막을 질화하며, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막함으로써 형성되어, 상기 기저 상에 형성되는 Si 또는 금속 실리사이드와 Ti의 반응층과, 상기 반응층 상에 형성된 2층 구조의 TiN막으로 이루어지는
    접촉 구조체.
  28. 제 27 항에 있어서,
    상기 금속 실리사이드는 Ni, Co, Mo, W, Pt 및 Pd로 이루어지는 그룹으로부터 선택된 금속의 실리사이드인
    접촉 구조체.
  29. 제 27 항에 있어서,
    상기 2층 구조의 TiN막 중 상층의 TiN막은 막 두께가 3nm 이상 50nm 이하인
    접촉 구조체.
  30. 니켈 실리사이드 막 상에 형성되는 접촉 구조체에 있어서,
    상기 니켈 실리사이드 막 상에 Ti 화합물 가스를 이용하여 CVD에 의해 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하고, 상기 Ti막을 질화하며, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막함으로써 형성되고, 상기 니켈 실리사이드 막 상에 형성되는 니켈 실리사이드와 Ti의 반응층과, 상기 반응층 상에 형성된 2층 구조의 TiN막으로 이루어지는
    접촉 구조체.
  31. 제 30 항에 있어서,
    상기 2층 구조의 TiN막 중 상층의 TiN막은 막 두께가 3nm 이상 50nm 이하인
    접촉 구조체.
  32. 컴퓨터에 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체에 있어서,
    상기 제어 프로그램은 실행시에 상기 기저 표면을 청정화하는 공정과, Ti 화 합물 가스를 이용하여 CVD에 의해 기저 상에 막 두께 2nm 이상 10nm 미만의 Ti막을 성막하는 공정과, 상기 Ti막을 질화하는 공정과, 질화 후의 Ti막 상에 Ti 화합물 가스 및 N과 H를 포함하는 가스를 이용하여 CVD에 의해 TiN막을 성막하는 공정을 실행하고, Si를 포함하는 기판 또는 기판상에 형성된 금속 실리사이드 막을 기저로서, 그 위에 Ti막 및 TiN막을 성막하도록 성막 장치를 제어하는
    컴퓨터 판독 가능한 기억 매체.
  33. 삭제
KR1020067007190A 2004-04-09 2005-04-08 Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체 KR100735938B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004115960 2004-04-09
JPJP-P-2004-00115960 2004-04-09

Publications (2)

Publication Number Publication Date
KR20060096036A KR20060096036A (ko) 2006-09-05
KR100735938B1 true KR100735938B1 (ko) 2007-07-06

Family

ID=35125351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067007190A KR100735938B1 (ko) 2004-04-09 2005-04-08 Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체

Country Status (5)

Country Link
US (2) US7737005B2 (ko)
JP (1) JP4811870B2 (ko)
KR (1) KR100735938B1 (ko)
CN (2) CN101325174B (ko)
WO (1) WO2005098913A1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399360B1 (en) * 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
US7405154B2 (en) * 2006-03-24 2008-07-29 International Business Machines Corporation Structure and method of forming electrodeposited contacts
US20070238301A1 (en) * 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
JP5042517B2 (ja) * 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US8052799B2 (en) * 2006-10-12 2011-11-08 International Business Machines Corporation By-product collecting processes for cleaning processes
JP5204964B2 (ja) * 2006-10-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2008081723A1 (ja) * 2006-12-28 2008-07-10 Tokyo Electron Limited 絶縁膜の形成方法および半導体装置の製造方法
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5171192B2 (ja) * 2007-09-28 2013-03-27 東京エレクトロン株式会社 金属膜成膜方法
JP2009094311A (ja) * 2007-10-10 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009141096A (ja) * 2007-12-06 2009-06-25 Renesas Technology Corp 半導体装置の製造方法
JP2009141227A (ja) * 2007-12-08 2009-06-25 Tokyo Electron Ltd チタン膜の成膜方法及びチタン膜の成膜装置
KR20090074561A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체소자의 컨택 형성방법
JP5358165B2 (ja) 2008-11-26 2013-12-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
CN101888738B (zh) * 2009-05-13 2012-07-25 日月光半导体制造股份有限公司 具有侧斜面的线路层组件的内埋式基板及其制造方法
KR101094376B1 (ko) * 2009-07-31 2011-12-15 주식회사 하이닉스반도체 반도체장치의 매립워드라인 형성 방법
US8252679B2 (en) * 2010-02-10 2012-08-28 United Microelectronics Corp. Semiconductor process
US8426971B2 (en) * 2010-08-27 2013-04-23 Diodes FabTech, Inc. Top tri-metal system for silicon power semiconductor devices
JP5476269B2 (ja) * 2010-09-29 2014-04-23 東京エレクトロン株式会社 成膜方法及び成膜装置
JP5712872B2 (ja) * 2011-08-31 2015-05-07 株式会社オートネットワーク技術研究所 アルミニウム基端子金具
JP6087161B2 (ja) * 2012-02-03 2017-03-01 東京エレクトロン株式会社 基板収容容器のパージ方法
JP2014090051A (ja) * 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
JP5507654B2 (ja) * 2012-11-30 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6118197B2 (ja) 2013-07-02 2017-04-19 東京エレクトロン株式会社 成膜方法
CN104299941B (zh) * 2013-07-19 2017-09-12 世界先进积体电路股份有限公司 接触插塞及其制造方法
CN105551954A (zh) * 2016-01-27 2016-05-04 武汉新芯集成电路制造有限公司 一种沉积氮化钛薄膜的方法
JP6583054B2 (ja) * 2016-02-26 2019-10-02 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP6796431B2 (ja) * 2016-08-12 2020-12-09 東京エレクトロン株式会社 成膜装置、およびそれに用いるガス吐出部材
JP6851173B2 (ja) * 2016-10-21 2021-03-31 東京エレクトロン株式会社 成膜装置および成膜方法
JP7018825B2 (ja) * 2018-06-05 2022-02-14 東京エレクトロン株式会社 成膜方法及び成膜装置
JP7154055B2 (ja) * 2018-07-25 2022-10-17 東京エレクトロン株式会社 成膜方法及び成膜装置
CN109216264A (zh) * 2018-08-31 2019-01-15 上海华力微电子有限公司 一种连接孔粘附层优化方法
KR20210040231A (ko) 2019-10-02 2021-04-13 삼성전자주식회사 반도체 장치
KR102516340B1 (ko) * 2020-09-08 2023-03-31 주식회사 유진테크 기판 처리 장치 및 기판 처리 장치의 운용 방법
JP7324740B2 (ja) * 2020-11-25 2023-08-10 株式会社Kokusai Electric 基板処理方法、プログラム、基板処理装置及び半導体装置の製造方法
JP2022121015A (ja) 2021-02-08 2022-08-19 東京エレクトロン株式会社 基板処理方法、基板処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208436A (ja) * 1999-01-12 2000-07-28 Sony Corp 半導体装置およびその製造方法
JP2002203812A (ja) * 2001-01-09 2002-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963833A (en) * 1996-07-03 1999-10-05 Micron Technology, Inc. Method for cleaning semiconductor wafers and
JP3374322B2 (ja) * 1996-10-01 2003-02-04 東京エレクトロン株式会社 チタン膜及びチタンナイトライド膜の連続成膜方法
JPH10237662A (ja) * 1996-12-24 1998-09-08 Sony Corp 金属膜のプラズマｃｖｄ方法、および金属窒化物膜の形成方法ならびに半導体装置
US6093645A (en) 1997-02-10 2000-07-25 Tokyo Electron Limited Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation
US5838055A (en) * 1997-05-29 1998-11-17 International Business Machines Corporation Trench sidewall patterned by vapor phase etching
JP3636866B2 (ja) 1997-07-16 2005-04-06 東京エレクトロン株式会社 ＣＶＤ−Ｔｉ膜の成膜方法
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
JP3214422B2 (ja) * 1997-12-02 2001-10-02 日本電気株式会社 半導体装置の製造装置および半導体装置の製造方法
JPH11233453A (ja) 1998-02-12 1999-08-27 Matsushita Electron Corp 半導体装置の製造方法
JPH11283935A (ja) * 1998-03-30 1999-10-15 Nec Corp 半導体装置の製造方法
US6171717B1 (en) * 1998-10-28 2001-01-09 United Microelectronics Corp. Structure of stacked barrier layer
US6824825B2 (en) * 1999-09-13 2004-11-30 Tokyo Electron Limited Method for depositing metallic nitride series thin film
US6483154B1 (en) * 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
JP2003059861A (ja) * 2001-08-09 2003-02-28 Tokyo Electron Ltd 成膜方法および成膜装置
JP4178776B2 (ja) * 2001-09-03 2008-11-12 東京エレクトロン株式会社 成膜方法
JP2003119564A (ja) 2001-10-12 2003-04-23 Tokyo Electron Ltd 成膜方法及びプラズマｃｖｄ装置
KR100480634B1 (ko) * 2002-11-19 2005-03-31 삼성전자주식회사 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208436A (ja) * 1999-01-12 2000-07-28 Sony Corp 半導体装置およびその製造方法
JP2002203812A (ja) * 2001-01-09 2002-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2005098913A1 (ja) 2005-10-20
US20100216304A1 (en) 2010-08-26
JP4811870B2 (ja) 2011-11-09
CN100474517C (zh) 2009-04-01
CN101325174A (zh) 2008-12-17
JPWO2005098913A1 (ja) 2008-03-06
US7737005B2 (en) 2010-06-15
US20070257372A1 (en) 2007-11-08
CN1806315A (zh) 2006-07-19
KR20060096036A (ko) 2006-09-05
CN101325174B (zh) 2011-06-15

Similar Documents

Publication Publication Date Title
KR100735938B1 (ko) Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체
JP3574651B2 (ja) 成膜方法および成膜装置
TWI428962B (zh) Plasma cleaning method and plasma CVD method
JP5046506B2 (ja) 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体
KR100824088B1 (ko) 성막 처리 방법
US20130316533A1 (en) Method for removing native oxide and associated residue from a substrate
JP6995997B2 (ja) 半導体装置の製造方法、基板処理装置、プログラム及び基板処理方法
US20060127601A1 (en) Film formation method
KR100934511B1 (ko) Ｔｉ계 막의 성막 방법 및 기억 매체
WO2003026004A1 (fr) Procede de traitement au plasma
JP2010065309A (ja) Ｔｉ系膜の成膜方法および記憶媒体
JP5004432B2 (ja) 金属シリサイド膜を形成する方法、前処理方法、成膜システム、制御プログラムおよびコンピュータ記憶媒体
JP4429695B2 (ja) 成膜方法および成膜システム
JP2003077863A (ja) Ｃｖｄ成膜方法
JP2003221671A (ja) ガス処理方法
JP4105120B2 (ja) 成膜方法
JP2003059861A (ja) 成膜方法および成膜装置
JP4114746B2 (ja) 成膜方法
JP2002008991A (ja) クリーニング方法
JPWO2007123212A1 (ja) Ｔｉ膜の成膜方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120611

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee