JP2002203812A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 常に安定した良好な電気特性を有するスタッ
クト構造のコンタクトホール部を備えた半導体装置を提
供する。 【解決手段】 半導体基板１上のコバルトシリサイド膜
４上の第１の層間絶縁膜５をエッチングして、無機ＣＶ
Ｄ法によるバリアメタル膜１０６、更にタングステン膜
７を堆積して第１のＷプラグ１０８を形成する。その
後、第２の層間絶縁膜１５を形成し、キャパシタ１６を
形成する。その後、第３の層間絶縁膜２０を形成し、第
３の層間絶縁膜２０中に有機ＣＶＤ法によるバリアメタ
ル膜１１０、更にタングステン膜１１を堆積して第２の
Ｗプラグ１１２を形成する。
クト構造のコンタクトホール部を備えた半導体装置を提
供する。 【解決手段】 半導体基板１上のコバルトシリサイド膜
４上の第１の層間絶縁膜５をエッチングして、無機ＣＶ
Ｄ法によるバリアメタル膜１０６、更にタングステン膜
７を堆積して第１のＷプラグ１０８を形成する。その
後、第２の層間絶縁膜１５を形成し、キャパシタ１６を
形成する。その後、第３の層間絶縁膜２０を形成し、第
３の層間絶縁膜２０中に有機ＣＶＤ法によるバリアメタ
ル膜１１０、更にタングステン膜１１を堆積して第２の
Ｗプラグ１１２を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にスタックト構造を有するコン
タクトホールの構造およびその形成方法に関するもので
ある。
その製造方法に関し、特にスタックト構造を有するコン
タクトホールの構造およびその形成方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体装置の微細化、高集積化に
伴い、コンタクトホール径の縮小化が進み、コンタクト
ホールのアスペクト比が増大している。これにより、一
度のエッチングと一度のホール内への埋込みによる一段
のプラグ形成では、コンタクトホール部の形成が非常に
難しいものとなってきた。これを解決するものとして、
２段以上のプラグからなるスタックト構造のコンタクト
ホールが考えられている。
伴い、コンタクトホール径の縮小化が進み、コンタクト
ホールのアスペクト比が増大している。これにより、一
度のエッチングと一度のホール内への埋込みによる一段
のプラグ形成では、コンタクトホール部の形成が非常に
難しいものとなってきた。これを解決するものとして、
２段以上のプラグからなるスタックト構造のコンタクト
ホールが考えられている。
【０００３】図５（ａ）（ｂ）は従来のスタックト構造
のコンタクトホール部を示す断面図である。図５（ａ）
（ｂ）において、１は半導体基板、２は素子分離領域、
３は半導体基板１とは逆導電型の導電層、４はコバルト
シリサイド膜、５は層間絶縁膜、６はバリアメタル膜、
７はタングステン膜、８はバリアメタル膜６およびタン
グステン膜７からなる第１のＷプラグ、１５，２０は層
間絶縁膜、１０はバリアメタル膜、１１はタングステン
膜、１２はバリアメタル膜１０およびタングステン膜１
１からなり、第１のプラグ８と接続されている第２のＷ
プラグ、１３は第２のＷプラグ１２上に形成された配線
層である。
のコンタクトホール部を示す断面図である。図５（ａ）
（ｂ）において、１は半導体基板、２は素子分離領域、
３は半導体基板１とは逆導電型の導電層、４はコバルト
シリサイド膜、５は層間絶縁膜、６はバリアメタル膜、
７はタングステン膜、８はバリアメタル膜６およびタン
グステン膜７からなる第１のＷプラグ、１５，２０は層
間絶縁膜、１０はバリアメタル膜、１１はタングステン
膜、１２はバリアメタル膜１０およびタングステン膜１
１からなり、第１のプラグ８と接続されている第２のＷ
プラグ、１３は第２のＷプラグ１２上に形成された配線
層である。
【０００４】さらに、９はアルミ合金やＣｕ等で形成さ
れる配線層、１７はストレージノード、１８はキャパシ
タの誘電膜、１９はキャパシタ上部電極、１６はストレ
ージノード１７とキャパシタ誘電膜１８とキャパシタ上
部電極１９とからなるキャパシタであり、配線層９やキ
ャパシタ１６はＷプラグ８、１２と前後して形成され
る。
れる配線層、１７はストレージノード、１８はキャパシ
タの誘電膜、１９はキャパシタ上部電極、１６はストレ
ージノード１７とキャパシタ誘電膜１８とキャパシタ上
部電極１９とからなるキャパシタであり、配線層９やキ
ャパシタ１６はＷプラグ８、１２と前後して形成され
る。
【０００５】
【発明が解決しようとする課題】従来のスタックト構造
のコンタクトホール部は以上のようであり、種々の素子
が混載されている半導体装置では、図５（ａ）に示すよ
うに、キャパシタ形成工程といった高温の熱処理工程を
プラグ形成後に行なう場合があり、この場合、プラグは
耐熱性の高いものでなくてはならないという問題点があ
った。
のコンタクトホール部は以上のようであり、種々の素子
が混載されている半導体装置では、図５（ａ）に示すよ
うに、キャパシタ形成工程といった高温の熱処理工程を
プラグ形成後に行なう場合があり、この場合、プラグは
耐熱性の高いものでなくてはならないという問題点があ
った。
【０００６】また、図５（ｂ）に示すように、配線層な
どのアルミ合金等の成膜後にプラグを形成する場合に
は、プラグの形成温度を高くできないという問題点があ
った。
どのアルミ合金等の成膜後にプラグを形成する場合に
は、プラグの形成温度を高くできないという問題点があ
った。
【０００７】更に、プラグの下層はコバルトシリサイ
ド、タングステン、シリコン等の種々の材料で形成され
ており、プラグがコンタクトをとる下地の材料に応じて
コンタクト抵抗が変化し、安定したコンタクト抵抗が得
られないという問題点があった。
ド、タングステン、シリコン等の種々の材料で形成され
ており、プラグがコンタクトをとる下地の材料に応じて
コンタクト抵抗が変化し、安定したコンタクト抵抗が得
られないという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、コンタクトホール内のプラグ
が、プラグ形成時の条件に応じて形成でき、コンタクト
ホールの下地が変化しても良好なコンタクト抵抗が得ら
れ、常に安定した良好な電気特性を有するスタックト型
のコンタクトホールの構造およびその製造方法を提供す
ることを目的としている。
ためになされたもので、コンタクトホール内のプラグ
が、プラグ形成時の条件に応じて形成でき、コンタクト
ホールの下地が変化しても良好なコンタクト抵抗が得ら
れ、常に安定した良好な電気特性を有するスタックト型
のコンタクトホールの構造およびその製造方法を提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、複数のプラグのバリアメタ
ル膜を各段毎に無機ＣＶＤ法または有機ＣＶＤ法のいず
れかを選択して形成するようにしたものである。
る半導体装置の製造方法は、複数のプラグのバリアメタ
ル膜を各段毎に無機ＣＶＤ法または有機ＣＶＤ法のいず
れかを選択して形成するようにしたものである。
【００１０】この発明の請求項２に係る半導体装置の製
造方法は、複数のプラグの内、最下段のプラグのバリア
メタル膜を無機ＣＶＤ法で形成するようにしたものであ
る。
造方法は、複数のプラグの内、最下段のプラグのバリア
メタル膜を無機ＣＶＤ法で形成するようにしたものであ
る。
【００１１】この発明の請求項３に係る半導体装置の製
造方法は、複数のプラグの内、５００℃以上の熱処理を
受けるプラグのバリアメタル膜を無機ＣＶＤ法で形成す
るようにしたものである。
造方法は、複数のプラグの内、５００℃以上の熱処理を
受けるプラグのバリアメタル膜を無機ＣＶＤ法で形成す
るようにしたものである。
【００１２】この発明の請求項４に係る半導体装置の製
造方法は、５００℃以上の熱処理工程は、キャパシタ形
成工程であるようにしたものである。
造方法は、５００℃以上の熱処理工程は、キャパシタ形
成工程であるようにしたものである。
【００１３】この発明の請求項５に係る半導体装置の製
造方法は、複数のプラグの内、５００℃未満で形成する
プラグのバリアメタル膜を有機ＣＶＤ法で形成するよう
にしたものである。
造方法は、複数のプラグの内、５００℃未満で形成する
プラグのバリアメタル膜を有機ＣＶＤ法で形成するよう
にしたものである。
【００１４】この発明の請求項６に係る半導体装置は、
複数のプラグの内、金属シリサイド膜または半導体基板
上に設けられた最下段のプラグのバリアメタル膜の膜厚
が２段目以上のプラグのバリアメタル膜の膜厚より厚い
ものである。
複数のプラグの内、金属シリサイド膜または半導体基板
上に設けられた最下段のプラグのバリアメタル膜の膜厚
が２段目以上のプラグのバリアメタル膜の膜厚より厚い
ものである。
【００１５】この発明の請求項７に係る半導体装置は、
バリアメタル膜はＴｉ膜とＴｉＮ膜とからなり、金属シ
リサイド膜上の最下段のプラグのＴｉ膜の膜厚が２段目
以上のプラグのＴｉ膜の膜厚より厚いものである。
バリアメタル膜はＴｉ膜とＴｉＮ膜とからなり、金属シ
リサイド膜上の最下段のプラグのＴｉ膜の膜厚が２段目
以上のプラグのＴｉ膜の膜厚より厚いものである。
【００１６】この発明の請求項８に係る半導体装置は、
バリアメタル膜はＴｉ膜とＴｉＮ膜とからなり、半導体
基板上の最下段のプラグのＴｉＮ膜の膜厚が２段目以上
のプラグのＴｉＮ膜の膜厚より厚いものである。
バリアメタル膜はＴｉ膜とＴｉＮ膜とからなり、半導体
基板上の最下段のプラグのＴｉＮ膜の膜厚が２段目以上
のプラグのＴｉＮ膜の膜厚より厚いものである。
【００１７】
【発明の実施の形態】実施の形態１．図１〜図３はこの
発明の実施の形態１のスタックト構造のコンタクトホー
ル部の製造方法を示す工程断面図であり、ＤＲＡＭセル
とロジックを混載した半導体装置にスタックト構造のコ
ンタクトホール部を形成したものである。図に従って順
次説明を行なう。
発明の実施の形態１のスタックト構造のコンタクトホー
ル部の製造方法を示す工程断面図であり、ＤＲＡＭセル
とロジックを混載した半導体装置にスタックト構造のコ
ンタクトホール部を形成したものである。図に従って順
次説明を行なう。
【００１８】まず、図１（ａ）に示すように、半導体基
板１に素子分離領域２を形成した後、半導体基板１と逆
導電型の導電層３を形成し、ロジック形成領域の導電層
３上にコバルトシリサイド膜４を形成する。その後、全
面にＣＶＤ法により第１の層間絶縁膜５を形成し、コバ
ルトシリサイド膜４上の第１の層間絶縁膜５をエッチン
グ除去して第１のコンタクトホール１４を形成する。
板１に素子分離領域２を形成した後、半導体基板１と逆
導電型の導電層３を形成し、ロジック形成領域の導電層
３上にコバルトシリサイド膜４を形成する。その後、全
面にＣＶＤ法により第１の層間絶縁膜５を形成し、コバ
ルトシリサイド膜４上の第１の層間絶縁膜５をエッチン
グ除去して第１のコンタクトホール１４を形成する。
【００１９】次に、図１（ｂ）に示すように、第１のコ
ンタクトホール１４を含む全面に、４００〜６００℃で
ＴｉＣｌ４を用いた無機ＣＶＤ法によりバリアメタル膜
１０６となるＴｉ膜とＴｉＮ膜とを順次堆積し、続い
て、全面にＷＦ６を用いたＣＶＤ法によりタングステン
膜７を堆積する。その後、ＣＭＰ研磨により第１の層間
絶縁膜５上のバリアメタル膜１０６とタングステン膜７
とを除去して第１のコンタクトホール１４内に第１のＷ
プラグ１０８を形成する。
ンタクトホール１４を含む全面に、４００〜６００℃で
ＴｉＣｌ４を用いた無機ＣＶＤ法によりバリアメタル膜
１０６となるＴｉ膜とＴｉＮ膜とを順次堆積し、続い
て、全面にＷＦ６を用いたＣＶＤ法によりタングステン
膜７を堆積する。その後、ＣＭＰ研磨により第１の層間
絶縁膜５上のバリアメタル膜１０６とタングステン膜７
とを除去して第１のコンタクトホール１４内に第１のＷ
プラグ１０８を形成する。
【００２０】次に、図２（ａ）に示すように、全面にＣ
ＶＤ法により第２の層間絶縁膜１５を形成する。ＤＲＡ
Ｍセル形成領域の第１の層間絶縁膜５と第２の層間絶縁
膜１５との一部をエッチング除去して、リンを含む多結
晶シリコンを堆積しストレ−ジノ−ド１７を形成する。
次に、キャパシタの誘電膜１８として、７００〜７５０
℃でＣＶＤ法によりＳｉＮ膜を形成した後、８００℃以
上の酸化雰囲気で熱処理を行ないＳｉＮ膜上に酸化膜を
形成する。さらに、リンを含む多結晶シリコンを堆積し
キャパシタ上部電極１９を形成して、キャパシタ１６を
完成させる。
ＶＤ法により第２の層間絶縁膜１５を形成する。ＤＲＡ
Ｍセル形成領域の第１の層間絶縁膜５と第２の層間絶縁
膜１５との一部をエッチング除去して、リンを含む多結
晶シリコンを堆積しストレ−ジノ−ド１７を形成する。
次に、キャパシタの誘電膜１８として、７００〜７５０
℃でＣＶＤ法によりＳｉＮ膜を形成した後、８００℃以
上の酸化雰囲気で熱処理を行ないＳｉＮ膜上に酸化膜を
形成する。さらに、リンを含む多結晶シリコンを堆積し
キャパシタ上部電極１９を形成して、キャパシタ１６を
完成させる。
【００２１】このとき、第１のＷプラグ１０８はバリア
メタル膜１０６を無機ＣＶＤ法で形成していることから
耐熱性が高く、第１のＷプラグ１０８形成後に行なわれ
るキャパシタ１６の形成時の高温熱処理に対しても充分
な信頼性を保つことができる。
メタル膜１０６を無機ＣＶＤ法で形成していることから
耐熱性が高く、第１のＷプラグ１０８形成後に行なわれ
るキャパシタ１６の形成時の高温熱処理に対しても充分
な信頼性を保つことができる。
【００２２】次に、図２（ｂ）に示すように、ＣＶＤ法
により第３の層間絶縁膜２０を堆積する。その後、第３
の層間絶縁膜２０の一部をエッチング除去して第１のＷ
プラグ１０８と接続するための第２のコンタクトホール
２１を形成する。
により第３の層間絶縁膜２０を堆積する。その後、第３
の層間絶縁膜２０の一部をエッチング除去して第１のＷ
プラグ１０８と接続するための第２のコンタクトホール
２１を形成する。
【００２３】最後に、図３に示すように、第２のコンタ
クトホール２１を含む全面に、２００〜４００℃でＴｉ
膜の有機金属ソースを用いた有機金属ＣＶＤ法，例えば
ＴＤＭＡＴによりバリアメタル膜１１０となるＴｉ膜と
ＴｉＮ膜とを順次堆積し、続いて、全面にＷＦ６を用い
たＣＶＤ法によりタングステン膜１１を堆積する。その
後、ＣＭＰ研磨により第３の層間絶縁膜２０上のバリア
メタル膜１１０とタングステン膜１１とを除去して第２
のコンタクトホール２１内に第２のＷプラグ１１２を形
成する。これにより、第１のＷプラグ１０８と第２Ｗプ
ラグ１１２とからなるスタックト構造のコンタクトホー
ル部１００が完成する。その後、第２のＷプラグ１１２
上にＡｌ合金からなる配線層１３を形成する。
クトホール２１を含む全面に、２００〜４００℃でＴｉ
膜の有機金属ソースを用いた有機金属ＣＶＤ法，例えば
ＴＤＭＡＴによりバリアメタル膜１１０となるＴｉ膜と
ＴｉＮ膜とを順次堆積し、続いて、全面にＷＦ６を用い
たＣＶＤ法によりタングステン膜１１を堆積する。その
後、ＣＭＰ研磨により第３の層間絶縁膜２０上のバリア
メタル膜１１０とタングステン膜１１とを除去して第２
のコンタクトホール２１内に第２のＷプラグ１１２を形
成する。これにより、第１のＷプラグ１０８と第２Ｗプ
ラグ１１２とからなるスタックト構造のコンタクトホー
ル部１００が完成する。その後、第２のＷプラグ１１２
上にＡｌ合金からなる配線層１３を形成する。
【００２４】この時、第２のＷプラグ１１２形成後には
高温の熱処理工程を経ることがないので、無機ＣＶＤ法
によるバリアメタル膜ではなく、有機金属ＣＶＤ法によ
るバリアメタル膜１１０を用いて形成している。この有
機金属ＣＶＤ法によるバリアメタル膜１１０は２００〜
４００℃といった低温で形成することができるので、他
のデバイスに与える影響が少なくて済む。
高温の熱処理工程を経ることがないので、無機ＣＶＤ法
によるバリアメタル膜ではなく、有機金属ＣＶＤ法によ
るバリアメタル膜１１０を用いて形成している。この有
機金属ＣＶＤ法によるバリアメタル膜１１０は２００〜
４００℃といった低温で形成することができるので、他
のデバイスに与える影響が少なくて済む。
【００２５】よって、ＡｌやＣｕといった耐熱性の低い
金属による配線層などを形成した後に、プラグを形成す
る場合など、バリアメタル膜を形成温度の高い無機ＣＶ
Ｄ法ではなく、形成温度の低い有機金属ＣＶＤ法で形成
しているため、配線層に影響を生じることはない。
金属による配線層などを形成した後に、プラグを形成す
る場合など、バリアメタル膜を形成温度の高い無機ＣＶ
Ｄ法ではなく、形成温度の低い有機金属ＣＶＤ法で形成
しているため、配線層に影響を生じることはない。
【００２６】したがって、プラグ形成後に５００℃以上
の熱処理が与えられる場合には、バリアメタル膜を無機
ＣＶＤ法で形成し、プラグ形成時の温度を低く抑える必
要がある場合にはバリアメタル膜を有機金属ＣＶＤ法で
形成すればよい。
の熱処理が与えられる場合には、バリアメタル膜を無機
ＣＶＤ法で形成し、プラグ形成時の温度を低く抑える必
要がある場合にはバリアメタル膜を有機金属ＣＶＤ法で
形成すればよい。
【００２７】このように、スタックト構造のコンタクト
ホールの場合、形成するプラグの諸条件に応じて、バリ
アメタル膜の形成方法を選ぶようにすれば、常に安定し
たコンタクト抵抗が得られ、良好な電気特性の得られる
スタックト構造のコンタクトホール部を形成することが
できる。
ホールの場合、形成するプラグの諸条件に応じて、バリ
アメタル膜の形成方法を選ぶようにすれば、常に安定し
たコンタクト抵抗が得られ、良好な電気特性の得られる
スタックト構造のコンタクトホール部を形成することが
できる。
【００２８】また、ここでは２段のプラグによるスタッ
クト構造のコンタクトホール部について説明したが、３
段以上のプラグによるスタックト構造のコンタクトホー
ル部においても同様の効果が得られるのは言うまでもな
い。
クト構造のコンタクトホール部について説明したが、３
段以上のプラグによるスタックト構造のコンタクトホー
ル部においても同様の効果が得られるのは言うまでもな
い。
【００２９】実施の形態２．図４は実施の形態２のスタ
ックト構造のコンタクトホール部を示す断面図である。
図４において、１は半導体基板、２は素子分離領域、３
は半導体基板１とは逆導電型の導電層、４はコバルトシ
リサイド膜、５は第１の層間絶縁膜、２０６はＴｉ膜２
０１とＴｉＮ膜２０２からなるバリアメタル膜、７はタ
ングステン膜、２０８はバリアメタル膜２０６およびタ
ングステン膜７からなる第１のＷプラグ、１５は第２の
層間絶縁膜、２１０はＴｉ膜２０３とＴｉＮ膜２０４か
らなるバリアメタル膜、１１はタングステン膜、２１２
はバリアメタル膜２１０およびタングステン膜１１から
なり、第１のＷプラグ２０８と接続されている第２のＷ
プラグ、２００は第１のＷプラグ２０８と第２Ｗプラグ
２１２とからなるスタックト構造のコンタクトホール
部、１３は第２のＷプラグ２１２上に形成された配線層
である。
ックト構造のコンタクトホール部を示す断面図である。
図４において、１は半導体基板、２は素子分離領域、３
は半導体基板１とは逆導電型の導電層、４はコバルトシ
リサイド膜、５は第１の層間絶縁膜、２０６はＴｉ膜２
０１とＴｉＮ膜２０２からなるバリアメタル膜、７はタ
ングステン膜、２０８はバリアメタル膜２０６およびタ
ングステン膜７からなる第１のＷプラグ、１５は第２の
層間絶縁膜、２１０はＴｉ膜２０３とＴｉＮ膜２０４か
らなるバリアメタル膜、１１はタングステン膜、２１２
はバリアメタル膜２１０およびタングステン膜１１から
なり、第１のＷプラグ２０８と接続されている第２のＷ
プラグ、２００は第１のＷプラグ２０８と第２Ｗプラグ
２１２とからなるスタックト構造のコンタクトホール
部、１３は第２のＷプラグ２１２上に形成された配線層
である。
【００３０】図４を参照して、第１のＷプラグ２０８の
下層は導電層３上のコバルトシリサイド膜４であり、第
２のＷプラグ２１２の下層は第１のＷプラグ２０８のタ
ングステン膜である。一般に、バリアメタル膜を構成す
るＴｉ膜は抵抗を低くするために出来るだけ薄く形成す
る必要がある。
下層は導電層３上のコバルトシリサイド膜４であり、第
２のＷプラグ２１２の下層は第１のＷプラグ２０８のタ
ングステン膜である。一般に、バリアメタル膜を構成す
るＴｉ膜は抵抗を低くするために出来るだけ薄く形成す
る必要がある。
【００３１】しかし、コバルトシリサイド膜とＴｉ膜と
では界面で反応が起こり界面抵抗が不安定になる。この
ことは、特にＷプラグ形成後に８００℃以上の熱処理工
程を経る場合には顕著なものとなる。従って、安定した
コンタクト抵抗を得るためには、コバルトシリサイド膜
上のプラグはタングステン膜上のプラグに比べてバリア
メタル膜を構成しているＴｉ膜の膜厚を厚く形成する必
要がある。
では界面で反応が起こり界面抵抗が不安定になる。この
ことは、特にＷプラグ形成後に８００℃以上の熱処理工
程を経る場合には顕著なものとなる。従って、安定した
コンタクト抵抗を得るためには、コバルトシリサイド膜
上のプラグはタングステン膜上のプラグに比べてバリア
メタル膜を構成しているＴｉ膜の膜厚を厚く形成する必
要がある。
【００３２】この場合、第１のＷプラグ２０８のＴｉ膜
２０１の膜厚は第２のＷプラグ２１２のＴｉ膜２０３の
膜厚に比べて厚く形成しており、これにより安定したコ
ンタクト抵抗を得ることができる。
２０１の膜厚は第２のＷプラグ２１２のＴｉ膜２０３の
膜厚に比べて厚く形成しており、これにより安定したコ
ンタクト抵抗を得ることができる。
【００３３】また、ここでは半導体基板１上にコバルト
シリサイド膜４を形成した場合について説明したが、コ
バルトシリサイド膜４を形成しないで半導体基板１に直
接コンタクトホールを形成する場合も考えられる。この
場合、第１のＷプラグ２０８の下層はシリコンとなる。
シリサイド膜４を形成した場合について説明したが、コ
バルトシリサイド膜４を形成しないで半導体基板１に直
接コンタクトホールを形成する場合も考えられる。この
場合、第１のＷプラグ２０８の下層はシリコンとなる。
【００３４】そして、タングステン膜７形成時に半導体
基板１をアタックしない様にバリアメタル膜２０６を構
成しているＴｉＮ膜２０２の膜厚は第２のＷプラグ２１
２のバリアメタル膜２１０を構成しているＴｉＮ膜２０
４の膜厚よりも厚く形成する必要がある。
基板１をアタックしない様にバリアメタル膜２０６を構
成しているＴｉＮ膜２０２の膜厚は第２のＷプラグ２１
２のバリアメタル膜２１０を構成しているＴｉＮ膜２０
４の膜厚よりも厚く形成する必要がある。
【００３５】また、２段目以上のＷプラグに関しては、
下層は常にタングステン膜であるので、薄いバリアメタ
ル膜であっても安定したコンタクト抵抗を得ることがで
きる。しかし、最下層である１段目のＷプラグに関して
は、導電層上のシリサイドに限らず、トランジスタのゲ
ート電極、シリコン基板など様々であるが、常に安定し
たスタックト構造のコンタクトホール部のコンタクト抵
抗を得ることができる。
下層は常にタングステン膜であるので、薄いバリアメタ
ル膜であっても安定したコンタクト抵抗を得ることがで
きる。しかし、最下層である１段目のＷプラグに関して
は、導電層上のシリサイドに限らず、トランジスタのゲ
ート電極、シリコン基板など様々であるが、常に安定し
たスタックト構造のコンタクトホール部のコンタクト抵
抗を得ることができる。
【００３６】
【発明の効果】以上のようにこの発明によれば、複数の
プラグのバリアメタル膜を各段毎に無機ＣＶＤ法または
有機ＣＶＤ法のいずれかを選択して形成するようにした
ので、半導体装置の製造工程に応じて適切なプラグを形
成でき、常に安定したコンタクト抵抗が得られ、良好な
電気特性の得られるスタックト構造のコンタクトホール
部を形成することができる。
プラグのバリアメタル膜を各段毎に無機ＣＶＤ法または
有機ＣＶＤ法のいずれかを選択して形成するようにした
ので、半導体装置の製造工程に応じて適切なプラグを形
成でき、常に安定したコンタクト抵抗が得られ、良好な
電気特性の得られるスタックト構造のコンタクトホール
部を形成することができる。
【００３７】また、複数のプラグの内、最下段のプラグ
のバリアメタル膜を無機ＣＶＤ法で形成するようにした
ので、その後の高温熱処理に対して充分な信頼性を有す
るスタックト構造のコンタクトホール部を形成できる。
のバリアメタル膜を無機ＣＶＤ法で形成するようにした
ので、その後の高温熱処理に対して充分な信頼性を有す
るスタックト構造のコンタクトホール部を形成できる。
【００３８】また、複数のプラグの内、５００℃以上の
熱処理を受けるプラグのバリアメタル膜を無機ＣＶＤ法
で形成するようにしたので、耐熱性の高いプラグを形成
でき、良好な電気特性の得られるスタックト構造のコン
タクトホール部を形成できる。
熱処理を受けるプラグのバリアメタル膜を無機ＣＶＤ法
で形成するようにしたので、耐熱性の高いプラグを形成
でき、良好な電気特性の得られるスタックト構造のコン
タクトホール部を形成できる。
【００３９】また、５００℃以上の熱処理工程は、キャ
パシタ形成工程であるようにしたので、ＤＲＡＭ混載の
半導体装置において信頼性の高いスタックト構造のコン
タクトホール部を形成できる。
パシタ形成工程であるようにしたので、ＤＲＡＭ混載の
半導体装置において信頼性の高いスタックト構造のコン
タクトホール部を形成できる。
【００４０】また、複数のプラグの内、５００℃未満で
形成するプラグのバリアメタル膜を有機ＣＶＤ法で形成
するようにしたので、他のデバイスや金属配線層に与え
る影響が少なくて済み、信頼性の高いスタックト構造の
コンタクトホール部を形成できる。
形成するプラグのバリアメタル膜を有機ＣＶＤ法で形成
するようにしたので、他のデバイスや金属配線層に与え
る影響が少なくて済み、信頼性の高いスタックト構造の
コンタクトホール部を形成できる。
【００４１】さらに、複数のプラグの内、金属シリサイ
ド膜または半導体基板上に設けられた最下段のプラグの
バリアメタル膜の膜厚が２段目以上のプラグのバリアメ
タル膜の膜厚より厚いので、安定したコンタクト抵抗の
得られるスタックト構造のコンタクトホール部を得られ
る。
ド膜または半導体基板上に設けられた最下段のプラグの
バリアメタル膜の膜厚が２段目以上のプラグのバリアメ
タル膜の膜厚より厚いので、安定したコンタクト抵抗の
得られるスタックト構造のコンタクトホール部を得られ
る。
【００４２】また、バリアメタル膜はＴｉ膜とＴｉＮ膜
とからなり、金属シリサイド膜上の最下段のプラグのＴ
ｉ膜の膜厚が２段目以上のプラグのＴｉ膜の膜厚より厚
いので、金属シリサイド膜とＴｉ膜との界面抵抗が安定
したコンタクトホール部が得られる。
とからなり、金属シリサイド膜上の最下段のプラグのＴ
ｉ膜の膜厚が２段目以上のプラグのＴｉ膜の膜厚より厚
いので、金属シリサイド膜とＴｉ膜との界面抵抗が安定
したコンタクトホール部が得られる。
【００４３】また、バリアメタル膜はＴｉ膜とＴｉＮ膜
とからなり、半導体基板上の最下段のプラグのＴｉＮ膜
の膜厚が２段目以上のプラグのＴｉＮ膜の膜厚より厚い
ので、タングステン膜形成時における半導体基板の損傷
が防止できる。
とからなり、半導体基板上の最下段のプラグのＴｉＮ膜
の膜厚が２段目以上のプラグのＴｉＮ膜の膜厚より厚い
ので、タングステン膜形成時における半導体基板の損傷
が防止できる。
【図１】 この発明の実施の形態１のスタックト構造の
コンタクトホール部の製造方法を示す工程断面図であ
る。
コンタクトホール部の製造方法を示す工程断面図であ
る。
【図２】 この発明の実施の形態１のスタックト構造の
コンタクトホール部の製造方法を示す工程断面図であ
る。
コンタクトホール部の製造方法を示す工程断面図であ
る。
【図３】 この発明の実施の形態１のスタックト構造の
コンタクトホール部の製造方法を示す工程断面図であ
る。
コンタクトホール部の製造方法を示す工程断面図であ
る。
【図４】 この発明の実施の形態２のスタックト構造の
コンタクトホール部の製造方法を示す工程断面図であ
る。
コンタクトホール部の製造方法を示す工程断面図であ
る。
【図５】 従来のスタックト構造のコンタクトホール部
を示す断面図である。
を示す断面図である。
１ 半導体基板、４ コバルトシリサイド膜、５ 第１
の層間絶縁膜、７，１１ タングステン膜、１５ 第２
の層間絶縁膜、２０ 第３の層間絶縁膜、１００，２０
０ スタックト構造のコンタクトホール部、１０６，１
１０，２０６，２１０ バリアメタル膜、１０８，１１
２，２０８，２１２ プラグ、２０１，２０３ Ｔｉ
膜、２０２，２０４ ＴｉＮ膜。
の層間絶縁膜、７，１１ タングステン膜、１５ 第２
の層間絶縁膜、２０ 第３の層間絶縁膜、１００，２０
０ スタックト構造のコンタクトホール部、１０６，１
１０，２０６，２１０ バリアメタル膜、１０８，１１
２，２０８，２１２ プラグ、２０１，２０３ Ｔｉ
膜、２０２，２０４ ＴｉＮ膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｃ 27/108 27/10 ６２１Ｂ 21/8242 Ｆターム(参考） 4K030 AA03 AA11 BA18 BA38 BB12 CA04 CA12 DA09 JA01 4M104 AA01 BB20 DD06 DD43 DD45 DD79 EE08 EE17 FF13 FF17 FF18 FF22 GG16 GG19 HH16 HH18 5F033 HH04 HH09 HH11 JJ18 JJ19 JJ25 JJ33 KK01 KK18 KK19 KK33 NN06 NN07 NN20 PP06 PP11 QQ09 QQ10 QQ37 QQ48 QQ71 RR06 VV10 VV16 XX04 XX09 5F083 AD42 GA02 GA29 JA04 JA32 JA39 JA40 MA05 MA06 MA19 PR21 PR33 PR40 ZA12
Claims (8)
- 【請求項１】 半導体基板上に層間絶縁膜を形成し、上
記層間絶縁膜中にバリアメタル膜とタングステン膜とか
らなる複数のプラグを複数段連結してなるスタックト構
造のコンタクトホール部を形成する半導体装置の製造方
法において、 上記複数のプラグのバリアメタル膜を各段毎に無機ＣＶ
Ｄ法または有機ＣＶＤ法のいずれかを選択して形成する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 複数のプラグの内、最下段のプラグのバ
リアメタル膜を無機ＣＶＤ法で形成するようにしたこと
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 複数のプラグの内、５００℃以上の熱処
理を受けるプラグのバリアメタル膜を無機ＣＶＤ法で形
成するようにしたことを特徴とする請求項１または２に
記載の半導体装置の製造方法。 - 【請求項４】 ５００℃以上の熱処理工程は、キャパシ
タ形成工程であることを特徴とする請求項３に記載の半
導体装置の製造方法。 - 【請求項５】 複数のプラグの内、５００℃未満で形成
するプラグのバリアメタル膜を有機ＣＶＤ法で形成する
ようにしたことを特徴とする請求項１ないし請求項５の
いずれかに記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上の所望の領域に形成された
金属シリサイド膜と、上記金属シリサイド膜を覆うよう
に形成された層間絶縁膜中にバリアメタル膜とタングス
テン膜とからなる複数のプラグを複数段連結してなるス
タックト構造のコンタクトホール部を備えた半導体装置
において、上記複数のプラグの内、上記金属シリサイド
膜または上記半導体基板上に設けられた最下段のプラグ
のバリアメタル膜の膜厚が２段目以上のプラグのバリア
メタル膜の膜厚より厚いことを特徴とする半導体装置。 - 【請求項７】 バリアメタル膜はＴｉ膜とＴｉＮ膜とか
らなり、金属シリサイド膜上の最下段のプラグのＴｉ膜
の膜厚が２段目以上のプラグのＴｉ膜の膜厚より厚いこ
とを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 バリアメタル膜はＴｉ膜とＴｉＮ膜とか
らなり、半導体基板上の最下段のプラグのＴｉＮ膜の膜
厚が２段目以上のプラグのＴｉＮ膜の膜厚より厚いこと
を特徴とする請求項６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001019A JP2002203812A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001019A JP2002203812A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203812A true JP2002203812A (ja) | 2002-07-19 |
Family
ID=18869703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001019A Withdrawn JP2002203812A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203812A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005098913A1 (ja) * | 2004-04-09 | 2005-10-20 | Tokyo Electron Limited | Ｔｉ膜およびＴｉＮ膜の成膜方法およびコンタクト構造、ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム |
| US6973276B2 (en) | 2002-07-12 | 2005-12-06 | Matsushita Electric Industrial Co., Ltd. | Image forming apparatus |
| US7936001B2 (en) | 2006-09-07 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device |
| US9698103B2 (en) | 2014-12-03 | 2017-07-04 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
-
2001
- 2001-01-09 JP JP2001001019A patent/JP2002203812A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973276B2 (en) | 2002-07-12 | 2005-12-06 | Matsushita Electric Industrial Co., Ltd. | Image forming apparatus |
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| KR100735938B1 (ko) * | 2004-04-09 | 2007-07-06 | 동경 엘렉트론 주식회사 | Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체 |
| US7737005B2 (en) | 2004-04-09 | 2010-06-15 | Tokyo Electron Limited | Method for forming Ti film and TiN film, contact structure, computer readable storing medium and computer program |
| US7936001B2 (en) | 2006-09-07 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device |
| US9698103B2 (en) | 2014-12-03 | 2017-07-04 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
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