JPH1168048A - 半導体装置およびその形成方法 - Google Patents
半導体装置およびその形成方法Info
- Publication number
- JPH1168048A JPH1168048A JP22245697A JP22245697A JPH1168048A JP H1168048 A JPH1168048 A JP H1168048A JP 22245697 A JP22245697 A JP 22245697A JP 22245697 A JP22245697 A JP 22245697A JP H1168048 A JPH1168048 A JP H1168048A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- thin film
- semiconductor device
- heat treatment
- copper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 配線材料に銅または高融点金属を用い、高温
熱処理により配線形成後の劣化を回復することのできる
半導体装置およびその形成方法の提供。 【解決手段】 強誘電体薄膜もしくは高誘電体薄膜を用
いた容量の電極に接続する配線が、銅または高融点金属
を主成分とする材料からなり、該配線の周囲が少なくと
もＴiを含む窒化物で被覆され、且つ前記容量および配
線が、Ｓi窒化膜で被覆されてなる半導体装置を形成す
る方法において、前記強誘電体薄膜または高誘電体薄膜
に接続する配線を形成した後、少なくとも一回熱処理を
施すこと、該熱処理を窒素または不活性ガス雰囲気ある
いは真空中で行うことを特徴とする半導体装置形成方
法。
熱処理により配線形成後の劣化を回復することのできる
半導体装置およびその形成方法の提供。 【解決手段】 強誘電体薄膜もしくは高誘電体薄膜を用
いた容量の電極に接続する配線が、銅または高融点金属
を主成分とする材料からなり、該配線の周囲が少なくと
もＴiを含む窒化物で被覆され、且つ前記容量および配
線が、Ｓi窒化膜で被覆されてなる半導体装置を形成す
る方法において、前記強誘電体薄膜または高誘電体薄膜
に接続する配線を形成した後、少なくとも一回熱処理を
施すこと、該熱処理を窒素または不活性ガス雰囲気ある
いは真空中で行うことを特徴とする半導体装置形成方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の一種
である強誘電体または高誘電体を用いた素子を有する半
導体装置およびその形成方法に関し、特にその安定化処
理に関する。
である強誘電体または高誘電体を用いた素子を有する半
導体装置およびその形成方法に関し、特にその安定化処
理に関する。
【０００２】
【従来の技術】従来の強誘電体薄膜もしくは高誘電体薄
膜を用いた容量は、基板上に貴金属のＰtやＡuまたは酸
化物伝導体のＩrＯ2,ＲuＯ2,(ＬaxＳr1-x)ＣoＯ3,ＹＢa
2Ｃu3Ｏx等を用いて下部電極を形成し、次いで有機金属
分解（ＭＯＤ:Metal OrganicDecomposition）法、スパ
ッタ法、有機金属化学気相成長（ＭＯ-ＣＶＤ:Metal Or
ganic Chemical Vapor Deposition）法等を用いて、主
にＰb(Ｚr,Ｔi)Ｏ3系もしくはＳrＢi2(Ｔa,Ｎb)2Ｏ9系
の強誘電体薄膜を形成後、下部電極と同様の材料を用い
て上部電極を形成する。
膜を用いた容量は、基板上に貴金属のＰtやＡuまたは酸
化物伝導体のＩrＯ2,ＲuＯ2,(ＬaxＳr1-x)ＣoＯ3,ＹＢa
2Ｃu3Ｏx等を用いて下部電極を形成し、次いで有機金属
分解（ＭＯＤ:Metal OrganicDecomposition）法、スパ
ッタ法、有機金属化学気相成長（ＭＯ-ＣＶＤ:Metal Or
ganic Chemical Vapor Deposition）法等を用いて、主
にＰb(Ｚr,Ｔi)Ｏ3系もしくはＳrＢi2(Ｔa,Ｎb)2Ｏ9系
の強誘電体薄膜を形成後、下部電極と同様の材料を用い
て上部電極を形成する。
【０００３】その後、半導体産業で通常用いられる手法
により、絶縁性薄膜、例えばＳi酸化膜やＳi窒化膜を堆
積し、電極へのコンタクトホールを形成し、Ａlを主成
分とする配線（Ａl配線）を形成する。
により、絶縁性薄膜、例えばＳi酸化膜やＳi窒化膜を堆
積し、電極へのコンタクトホールを形成し、Ａlを主成
分とする配線（Ａl配線）を形成する。
【０００４】Ａl配線の下地に、トランジスタとＡl配線
間のコンタクト性能を向上させること、あるいは電極と
の密着性を向上させること等の目的で、ＴiＮやＷ等の
導電性の薄膜を挿入する例が多い。
間のコンタクト性能を向上させること、あるいは電極と
の密着性を向上させること等の目的で、ＴiＮやＷ等の
導電性の薄膜を挿入する例が多い。
【０００５】
【発明が解決しようとする課題】これら強誘電体、ある
いは高誘電体容量の電気特性は、工程中の様々な段階で
劣化する。通常用いられる半導体製造選択エッチングで
のプラズマダメージ、あるいは工程間での応力変化等の
影響がこの劣化の原因である。しかしながら、このよう
な劣化は、一般には酸素雰囲気中で５００〜８００℃の
熱処理（回復熱処理）を施すことにより回復することが
できるものである。
いは高誘電体容量の電気特性は、工程中の様々な段階で
劣化する。通常用いられる半導体製造選択エッチングで
のプラズマダメージ、あるいは工程間での応力変化等の
影響がこの劣化の原因である。しかしながら、このよう
な劣化は、一般には酸素雰囲気中で５００〜８００℃の
熱処理（回復熱処理）を施すことにより回復することが
できるものである。
【０００６】しかし、問題はＡlの融点が低いため、Ａl
配線加工後には高温の回復熱処理を施せないことであ
る。以下では強誘電体について説明するが高誘電体に関
しても全く同様である。
配線加工後には高温の回復熱処理を施せないことであ
る。以下では強誘電体について説明するが高誘電体に関
しても全く同様である。
【０００７】本発明者は、図１に示すような構造を有す
る試料を作成して、Ａl配線形成後の強誘電体特性の劣
化を検討した。そして、Ａl配線形成による劣化は、Ａl
のスパッタ堆積、エッチング、Ａlオーバーエッチン
グ、レジスト除去等、様々な工程で起こり得るなかで、
特にオーバーエッチングに注目して試験を行った。
る試料を作成して、Ａl配線形成後の強誘電体特性の劣
化を検討した。そして、Ａl配線形成による劣化は、Ａl
のスパッタ堆積、エッチング、Ａlオーバーエッチン
グ、レジスト除去等、様々な工程で起こり得るなかで、
特にオーバーエッチングに注目して試験を行った。
【０００８】試料は、まずＳi酸化膜２０上に、Ｔi,Ｐt
を順次堆積して加工を行い、Ｐt／Ｔi３０下部電極を形
成した後に、ＳrＢi2Ｔa2Ｏ9４０、およびＰt５０を順
次堆積し、上部電極／強誘電体を加工して容量を作成
後、ＳiＯ2６０を堆積しコンタクトホールを形成し、Ａ
lを堆積・加工してＡl配線７０を形成した。
を順次堆積して加工を行い、Ｐt／Ｔi３０下部電極を形
成した後に、ＳrＢi2Ｔa2Ｏ9４０、およびＰt５０を順
次堆積し、上部電極／強誘電体を加工して容量を作成
後、ＳiＯ2６０を堆積しコンタクトホールを形成し、Ａ
lを堆積・加工してＡl配線７０を形成した。
【０００９】オーバーエッチング６０％でのＡl配線を
Ｃl2を用いて加工した加工後のＩ-Ｖ特性を図２に示
す。オーバーエッチングとはエッチング中にモニタして
いるＡl塩化物が検知できなくなってから、Ａlの残渣を
完全に除去するためにさらに行うエッチングで、ここで
はＡl塩化物が検知されなくなるまでの時間に対する百
分率で示している。
Ｃl2を用いて加工した加工後のＩ-Ｖ特性を図２に示
す。オーバーエッチングとはエッチング中にモニタして
いるＡl塩化物が検知できなくなってから、Ａlの残渣を
完全に除去するためにさらに行うエッチングで、ここで
はＡl塩化物が検知されなくなるまでの時間に対する百
分率で示している。
【００１０】図２（ａ）はウェハ外周部の、また図２
（ｂ）はウェハ中央部の容量のＩ-Ｖ特性を示してい
る。中央部では劣化が激しいのに対して、外周部では殆
ど劣化が見られない。そこで、この装置での加工速度の
面内分布を調べた結果、加工はウェハ中央部から進行す
るため、ウェハ面内で見ると中央部は周辺部よりオーバ
ーエッチング時間が長いことが判明した。
（ｂ）はウェハ中央部の容量のＩ-Ｖ特性を示してい
る。中央部では劣化が激しいのに対して、外周部では殆
ど劣化が見られない。そこで、この装置での加工速度の
面内分布を調べた結果、加工はウェハ中央部から進行す
るため、ウェハ面内で見ると中央部は周辺部よりオーバ
ーエッチング時間が長いことが判明した。
【００１１】また、オーバーエッチングを３０、６０、
７５％と変えてＡl配線を加工したときのウェハ外周部
の容量のＩ-Ｖ特性を図３（ａ）〜（ｃ）に示す。オー
バーエッチングが増加するのに伴い劣化が増加してい
る。また、図２および図３からわかるようにＡl配線加
工時の劣化は、オーバーエッチングが長いほど顕著であ
り、かかるオーバーエッチングを減らすことが望まれ
る。
７５％と変えてＡl配線を加工したときのウェハ外周部
の容量のＩ-Ｖ特性を図３（ａ）〜（ｃ）に示す。オー
バーエッチングが増加するのに伴い劣化が増加してい
る。また、図２および図３からわかるようにＡl配線加
工時の劣化は、オーバーエッチングが長いほど顕著であ
り、かかるオーバーエッチングを減らすことが望まれ
る。
【００１２】しかしながら、装置によるエッチング性能
には若干の差異はあるが、どのような装置であれ、Ａl
膜厚の面内分布やマイクロローディング効果等による加
工速度のばらつきをカバーするためには、数１０％程度
のオーバーエッチングを行わなければならない。
には若干の差異はあるが、どのような装置であれ、Ａl
膜厚の面内分布やマイクロローディング効果等による加
工速度のばらつきをカバーするためには、数１０％程度
のオーバーエッチングを行わなければならない。
【００１３】さらに、この試験でＡlのオーバーエッチ
ングが、劣化の主因であることは明らかとなったが、先
に述べたように、Ａl配線のスパッタ堆積やレジスト除
去等の他の要因による劣化も依然として無視できないも
のと考えられる。実際、オーバーエッチングを非常に短
く、３０％として加工した場合にも劣化は生じている。
上記のようにＡl配線工程での劣化を避けるのは非常に
困難であることがわかる。
ングが、劣化の主因であることは明らかとなったが、先
に述べたように、Ａl配線のスパッタ堆積やレジスト除
去等の他の要因による劣化も依然として無視できないも
のと考えられる。実際、オーバーエッチングを非常に短
く、３０％として加工した場合にも劣化は生じている。
上記のようにＡl配線工程での劣化を避けるのは非常に
困難であることがわかる。
【００１４】したがって、何らかの回復のための処理が
必要ではあるが、Ａl配線に高温の回復熱処理を施すこ
とはできない。回復には５００〜８００℃が必要である
が、Ａl配線の主成分であるＡlは、融点が６６０℃であ
るため、そのような高温ではＡlのリフロー、凝集、拡
散等が生じて、抵抗値の増加、断線、配線間ショート等
を引き起こす。本発明者は、酸素または窒素雰囲気中で
４００℃での熱処理による回復を試みたが、回復は見ら
れない（図４参照）ことがわかった。
必要ではあるが、Ａl配線に高温の回復熱処理を施すこ
とはできない。回復には５００〜８００℃が必要である
が、Ａl配線の主成分であるＡlは、融点が６６０℃であ
るため、そのような高温ではＡlのリフロー、凝集、拡
散等が生じて、抵抗値の増加、断線、配線間ショート等
を引き起こす。本発明者は、酸素または窒素雰囲気中で
４００℃での熱処理による回復を試みたが、回復は見ら
れない（図４参照）ことがわかった。
【００１５】強誘電体あるいは高誘電体容量の電気特性
は、工程中の様々な段階で劣化するが、通常用いられる
半導体製造選択エッチングでのプラズマダメージ、工程
間での応力変化等の影響がこの劣化の原因となる。Ａl
配線形成工程においても同様に劣化が生じ、これを工程
条件等により回避するのは非常に困難である。
は、工程中の様々な段階で劣化するが、通常用いられる
半導体製造選択エッチングでのプラズマダメージ、工程
間での応力変化等の影響がこの劣化の原因となる。Ａl
配線形成工程においても同様に劣化が生じ、これを工程
条件等により回避するのは非常に困難である。
【００１６】この工程劣化は一般には酸索雰囲気中で５
００〜８００℃の熱処理（回復熱処理）を施すことによ
り回復することができるものであるが、Ａl配線加工後
においてはＡlの融点が低いため高温の回復熱処理を施
すことができず回復の手段がない。
００〜８００℃の熱処理（回復熱処理）を施すことによ
り回復することができるものであるが、Ａl配線加工後
においてはＡlの融点が低いため高温の回復熱処理を施
すことができず回復の手段がない。
【００１７】本発明は、上記に鑑みなされたものであっ
て、その目的とするところは、配線材料に銅または高融
点金属を用い、高温熱処理により配線形成後の劣化を回
復することのできる半導体装置およびその形成方法を提
供することにある。
て、その目的とするところは、配線材料に銅または高融
点金属を用い、高温熱処理により配線形成後の劣化を回
復することのできる半導体装置およびその形成方法を提
供することにある。
【００１８】
【課題を解決するための手段】上記の課題・目的は以下
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、強誘電体薄膜もしくは高誘
電体薄膜を用いた容量の電極に接続する配線が、銅また
は高融点金属を主成分とする材料からなり、該配線の周
囲が少なくともＴiを含む窒化物で被覆され、且つ前記
容量および配線がＳi窒化膜で被覆されてなることを特
徴とする半導体装置を開示するものである。
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、強誘電体薄膜もしくは高誘
電体薄膜を用いた容量の電極に接続する配線が、銅また
は高融点金属を主成分とする材料からなり、該配線の周
囲が少なくともＴiを含む窒化物で被覆され、且つ前記
容量および配線がＳi窒化膜で被覆されてなることを特
徴とする半導体装置を開示するものである。
【００１９】また本発明は、半導体装置を形成する方法
において、該半導体装置が前記の半導体装置であって、
且つ前記強誘電体薄膜または高誘電体薄膜に接続する配
線を形成した後、少なくとも一回熱処理工程を施すこと
を特徴とする半導体置形成方法、ならびに前記半導体装
置の強誘電体薄膜または高誘電体薄膜に接続する配線材
料が銅であって、且つ前記熱処理を、窒素または不活性
ガス雰囲気あるいは真空中で行う工程を施すことを特徴
とする半導体装置形成方法を開示するものである。
において、該半導体装置が前記の半導体装置であって、
且つ前記強誘電体薄膜または高誘電体薄膜に接続する配
線を形成した後、少なくとも一回熱処理工程を施すこと
を特徴とする半導体置形成方法、ならびに前記半導体装
置の強誘電体薄膜または高誘電体薄膜に接続する配線材
料が銅であって、且つ前記熱処理を、窒素または不活性
ガス雰囲気あるいは真空中で行う工程を施すことを特徴
とする半導体装置形成方法を開示するものである。
【００２０】本発明の半導体装置は、強誘電体薄膜もし
くは高誘電体薄膜を用いた容量の電極に接続する配線に
銅または高融点金属を主成分とする材料を用い、該配線
の周囲が少なくともＴiを含む窒化物で被覆され、該配
線および容量がＳi窒化膜で被覆されることを特徴とす
る。
くは高誘電体薄膜を用いた容量の電極に接続する配線に
銅または高融点金属を主成分とする材料を用い、該配線
の周囲が少なくともＴiを含む窒化物で被覆され、該配
線および容量がＳi窒化膜で被覆されることを特徴とす
る。
【００２１】本発明の半導体装置形成方法は、前記の半
導体装置の強誘電体薄膜または高誘電体薄膜に接続する
配線を形成した後で少なくとも１回は熱処理を行うこと
を特徴とする。
導体装置の強誘電体薄膜または高誘電体薄膜に接続する
配線を形成した後で少なくとも１回は熱処理を行うこと
を特徴とする。
【００２２】また、前記の半導体装置の強誘電体薄膜ま
たは高誘電体薄膜に接続する配線材料が銅の場合、前記
の熱処理を窒素または不活性ガス雰囲気あるいは真空中
で行うことを特徴とする。
たは高誘電体薄膜に接続する配線材料が銅の場合、前記
の熱処理を窒素または不活性ガス雰囲気あるいは真空中
で行うことを特徴とする。
【００２３】銅および高融点金属の融点は１０００℃以
上であり、そのため強誘電体の回復に必要な５００〜８
００℃の熱処理を行うことができる。それらの配線材料
を用いて熱処理をする場合、剥がれや拡散が問題となる
が、少なくともＴiを含む窒化物を用いることによって
防止することができる。
上であり、そのため強誘電体の回復に必要な５００〜８
００℃の熱処理を行うことができる。それらの配線材料
を用いて熱処理をする場合、剥がれや拡散が問題となる
が、少なくともＴiを含む窒化物を用いることによって
防止することができる。
【００２４】また、配線材料が銅の揚合、従来のように
Ｓi酸化膜で被覆すると酸化が生じうるが、Ｓi窒化膜を
用いることによって回避することができる。さらに、熱
処理時の雰囲気を不活性もしくは真空中として雰囲気中
の酸素分圧を減らすことによって配線の酸化を防止しつ
つ強誘電体特性を回復することができる。
Ｓi酸化膜で被覆すると酸化が生じうるが、Ｓi窒化膜を
用いることによって回避することができる。さらに、熱
処理時の雰囲気を不活性もしくは真空中として雰囲気中
の酸素分圧を減らすことによって配線の酸化を防止しつ
つ強誘電体特性を回復することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施態様について
図面を参照して詳細に説明する。図５に示すように、本
発明の最良の実施の形態は、Ｓi基板９０上にＳi酸化膜
１００、下部電極１１０、強誘電体薄膜１２０、上部電
極１３０で構成された容量に上部電極直上が開口し、配
線溝が形成されたＳi窒化膜１４０が形成（図５（ａ）
参照）されている。
図面を参照して詳細に説明する。図５に示すように、本
発明の最良の実施の形態は、Ｓi基板９０上にＳi酸化膜
１００、下部電極１１０、強誘電体薄膜１２０、上部電
極１３０で構成された容量に上部電極直上が開口し、配
線溝が形成されたＳi窒化膜１４０が形成（図５（ａ）
参照）されている。
【００２６】該Ｓi窒化膜の開口部および配線溝に、少
なくともＴiを含む窒化物１５０、銅または高融点金属
を主成分とする配線１６０を順次リフロースパッタやＣ
ＶＤ等で埋め込む（図５（ｂ）参照）。エッチバックや
ＣＭＰ（Chemical Mechanical Polishing）等の手法に
より溝の外に堆積された配線材料を除去し、少なくとも
Ｔiを含む窒化物１５０を堆積・加工（図５（ｃ）参
照）することによって、Ｓi窒化膜１７０を堆積し配線
１６０の周辺が少なくともＴiを含む窒化物、Ｓi窒化膜
で順次被覆された構造を作成（図５（ｄ）参照）する。
なくともＴiを含む窒化物１５０、銅または高融点金属
を主成分とする配線１６０を順次リフロースパッタやＣ
ＶＤ等で埋め込む（図５（ｂ）参照）。エッチバックや
ＣＭＰ（Chemical Mechanical Polishing）等の手法に
より溝の外に堆積された配線材料を除去し、少なくとも
Ｔiを含む窒化物１５０を堆積・加工（図５（ｃ）参
照）することによって、Ｓi窒化膜１７０を堆積し配線
１６０の周辺が少なくともＴiを含む窒化物、Ｓi窒化膜
で順次被覆された構造を作成（図５（ｄ）参照）する。
【００２７】上記の配線はdamascene法により形成して
いるが、少なくともＴiを含む化合物１５０で銅または
高融点金属を主成分とする配線１６０が形成されるので
あれば異なる手法によって配線を形成してもよい。
いるが、少なくともＴiを含む化合物１５０で銅または
高融点金属を主成分とする配線１６０が形成されるので
あれば異なる手法によって配線を形成してもよい。
【００２８】配線形成後に５００〜８００℃の熱処理を
行うことによって強誘電体のＩ-Ｖ特性は完全に回復す
る。配線が銅の場合は窒素または不活性ガス雰囲気ある
いは真空中で熱処理を行うことにより強誘電体のＩ-Ｖ
特性は完全に回復する。
行うことによって強誘電体のＩ-Ｖ特性は完全に回復す
る。配線が銅の場合は窒素または不活性ガス雰囲気ある
いは真空中で熱処理を行うことにより強誘電体のＩ-Ｖ
特性は完全に回復する。
【００２９】高融点金属やＣuはＡlよりも融点が高いた
め、高融点金属の場合５００〜８００℃の、Ｃuの場合
５００〜７００℃の回復熱処理を行ってもリフローや凝
集による断線が生じない。
め、高融点金属の場合５００〜８００℃の、Ｃuの場合
５００〜７００℃の回復熱処理を行ってもリフローや凝
集による断線が生じない。
【００３０】上記配線の周辺には付着力向上や拡散防止
等の目的でさらに密着層や拡散防止膜を形成してもよ
い。
等の目的でさらに密着層や拡散防止膜を形成してもよ
い。
【００３１】強誘電体薄膜には、ＳrＢi2(Ｔa,Ｎb)
2Ｏ9,(Ｐb,Ｌa)(Ｚr,Ｔi)Ｏ等の強誘電体素子に用いら
れる材料は全て適用することができる。また、それらに
数種類の他の元素を添加または置換した強誘電体薄膜で
も同様の効果が得られる。
2Ｏ9,(Ｐb,Ｌa)(Ｚr,Ｔi)Ｏ等の強誘電体素子に用いら
れる材料は全て適用することができる。また、それらに
数種類の他の元素を添加または置換した強誘電体薄膜で
も同様の効果が得られる。
【００３２】絶縁体基板には半導体素子で使用される絶
縁体ＳiＯ2,ＳiＮ,ＳＯＧ（Spin OnGlass）,ＢＰＳＧ
（Boro-Phospho-Silicate Glass）等が全て適用するこ
とができる。
縁体ＳiＯ2,ＳiＮ,ＳＯＧ（Spin OnGlass）,ＢＰＳＧ
（Boro-Phospho-Silicate Glass）等が全て適用するこ
とができる。
【００３３】電極には、貴金属または酸化物導電体、例
えばＰt,Ａu,ＩrＯ2,ＲuＯ2,(Ｌa,Ｓr)ＣoＯ3,ＹＢa2Ｃ
u3Ｏx等が適用可能である。また、それらに適宜元素を
添加したり、元素を置換した合金も適用可能である。密
着性向上等の目的で、Ｔi,ＴiＮ等の金属や金属化合物
を適宜挿入しても同様の効果が得られる。
えばＰt,Ａu,ＩrＯ2,ＲuＯ2,(Ｌa,Ｓr)ＣoＯ3,ＹＢa2Ｃ
u3Ｏx等が適用可能である。また、それらに適宜元素を
添加したり、元素を置換した合金も適用可能である。密
着性向上等の目的で、Ｔi,ＴiＮ等の金属や金属化合物
を適宜挿入しても同様の効果が得られる。
【００３４】電極材料あるいは強誘電体薄膜の堆積方法
は、半導体素子作成に使用されるＭＯＤ法、ＣＶＤ法、
スパッタ法等の如何なる堆積法も適用可能である。
は、半導体素子作成に使用されるＭＯＤ法、ＣＶＤ法、
スパッタ法等の如何なる堆積法も適用可能である。
【００３５】容量および電極の加工は、半導体産業で通
常用いられるフォトリソグラフィ技術を用いて、ミリン
グやＲＩＥ（Reactive Ion Etchig）等で行うことによ
り実現することができる。
常用いられるフォトリソグラフィ技術を用いて、ミリン
グやＲＩＥ（Reactive Ion Etchig）等で行うことによ
り実現することができる。
【００３６】以下に、本発明の実施態様を具体的に説明
する。
する。
【００３７】
【実施例】以下、本発明の詳細を図面に基づいて説明す
る。
る。
【００３８】［実施例１］本発明の第１の実施例は図５
に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０に、それぞれ
ＢＰＳＧ基板、ＲuＯ2,Ｐb(Ｚr,Ｔi)Ｏ3,ＲuＯ2を用い
て構成された容量に、上部電極直上が開口され配線溝が
形成されたＳi窒化膜１４０が形成（図５（ａ）参照）
されている。
に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０に、それぞれ
ＢＰＳＧ基板、ＲuＯ2,Ｐb(Ｚr,Ｔi)Ｏ3,ＲuＯ2を用い
て構成された容量に、上部電極直上が開口され配線溝が
形成されたＳi窒化膜１４０が形成（図５（ａ）参照）
されている。
【００３９】該開口部、および配線溝に、ＴiＷＮ１５
０、Ｃu配線１６０を順次堆積（図５（ｂ）参照）し、
その後ＣＭＰにより配線溝の外のＴiＷＮとＣuを研磨除
去し、ＴiＷＮ１５０を堆積・加工してＴiＷＮでＣu配
線を完全に被覆（図５（ｃ）参照）する。Ｓi窒化膜１
７０を堆積しＣu配線をＴiＮ、Ｓi窒化膜で被覆（図５
（ｄ）参照）する。配線形成後にＮ2中で熱処理を行
う。
０、Ｃu配線１６０を順次堆積（図５（ｂ）参照）し、
その後ＣＭＰにより配線溝の外のＴiＷＮとＣuを研磨除
去し、ＴiＷＮ１５０を堆積・加工してＴiＷＮでＣu配
線を完全に被覆（図５（ｃ）参照）する。Ｓi窒化膜１
７０を堆積しＣu配線をＴiＮ、Ｓi窒化膜で被覆（図５
（ｄ）参照）する。配線形成後にＮ2中で熱処理を行
う。
【００４０】［実施例２］本発明の第２の実施例は、図
５に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０にそれぞれＳ
iＯ2,Ｐt,ＳrＢi2(Ｔa,Ｎb)2Ｏ9,Ｐtを用いて構成され
た容量に、上部電極直上が開口され配線溝が形成された
Ｓi窒化膜１４０が形成（図５（ａ）参照）されてい
る。
５に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０にそれぞれＳ
iＯ2,Ｐt,ＳrＢi2(Ｔa,Ｎb)2Ｏ9,Ｐtを用いて構成され
た容量に、上部電極直上が開口され配線溝が形成された
Ｓi窒化膜１４０が形成（図５（ａ）参照）されてい
る。
【００４１】該開口部、および配線溝に、ＴiＷＮ１５
０、Ｗ配線１６０を順次堆積（図５（ｂ）参照）し、そ
の後ＣＭＰにより配線溝の外のＴiＷＮとＷを研磨除去
し、ＴiＷＮ１５０を堆積・加工して、ＴiＷＮでＷ配線
を完全に被覆（図５（ｃ）参照）する。Ｓi窒化膜１７
０を堆積しＷ配線をＴiＮ,Ｓi窒化膜で被覆（図５
（ｄ）参照）する。配線形成後に真空中で熱処理を行
う。
０、Ｗ配線１６０を順次堆積（図５（ｂ）参照）し、そ
の後ＣＭＰにより配線溝の外のＴiＷＮとＷを研磨除去
し、ＴiＷＮ１５０を堆積・加工して、ＴiＷＮでＷ配線
を完全に被覆（図５（ｃ）参照）する。Ｓi窒化膜１７
０を堆積しＷ配線をＴiＮ,Ｓi窒化膜で被覆（図５
（ｄ）参照）する。配線形成後に真空中で熱処理を行
う。
【００４２】［実施例３］本発明の第３の実施例は、図
６に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０にそれぞれＳ
iＯ2基板、Ｐt,ＳrＢi2(Ｔa,Ｎb)2Ｏ9,Ｐtを用いて構成
された容量に、上部電極直上が開口されたＳi窒化膜１
４０が形成（図６（ａ）参照）されている。該上部電極
上にＴiＮ１５０、Ｗ配線１６０を順次堆積し、配線形
状に加工（図６（ｂ）参照）する。ＴiＮ１５０を堆積
・加工してＴiＮでＷ配線を被覆（図６（ｃ）参照）す
る。
６に示されるように、Ｓi酸化膜１００、下部電極１１
０、強誘電体薄膜１２０、上部電極１３０にそれぞれＳ
iＯ2基板、Ｐt,ＳrＢi2(Ｔa,Ｎb)2Ｏ9,Ｐtを用いて構成
された容量に、上部電極直上が開口されたＳi窒化膜１
４０が形成（図６（ａ）参照）されている。該上部電極
上にＴiＮ１５０、Ｗ配線１６０を順次堆積し、配線形
状に加工（図６（ｂ）参照）する。ＴiＮ１５０を堆積
・加工してＴiＮでＷ配線を被覆（図６（ｃ）参照）す
る。
【００４３】Ｓi窒化膜１７０を堆積しＷ配線がＴiＮ、
Ｓi窒化膜で被覆された構造（図６（ｄ）参照）とす
る。配線形成後にＯ2中で熱処理を行う。
Ｓi窒化膜で被覆された構造（図６（ｄ）参照）とす
る。配線形成後にＯ2中で熱処理を行う。
【００４４】上記のように、高温熱処理することにより
配線形成後の劣化を回復することができる。すなわち、
配線材料に銅または高融点金属を用いたことによるもの
であるが、銅および高融点金属の融点は１０００℃以上
であり、そのため強誘電体の回復に必要な５００〜８０
０℃の熱処理を行うことができるからである。それらの
配線材料を用いて熱処理をする場合、剥がれや拡散が問
題となるが、少なくともＴiを含む窒化物を用いること
により防止することができる。
配線形成後の劣化を回復することができる。すなわち、
配線材料に銅または高融点金属を用いたことによるもの
であるが、銅および高融点金属の融点は１０００℃以上
であり、そのため強誘電体の回復に必要な５００〜８０
０℃の熱処理を行うことができるからである。それらの
配線材料を用いて熱処理をする場合、剥がれや拡散が問
題となるが、少なくともＴiを含む窒化物を用いること
により防止することができる。
【００４５】また、配線を従来のようにＳi酸化膜で被
覆すると、配線に酸化が生じ得るがＳi窒化膜を用いる
ことにより回避することができる。配線形成後、熱処理
を行うことにより加工工程後の劣化を回復することがで
きる。配線材料が銅の場合は、不活性もしくは真空中で
熱処理することが望ましい。不活性もしくは真空中では
酸素分圧を少ないため、さらに銅の酸化を防ぐことがで
きる。
覆すると、配線に酸化が生じ得るがＳi窒化膜を用いる
ことにより回避することができる。配線形成後、熱処理
を行うことにより加工工程後の劣化を回復することがで
きる。配線材料が銅の場合は、不活性もしくは真空中で
熱処理することが望ましい。不活性もしくは真空中では
酸素分圧を少ないため、さらに銅の酸化を防ぐことがで
きる。
【００４６】また、Ｓi窒化膜を拡散する酸素の量が減
るため、酸素雰囲気中の場合よりＳi窒化膜を薄くして
も殆ど酸化されない。Ｓi窒化膜の薄膜化により層問膜
の比誘電率を減少し信号遅延を少なくすることができ
る。
るため、酸素雰囲気中の場合よりＳi窒化膜を薄くして
も殆ど酸化されない。Ｓi窒化膜の薄膜化により層問膜
の比誘電率を減少し信号遅延を少なくすることができ
る。
【００４７】
【発明の効果】本発明によって、配線材料に銅または高
融点金属を用い、高温熱処理することにより、配線形成
後の劣化を回復し安定化することのできる優れた半導体
装置、およびその形成方法が提供され、産業上大なる効
果が奏される。
融点金属を用い、高温熱処理することにより、配線形成
後の劣化を回復し安定化することのできる優れた半導体
装置、およびその形成方法が提供され、産業上大なる効
果が奏される。
【図１】本発明の課題を説明するための試料を示す摸式
断面図。
断面図。
【図２】本発明の課題を説明するためのグラフ図。
【図３】本発明の課題を説明するためのグラフ図。
【図４】本発明の課題を説明するためのグラフ図。
【図５】本発明の実施の形態および実施例における試料
を示す摸式断面図。
を示す摸式断面図。
【図６】本発明の実施例における試料を示す摸式断面
図。
図。
１０,９０ Ｓi基板 ２０,６０,８０,１００ ＳiＯ2 ３０ Ｐt／Ｔi ４０ ＳrＢi2Ｔa2Ｏ9 ５０ Ｐt ７０ Ａl配線 １１０ 下部電極 １２０ 強誘電体薄膜 １３０ 上部電極 １４０,１７０ Ｓi窒化膜 １５０ 少なくともＴiを含む窒化物 １６０ 銅または高融点金属
Claims (3)
- 【請求項１】 半導体装置において、強誘電体薄膜もし
くは高誘電体薄膜を用いた容量の電極に接続する配線
が、銅または高融点金属を主成分とする材料からなり、
該配線の周囲が少なくともＴiを含む窒化物で被覆さ
れ、且つ前記容量および配線が、Ｓi窒化膜で被覆され
てなることを特徴とする半導体装置。 - 【請求項２】 半導体装置を形成する方法において、該
半導体装置が請求項１記載の半導体装置であって、且つ
前記強誘電体薄膜または高誘電体薄膜に接続する配線を
形成した後、少なくとも一回熱処理工程を施すことを特
徴とする半導体置形成方法。 - 【請求項３】 前記半導体装置の強誘電体薄膜または高
誘電体薄膜に接続する配線材料が銅であって、且つ前記
熱処理を窒素または不活性ガス雰囲気あるいは真空中で
行う工程を施すことを特徴とする、請求項２記載の半導
体装置形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22245697A JPH1168048A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22245697A JPH1168048A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168048A true JPH1168048A (ja) | 1999-03-09 |
Family
ID=16782707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22245697A Pending JPH1168048A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348887B1 (ko) * | 1999-03-15 | 2002-08-14 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| US6900487B2 (en) * | 2001-06-29 | 2005-05-31 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
| JP2007509488A (ja) * | 2003-09-25 | 2007-04-12 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 基板上に多機能誘電体層を形成する方法 |
| JP2012169590A (ja) * | 2011-01-27 | 2012-09-06 | Tokyo Electron Ltd | Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム |
-
1997
- 1997-08-19 JP JP22245697A patent/JPH1168048A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348887B1 (ko) * | 1999-03-15 | 2002-08-14 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| US6900487B2 (en) * | 2001-06-29 | 2005-05-31 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
| US7229914B2 (en) | 2001-06-29 | 2007-06-12 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
| JP2007509488A (ja) * | 2003-09-25 | 2007-04-12 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 基板上に多機能誘電体層を形成する方法 |
| US9269669B2 (en) | 2003-09-25 | 2016-02-23 | Infineon Technologies Ag | Process for producing a multifunctional dielectric layer on a substrate |
| JP2012169590A (ja) * | 2011-01-27 | 2012-09-06 | Tokyo Electron Ltd | Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7037836B2 (en) | Method of manufacturing a semiconductor device without oxidized copper layer | |
| US7371651B2 (en) | Flat-type capacitor for integrated circuit and method of manufacturing the same | |
| US5963827A (en) | Method for producing via contacts in a semiconductor device | |
| US6538272B2 (en) | Semiconductor storage device and method of producing same | |
| JP4002647B2 (ja) | 半導体素子の薄膜キャパシタ製造方法 | |
| KR100390952B1 (ko) | 커패시터 제조 방법 | |
| US6159857A (en) | Robust post Cu-CMP IMD process | |
| JPH03214717A (ja) | 電気的セラミック酸化物装置用電極 | |
| JP2000138350A (ja) | 半導体記憶装置の製造方法 | |
| US4708904A (en) | Semiconductor device and a method of manufacturing the same | |
| US5688718A (en) | Method of CVD TiN barrier layer integration | |
| US6703709B1 (en) | Structures formed using silicide cap as an etch stop in multilayer metal processes | |
| US20040126984A1 (en) | Method of fabricating a metal-insulator-metal capacitor | |
| JPH11297964A (ja) | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 | |
| US6136691A (en) | In situ plasma clean for tungsten etching back | |
| JPH06181212A (ja) | 半導体装置の製造方法 | |
| JPH1168048A (ja) | 半導体装置およびその形成方法 | |
| US5252177A (en) | Method for forming a multilayer wiring of a semiconductor device | |
| US6306666B1 (en) | Method for fabricating ferroelectric memory device | |
| KR100827521B1 (ko) | 반도체 소자의 캐패시터 및 그의 제조 방법 | |
| US6207521B1 (en) | Thin-film resistor employed in a semiconductor wafer and its method formation | |
| KR19980060592A (ko) | 반도체소자의 금속 배선 형성 방법 | |
| KR100353806B1 (ko) | 반도체소자의 금속배선 형성 방법 | |
| JP3303400B2 (ja) | 半導体装置の製造方法 | |
| KR100504942B1 (ko) | 반도체 소자의 캐패시터 제조 방법 |