JP4002647B2 - 半導体素子の薄膜キャパシタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に誘電膜の厚さを薄膜化して高速及び大容量化に適した半導体素子の薄膜キャパシタ製造方法に関する。
【0002】
【従来の技術】
通常、半導体素子ではモス(MOS; Metal Oxide Semiconductor)構造、PN接合構造、ポリシリコン−絶縁体−ポリシリコン(PIP)構造、金属−絶縁体−金属(MIM)構造などのキャパシタを使用するが、このうち前記金属−絶縁体−金属(MIM)構造を除いて全ての構造がキャパシタを構成するとき、少なくとも一方の電極を単結晶シリコンや多結晶シリコンを用いることにより単結晶シリコンや多結晶シリコンの物質特性によりキャパシタ電極の抵抗を減少させることに限界がある。
【0003】
これはキャパシタの高速化のためにキャパシタ電極の抵抗を減少させて周波数依存性を小さくしようとする研究努力に鑑みるとき極めて適しないもので、かかる理由で高速のキャパシタが求められる半導体素子では主に低抵抗のキャパシタ電極構造を容易く実現できる金属−絶縁体−金属(MIM)構造の薄膜キャパシタ構造を用いる。
【0004】
また、前記金属−絶縁体−金属(MIM)構造の薄膜キャパシタは電圧や温度によるキャパシタンス変化率が低く極めて良好な電気的特性を表すので精密なアナログ半導体装置に大いに適用される。
一方、前記キャパシタは多くの情報が処理できるように大容量化されつつ、このためにキャパシタ電極間に挿入される誘電膜の厚さを減少させたり、誘電率の高い物質で誘電膜を構成したりキャパシタ電極の面積を増加させたり研究が盛んである。
【0005】
そして、半導体製造工程では半導体素子の高集積化と微細製造技術の発展につれ多層配線工程が進行されており、前記金属−絶縁膜−金属(MIM)構造の薄膜キャパシタ製造工程が多層配線工程に伴って一緒に行われる。
図6ないし図9はこのような多層配線工程に伴って金属−絶縁膜−金属の薄膜キャパシタ構造を形成する従来の方法を示している。
図6を参照すると、既に形成されている下部構造物を、後続工程により形成される上部構造物とコンタクトホール(図示せず)を除いて全ての領域において絶縁させるための層間絶縁膜10を形成し、前記層間絶縁膜10上に前記上部構造物としてアルミニウム及び前記アルミニウムのヒロック(hill-rock)を防止するためのチタン窒化物(TiN)を順次積層させた後、フォト及びエッチング工程で前記アルミニウム及びチタン窒化物を選択的に取り除いてキャパシタ下部電極12aと素子間連結のための第1電極配線層12bと導電膜14を形成する。
【0006】
次いで、図7に示すように、その表面に絶縁物質を堆積させて絶縁膜16を形成した後、フォト及びエッチング工程で前記キャパシタ下部電極12a上部の前記絶縁膜16及び導電膜14を選択的に取り除いてキャパシタ下部電極12aに至るコンタクトホール18を形成する。
次に、図8に示すように、その表面にCVD(Chemical Vapor Deposition)工程によりシリコン酸化物を堆積させて誘電膜20を形成した後、フォト及びエッチング工程で前記第1電極配線層12b上部の前記絶縁膜16及び誘電膜20を選択的に取り除いてビアコンタクトホール24を形成する。
【0007】
次いで、図9に示すように、前記第1電極配線層12bの表面に形成される自然酸化膜などの汚染物質を除去するためにスパッタリングエッチング工程を施し、続いて、全面にアルミニウムを蒸着させてからフォト及びエッチング工程を介して前記蒸着されたアルミニウムを選択的に取り除いてキャパシタ上部電極26aと第2電極配線層26bとを形成する。
この際、前記スパッタリングエッチング工程でキャパシタ下部電極12a上部に沈積した誘電膜20が露出された状態でスパッタリングエッチングが施されるので前記誘電膜も一部エッチングされて同図の符号28のようにその表面が荒くなることで誘電膜の均一度が劣り、且つ酷い場合は漏れ電流が生じられる。
【0008】
これを解決するために前記誘電膜20の厚さを1000オングストローム以上に沈積することもあるが(日本国特開平5−299581号では1300オングストローム程度の厚さの酸化膜を使用する)、このような場合には誘電膜の厚さが大きく増加するので単位面積当たりキャパシタ容量が大きく減少する。
このように従来の薄膜キャパシタ製造方法は、多層配線の際キャパシタの誘電膜を均一に形成すると共に1000オングストローム以下に薄膜化することが困るので高速、大容量のキャパシタが求められる素子には適用し難い問題点があった。
【0009】
【発明が解決しようとする課題】
従って、本発明はかかる従来の問題点を解決するために創出されたもので、その目的はキャパシタ誘電膜を均一に形成すると共に薄膜化を可能にすることによって、高速、かつ大容量の薄膜キャパシタを製造できる半導体素子の薄膜キャパシタ製造方法を提供することにある。
【0010】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体素子の薄膜キャパシタ製造方法は、第1電極配線層及び第2電極配線層に多層配線する半導体素子の製造方法において、前記第1電極配線層を形成することと同時にキャパシタ下部電極を形成する段階と、前記キャパシタ下部電極と接触するように誘電膜を形成する段階と、前記誘電膜上にキャパシタ上部電極を形成する段階と、前記第1電極配線層の表面を露出させてビアコンタクトホールを形成する段階と、その表面の自然酸化膜を取り除く段階と、前記第1電極配線層と接触する第2電極配線層を形成することと同時に前記キャパシタ上部電極と接触するキャパシタ保護層を形成する段階とを含むことを特徴とする。
【0011】
【発明の実施の形態】
以下、添付図面に基づき本発明の望ましい一実施の形態として示した製造方法をさらに詳しく説明する。
図1ないし図5は本発明による半導体素子の薄膜キャパシタ製造方法の一実施の形態によって金属−絶縁膜−金属構造をもつ薄膜キャパシタを製造する工程順序を示す。
【0012】
まず、図1に示すように、シリコン基板に既に形成されている各種下部構造物を図1から図5に亘る後続工程により形成される上部構造物とコンタクトホール(図示せず)を除いて全ての領域で電気的に絶縁するようにするための層間絶縁膜110を形成する。このとき、前記層間絶縁膜110を構成する絶縁物質としては、HTO(High Temperature Oxide)やBPSG(Boro-Phospho Silicated Glass)などが用いられる。続いて、前記層間絶縁膜110上部にアルミニウム、アルミニウム合金のうちいずれかの一つを蒸着させて金属膜を形成し、その上に前記アルミニウムのヒロックを防ぐためのチタン窒化物(TiN)を順次に積層させた後、フォト及びエッチング工程により前記金属膜及びチタン窒化物を選択的に取り除くことによりキャパシタ下部電極112aと素子間連結のための第1電極配線層112b及び第1導電膜114を形成する。
【0013】
次に、図2に示すように、その表面にLTO(Low Temperature Oxide)やSOG(Spin On Glass)を堆積させて金属層間絶縁膜116を形成し、前記金属層間絶縁膜116上部に第1フォトレジストパターン117を形成し、これをマスクとして用いて前記キャパシタ下部電極112aの上部の金属層間絶縁膜116を選択的にエッチングすることによってコンタクトホール118を形成する。前記エッチング工程は、例えば1次湿式エッチング実施後2次乾式エッチングを施すなどの二つのエッチング工程を適切に組み合わせるとか、乾式エッチングだけ実施して所望の構造が得られるようにする。
【0014】
次に、図3に示すように、前記第1フォトレジストパターンを取り除いてその表面にCVD法によりシリコン酸化膜およびシリコン窒化膜のうちいずれかの一つを約500〜1000オングストローム程度の厚さに堆積させて誘電膜120を形成する。続いて、前記誘電膜120上にアルミニウム、アルミニウム合金、銅及び銅合金のうちいずれかの一つを約500〜6000オングストローム程度の厚さに蒸着させて金属膜を形成してから前記金属膜をフォト及びエッチング工程で選択的に取り除いてキャパシタ上部電極122を形成する。
【0015】
この際、前記キャパシタ上部電極122の厚さは後続工程のためにシリコン基板との段差があまり大きく増加しないように調節するのが望ましいが、本実施例では前記キャパシタ下部電極の厚さより厚くないようにする。
そして、図4に示すように、前記結果物の表面に第2フォトレジストパターン123を形成し、これをマスクとして用いて前記第1電極配線層112b上部の金属層間絶縁膜116および誘電膜120を選択的にエッチングすることでビア(via)コンタクトホール124を形成する。前記エッチング工程は図2の前記コンタクトホールを形成する時と同様に1次湿式エッチングを実施してから2次乾式エッチングを行うなど二つのエッチング工程を適切に組み合わせるとか、乾式エッチングのみで所望の構造を得られるようにする。
【0016】
また、図5に示されているように、前記第2フォトレジストパターン123を取り除いた後、後続工程で形成される第2電極配線層126bのステップカバレージを向上させ、前記第1電極配線層112b表面に形成される自然酸化膜などの汚染物質を取り除いて第1電極配線層112bと第2電極配線層126bとの間の界面抵抗を減少させるとともに前記ビアコンタクトホール124の角部分を緩やかにするために不活性気体中、例えばアルゴンイオン(Ar)を用いてスパッタリングエッチング工程を実施する。
【0017】
前記スパッタリングエッチング工程を従来と比べて見れば、まず従来の場合には誘電膜を形成した後、誘電膜が露出された状態で実施されることによりキャパシタ上部電極と下部電極間に挿入された誘電膜の表面が損傷されて(図8及び図9)酷い場合には漏れ電流が発生し、またこれを防止するためには損傷分を考慮して前記誘電膜の厚さを1000オングストローム以上に形成しなければならないので高集積、大容量キャパシタを製造することが難しかったが、本発明では前記キャパシタ上部電極122がスパッタリングエッチング工程に対するマスク役割を果たすので前記誘電膜の損傷無しに薄膜化を実現することによりキャパシタの高集積化及び大容量化を実現できる。
【0018】
次いで、前記スパッタリングエッチング工程後、その表面にアルミニウム、アルミニウム合金、銅及び銅合金のうちいずれかの一つを蒸着させて金属膜を形成し、フォト及びエッチング工程を実施して前記蒸着した金属膜を選択的に取り除くことによりキャパシタ上部電極122を保護するためのキャパシタ保護層126aと第2電極配線層126bを形成する。
この際、前記キャパシタ保護層126aは前記キャパシタ上部電極122を全く覆うようにして前記キャパシタ上部電極122のヒロック発生と腐食を防止する。
一方、前記キャパシタ保護層126a及び第2電極配線層126b形成工程前後に保護金属膜を形成するとかヒロック防止用第2導電膜128を形成する工程を加えることができる。
【0019】
【発明の効果】
以上述べたように、本発明の半導体素子の薄膜キャパシタ製造方法では、前記誘電膜及びキャパシタ上部電極形成後前記キャパシタ上部電極によりキャパシタ上、下部電極間に挿入される誘電膜を保護する状態で前記キャパシタ上部電極及び第1電極配線層の表面にある酸化膜を含む不純物を除去するので、前記スパッタリングエッチング工程によりいろいろな効果、すなわち第2電極配線層のステップカバレージを向上させ、前記第1電極配線層と第2電極配線層との間の界面抵抗を減少させ、前記ビアコンタクトホールの角部分を緩やかに作ることができるばかりでなく、前記キャパシタの誘電膜が損傷されることを防ぐことによって前記誘電膜の厚さを薄く維持して所望の容量を有する薄膜キャパシタを製造できる効果を奏する。
【図面の簡単な説明】
【図1】 本発明の一実施の形態として示した半導体素子の薄膜キャパシタ製造方法のうち層間絶縁膜上に第1電極配線層とキャパシタ下部電極の形成方法を示す断面図である。
【図2】 本発明の一実施の形態として示した半導体素子の薄膜キャパシタ製造方法のうち、絶縁膜とコンタクトホールの形成方法を示す断面図である。
【図3】 本発明の一実施の形態として示した半導体素子の薄膜キャパシタ製造方法のうち、前記誘電膜と前記キャパシタ上部電極の形成方法を示す断面図である。
【図4】 本発明の一実施の形態として示した半導体素子の薄膜キャパシタ製造方法のうち、ビアコンタクトホールの形成方法を示す断面図である。
【図5】 本発明の一実施の形態として示した半導体素子の薄膜キャパシタ製造方法のうち、第2電極配線層とキャパシタ保護層の形成方法を示す断面図である。
【図6】 従来の技術による半導体素子の薄膜キャパシタ製造方法のうち層間絶縁膜上に第1電極配線層とキャパシタ下部電極の形成方法を示す断面図である。
【図7】 従来の技術による半導体素子の薄膜キャパシタ製造方法のうち絶縁膜とコンタクトホールの形成方法を示す断面図である。
【図8】 従来の技術による半導体素子の薄膜キャパシタ製造方法のうち誘電膜とビアコンタクトホールの形成方法を示す断面図である。
【図9】 従来の技術による半導体素子の薄膜キャパシタ製造方法のうち第2電極配線層とキャパシタ上部電極の形成方法を示す断面図である。
【符号の説明】
110 層間絶縁膜
112a キャパシタ下部電極
112b 第1電極配線層
114 第1導電膜
116 金属層間絶縁膜
118 コンタクトホール
120 誘電膜
122 キャパシタ保護層
124 ビアコンタクトホール
126a キャパシタ上部電極
126b 第2電極配線層
128 第2導電膜
Claims (10)
- 第1電極配線層及び第2電極配線層に多層配線する半導体素子の製造方法において、
前記第1電極配線層を形成することと同時にキャパシタ下部電極を形成する段階と、
前記第1電極配線層および前記キャパシタ下部電極の形成後、その表面に金属層間絶縁膜を形成する段階と、
前記キャパシタ下部電極上部の前記金属層間絶縁膜を選択的に取り除いてコンタクトホールを形成する段階と、
前記金属層間絶縁膜全表面、前記コンタクトホール内壁面、及び前記コンタクトホール内に露出した前記キャパシタ下部電極表面に誘電膜を堆積させる段階と、
前記誘電膜上に金属膜を形成し、その金属膜をフォト及びエッチング工程で選択的に取り除いてキャパシタ上部電極を形成する段階と、
前記誘電膜、及び前記金属層間絶縁膜にビアコンタクトホールを形成し、前記第1電極配線層の表面を露出させる段階と、
前記露出された前記第1電極配線層の表面の自然酸化膜を取り除く段階と、
前記誘電膜、前記キャパシタ上部電極、前記ビアコンタクトホール、及び前記ビアコンタクトホールによって露出された前記第1電極配線層の表面を覆うように金属膜を形成し、フォト及びエッチングによる前記金属膜の選択的除去により、前記第1電極配線層と接触する第2電極配線層を形成することと同時に、露出している前記キャパシタ上部電極全面を覆うように、前記キャパシタ上部電極と接触するキャパシタ保護層を形成する段階と
を順に実施することを特徴とする半導体素子の薄膜キャパシタ製造方法。 - 前記第1電極配線層と前記キャパシタ下部電極を形成する段階と前記誘電膜を形成する段階との間に第1電極配線層と前記キャパシタ下部電極の上部のヒロックを防止するための第1導電膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記キャパシタ上部電極及び前記キャパシタ下部電極は金属物質からなることを特徴とする請求項1に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記誘電膜の厚さが500〜1000オングストロームであることを特徴とする請求項1に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記誘電膜はシリコン酸化物からなることを特徴とする請求項1または4に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記誘電膜はシリコン窒化物からなることを特徴とする請求項1または4に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記キャパシタ上部電極の厚さは前記キャパシタ下部電極の厚さに等しいかもしくは小さいことを特徴とする請求項1または3に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記キャパシタ上部電極の厚さは500〜6000オングストロームであることを特徴とする請求項1または3に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記第2電極配線層及び前記キャパシタ保護層形成後、その表面にヒロックを防止するための第2導電膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の薄膜キャパシタ製造方法。
- 前記第2導電膜はチタン窒化物からなることを特徴とする請求項9に記載の半導体素子の薄膜キャパシタ製造方法。
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