JPH07107926B2 - 半導体容量素子の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体容量素子に関し、特に半導体集積回路
に用いられる半導体容量素子の製造方法に関するもので
ある。

［従来の技術］ 従来、半導体集積装置の能動素子として用いられるもの
に半導体基板上に誘電体層を積層して形成した半導体容
量素子がある。第2A図ないし第2F図は従来の半導体容量
素子の構造をその製造工程に従って示した断面図であ
る。以下、本図を参照して従来の半導体容量素子の製造
方法を説明する。

まず、シリコン基板１中に、シリコン基板１と逆導電型
の不純物拡散層２を形成する。このとき同時に熱酸化膜
４も形成する。さらに熱酸化膜４を写真製版およびエッ
チング法によりパターニングして、これをマスクとして
不純物拡散層２の領域内に不純物拡散層２と逆導電型の
不純物拡散層３を形成する。さらにその表面上をCVD
（化学的気相成長）法を用いて酸化膜５で保護する。さ
らに、CVD酸化膜５の上にフォトレジスタ６を塗布し、
写真製版およびエッチング法によりCVD酸化膜５を選択
的に除去し、不純物拡散層３に達する孔を設ける。その
後、フォトレジスト６を除去する。

次に、第2B図に示すように、パターニングされたCVD酸
化膜５の表面全面にCVD法などを用いて膜厚50〜100nmの
シリコン窒化膜７を堆積する。そして、その上にフォト
レジスト８を塗布し、写真製版およびエッチング法によ
りパターニングする。その後、フォトレジスト８を除去
する。

さらに、第2C図に示すように、再度フォトレジスト９を
塗布し写真製版およびエッチング法を用いてCVD酸化膜
５を選択的に除去し、容量素子の第１の電極用の孔を形
成する。

次に、第2D図に示すように、コンタクト抵抗を低減する
ために表面全面にスパッタ法などにより膜厚50〜100nm
の白金層を形成し、500〜800℃で熱処理して白金シリサ
イド層10を形成した後、容量素子の第１の電極となる領
域以外の白金層を除去する。

次に、第2E図に示すように、第１の電極の良好なオーミ
ック接触を得るために、シリコン窒化膜７や白金シリサ
イド層10が堆積された表面全面をスパッタエッチング
し、表面を清浄にした後、スパッタ法によりバリアメタ
ル層11を形成し、さらにその上にアルミシリコン配線層
12を形成する。その後、フォトレジスト13を塗布し写真
製版およびエッチング法を用いてパターニングし、容量
素子の第１および第２の電極を形成する。

最後に、第2F図に示すようにCVD法などによりシリコン
窒化膜の保護膜14を全面に形成して半導体容量素子の製
造を完了する。

［発明が解決しようとする課題］ 従来の半導体容量素子の製造工程においては、第2D図な
いし第2E図に示したように、第１の電極を構成する白金
シリサイド層10と容量領域のシリコン窒化膜７とが半導
体基板１上に形成された状態で、第１の電極の良好なオ
ーミック接触を得るために表面全面にスパッタエッチン
グを施して表面の清浄化を行なっている。ところが、こ
のスパッタエッチングの工程では、シリコン窒化膜７の
表面も同時にエッチング除去されてしまう。このため
に、ウエハ面内での各半導体容量素子の容量がばらつ
き、また素子の耐圧も低下し、ウエハ当りの良品チップ
数が少なくなるなどの問題があった。

したがって、本発明はこのような問題点を解決するため
になされたもので、良好なオーミック接触を有する電極
を有し、シリコン窒化膜容量のばらつきがなく耐圧の低
下のない半導体容量素子の製造方法を提供することを目
的とする。

［課題を解決するための手段］ 本発明による半導体容量素子の製造方法は、半導体基板
上に誘電体層を積層して構成した半導体容量素子の製造
方法であって、以下の工程を備えている。

（１） 第１導電型の半導体基板あるいは第１導電型の
エピタキシャル層のいずれかの所定の領域に第２導電型
の不純物拡散領域を形成する工程。

（２） 第２導電型の不純物拡散領域の表面上に酸化層
を形成する工程。

（３） 前記第２導電型の不純物拡散領域内に第１導電
型の不純物拡散領域を形成する工程。

（４） 前記半導体基板あるいは前記エピタキシャル層
の表面上に絶縁膜を堆積する工程。

（５） 前記第１導電型の不純物拡散領域の表面上の第
１の所定領域に堆積した前記絶縁膜を除去する工程。

（６） 前記絶縁膜上に誘導体層を形成する工程。

（７） 前記誘導体層上にシリコン層を形成する工程。

（８） 前記誘導体層と前記シリコン層とをエッチング
し、少なくとも前記第１の所定領域に前記誘導体層と前
記シリコン層とを残余する工程。

（９） 前記第１導電型の不純物拡散領域の表面上の第
２の所定領域に堆積した前記絶縁膜を除去する工程。

（10） 前記シリコン層および前記第１導電型の不純物
拡散領域の表面上の第２の所定領域上に金属膜を堆積し
た後、熱処理によってシリサイド化する工程。

（11） 少なくともシリサイド化した領域の表面をエッ
チングする工程。

（12） 前記シリサイド化した領域の上に金属配線層を
形成する工程。

［作用］ 本発明においては容量となる誘電体層の上にまずシリコ
ン層を堆積し、その後、第１の電極を構成する白金シリ
サイド層を形成するとき、同時にこのシリコン層をシリ
サイド化させている。したがって誘導体層上に形成され
たこのシリサイド層は、後工程で行なわれる配線材料と
のオーミック接触を良好にするためのスパッタエッチン
グ工程において誘導体層のエッチング防止膜として作用
する。さらに誘導体層とその上に形成される配線材料と
のコンタクト抵抗を低減する。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第1A図ないし第1E図は本発明における半導体容量素子の
断面構造をその製造工程に従って示した断面図である。

まず第1A図に示すように、従来と同様の工程によってシ
リコン基板１中に不純物拡散層２および３を形成する。
このとき半導体基板１上には同時に熱酸化層４を形成す
る。さらにその上にCVD法によりCVD酸化膜５を堆積し、
写真製版およびエッチング法を用いてCVD酸化膜５を選
択的に除去して不純物拡散層３に達する孔を設ける。そ
して、その後表面全体に膜厚30〜100nmのシリコン窒化
膜層７と、膜厚50〜80nmのポリシリコン層15とをCVD法
などにより連続的に形成する。次に、ポリシリコン層15
上にフォトレジスト８を塗布し、写真製版およびエッチ
ング法によりパターニングして素子の容量領域を形成す
る。

次に、第1B図に示すように、フォトレジスト８を除去し
た後、再度フォトレジスト９を塗布し写真製版およびエ
ッチング法を用いてCVD酸化膜５を選択的に除去し、容
量素子の第１の電極となる孔を形成する。

さらに、第1C図に示すように、電極のコンタクト抵抗を
低減するために表面全面に膜厚50〜100nmの白金層をス
パッタ法などにより形成し、さらに500〜800℃で熱処理
を施して第１の電極領域に第１の白金シリサイド層10お
よびシリコン窒化膜層７上に第２の白金シリサイド層16
を形成する。その後、他の領域に堆積した白金層を除去
する。

次に、第1D図に示すように、良好なオーミック接触を得
るために表面全体をスパッタエッチングし表面を清浄化
する。このとき、シリコン窒化膜層７上には第２の白金
シリサイド層16が形成されているためスパッタエッチに
よる容量のばらつきや耐圧の低下を防止することがで
き、さらにシリコン窒化膜層７とのコンタクト抵抗を低
減し良好な接触を得ることができる。そして、スパッタ
エッチング工程に続いて真空チャンバ内でバリアメタル
層11とアルミシリコン配線層12とをスパッタ法により形
成し、その後写真製版およびエッチング法によりバイア
メタル層11およびアルミシリコン配線層12をパターニン
グして配線層を形成する。

そして最後に、第1E図に示すように、表面全面にシリコ
ン窒化膜などの保護膜14を形成し半導体容量素子の製造
を完了する。

このように、上記実施例では、素子の容量となるシリコ
ン窒化膜層７上に白金シリサイド層16を形成しているた
め、従来の半導体容量素子に比べてコンタクト抵抗が良
い良好なオーミック接触を有する電極構造を構成してい
る。

なお、上記実施例では、第1C図に示す工程で、半導体基
板の表面全面に白金層を形成し、これを熱処理して白金
シリサイド層を形成したが、これに限定されることな
く、たとえば、白金層の代わりに各々チタン層、モリブ
デン層、タングステン層などを形成し、これを熱処理し
てチタンシリサイド層、モリブデンシリサイド層、タン
グステンシリサイド層などを形成しても上記実施例と同
様の効果を得ることができる。

また、上記実施例では、第1C図および第1D図に示す工程
で、良好なオーミック接触を得るために白金シリサイド
層10および16が形成された表面上をスパッタエッチング
し、表面の清浄化を行なったが、スパッタエッチングに
限らず他のエッチング法を用いても構わない。

さらに、上記実施例では、半導体容量素子の誘電体とし
てシリコン窒化膜を用いた場合について説明したが、こ
れに限定されるものではなく、他の誘電体材料を用いた
ものでも構わない。

［発明の効果］ 以上のように、本発明によれば半導体容量素子の容量と
なる誘電体層上に低抵抗のシリサイド層を形成し、これ
によって、良好なオーミック接触を得るために行なわれ
るスパッタエッチング工程において、誘電体膜がエッチ
ングされるのを防止している。したがって、ウエハ面内
でのエッチングによる容量のばらつきを低減し、耐圧の
低下を抑制することができる。さらには誘電体膜層と配
線材料とのコンタクト抵抗が低減され、良好なオーミッ
ク接触を有し、かつ製造上歩留りの良い半導体容量素子
および製造方法を実現することができる。

【図面の簡単な説明】

第1A図、第1B図、第1C図、第1D図および第1E図は、本発
明の一実施例による半導体容量素子の製造工程を示す断
面図である。 また第2A図、第2B図、第2C図、第2D図、第2E図および第
2F図は、従来の半導体容量素子の製造工程を示す断面図
である。 図において、１はシリコン基板、７はシリコン窒化膜、
10は第１の白金シリサイド層、11はバリアメタル層、12
はアルミシリコン配線層、16は第２の白金シリサイド層
を示す。 なお、図中同一符号は同一または相当する部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上に誘電体層を積層して構成し
   た半導体容量素子の製造方法であって、 第１導電型の半導体基板あるいは第１導電型のエピタキ
   シャル層のいずれかの所定の領域に第２導電型の不純物
   拡散領域を形成する工程と、 前記第２導電型の不純物拡散領域の表面上に酸化膜を形
   成する工程と、前記第２導電型の不純物拡散領域内に第
   １導電型の不純物拡散領域を形成する工程と、 前記半導体基板および前記エピタキシャル層のいずれか
   の表面上に絶縁膜を積層する工程と、 前記第１導電型の不純物拡散領域の表面上の第１の所定
   領域に堆積した前記絶縁膜を除去する工程と、 前記絶縁膜上に誘電体層を形成する工程と、 前記誘電体層上にシリコン層を形成する工程と、 前記誘電体層と前記シリコン層とをエッチングし、少な
   くとも前記第１の所定領域に前記誘電体層と前記シリコ
   ン層とを残余する工程と、 前記第１導電型の不純物拡散領域の表面上の第２の所定
   領域に堆積した前記絶縁膜を除去する工程と、 前記シリコン層および前記第１導電型の不純物拡散領域
   の表面上の第２の所定領域上に金属膜を堆積した後、熱
   処理によってシリサイド化する工程と、 少なくともシリサイド化した領域の表面をエッチングす
   る工程と、 前記シリサイド化した領域の上に金属配線層を形成する
   工程とを備えた、半導体容量素子の製造方法。