JPS6044823B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特により高集
積化、高速動作化を図ることのてきる電極形成方法を提
供しようとするものである。

半導体集積回路ＩＣ等にあつては、半導体基板に形成
された能動素子及び／あるいは受動素子を、前記半導体
基板上に形成された絶縁層上に配設された相互接続体に
よつて電気的に接続して、所望の回路を形成する。

かかる相互接続体あるいは電極としては、従来よりアル
ミニウムＡｌ等の金属が用いられて来ているが、近時多
結晶シリコンに代表される半導体層をかかる相互接続体
あるいは電極として用いることが行なわれている。当該
半導体層は所望の不純物を添加することによつて導電性
を呈し、また不純物を半導体基板中へ拡散導入する際の
不純物拡散源として用いることができ、更にＭＩＳ型電
界効果トランジスタのゲート電極として用いた場合には
半導体基板との仕事関数がほぼ同一であることから開値
電圧を低くできる等の特長を有するために多用されてい
る。 前記半導体層から構成される相互接続体、電極は
酸化雰囲気中における熱処理によりその表面が比較的容
易に酸化されるため、例えばかかる半導体層上に配設さ
れる上層の配線との絶縁を当該半導体層の表面酸化膜に
よつて行なうことが行なわれる。このような配線層間絶
縁構成によれば、層間絶縁層を構成する半導体層表面の
酸化膜が比較的薄く形成し得ることから高集積化を実現
することができる。 しかしながらこのような表面酸化
処理がなされた半導体層は固有抵抗が高いうえに、酸化
によつて断面積が減少するため抵抗が増加して、半導体
素子のスイッチング速度を低下させる一因となる。

また、前記半導体層の表面酸化速度も比較的遅く、絶縁
耐圧を高めるために十分に厚い酸化膜を得ようとすると
長時間の処理を必要とし製造工程上不利である。 本発
明はこのような半導体層をもつて構成される相互接続体
、電極に代えて、より低抵抗であつてしかも酸化の容易
な材料からなる相互接続体、電極を有する半導体装置の
製造方法を提供しようとするものである。

本発明ては、半導体基板に直接或いは絶縁層を介して半
導体に対する有効不純物を含有させた金属硅化物から成
る導体層を形成し、該導体層表面を直接酸化し、該半導
体上に生成し得る膜厚に比し厚い酸化膜を形成する工程
を有してなることを特徴とする。

すなわち本発明によれば、相互接続体，電極の構成体と
して、半導体基板又は層に対して有効不純物となる不純
物を含む金属硅化物が用いられる。

前記金属硅化物としては、モリブデン （ＭＯ），タングステン（Ｗ），タンタル（Ｔａ），チ
タン（Ｔｉ），ニオブ（Ｎｂ），クロム（Ｃｒ），マン
ガン（Ｍｎ），コバルト（ＣＯ）あるいはニツケル（Ｎ
１）の硅化物又はこれらの金属の合金の硅化物を用いる
ことができる。

前記有効不純物としては、半導体基板又は層がシリコン
である場合、燐（Ｐ），砒素（Ａｓ）等のドナー不純物
，硼素（Ｂ）等のアクセプタ不純物が適用され金属硅化
物中における該不純物の濃度は１×１σ０〜４×１σ１
〔個／Ｃｍ３〕とされる。

濃度が１×１『〔個／Ｃｍ３〕未満であると、後述の如
き不純物含有金属硅化物層の増速酸化効果が得られず、
また４×１Ｃｙ１〔個／Ｃｍ３〕を越えると熱処理時に
不純物含有金属硅化物層か半導体基板又は層の表面から
剥離したり、該不純物含有金属硅化物層を、ＭＩＳ型素
子のゲート電極等として用いた場合に不純物がゲート絶
縁膜を貫通して半導体基板又は、層に到達してしまい、
当該ＭＩＳ型素子の製作を困難としたりあるいは動作特
性の悪化を招いてしまう。前記金属硅化物の被酸化特性
を第１図に示す。

同図において、実線ａは本発明にかかる燐を含むモリブ
デン硅化物（燐濃度１×１σ１〔個／Ｃｍ３））の被酸
化特性、実線ｂは有効不純物を含まない（ノンドープ）
モリブデン硅化物の被酸化特，性、実線ｃは面方位（１
００）のシリコン結晶の被酸化特性を示す。なお酸化雰
囲気は温度７５０〔℃〕の湿性酸素雰囲気である。第１
図より明らかな如く、本発明にかかる燐を含むモリブデ
ン硅化物はシリコン結晶に比較して８倍以上の被酸化速
度を有しており、前記燐を含むモリブデンを相互接続体
等に適用した場合にその表面へ酸化物絶縁層を形成する
ことは容易である。

また前記燐を含むモリブデン硅化物をはじめとする金属
硅化物が多結晶シリコン等の半導体に比較して低抵抗で
あることは明らかであり、かかる点からも相互接続体電
極等に金属硅化物を用いることは有利である。

かかる有効不純物含有の金属硅化物は、例えば反応性ス
パツタリング法により形成することができる。

前記燐を含むモリブデン硅化物層を形成する際には、ス
パツタリング装置内に、被処理半導体基板と共にターゲ
ツト材料としてシリコン板あるいは片，モリブデン板あ
るいは片を挿入した後、該スバツタリング装置内にスパ
ツタリング用ガス例えばアルゴン（Ａｒ）と共に反応ガ
ス例えばフオスフイン（ＰＨ３）を導入してスパツタリ
ング処理を行なう。

この反応性スパツタリング処理により、前記被処理半導
体基板上に燐を含むモリブデン硅化物層が形成される。
以下本発明を実施例をもつて詳細に説明する。

第２図は本発明にかかる有効不純物を含む金属硅化物を
ソース領域ドレイン領域を形成するための不純物源並び
にソース電極，ドレイン電適として用いて構成されたＭ
ＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴと略
記する）を示す。同図において、２１はＰ型シリコン（
Ｓ１）基板，２２はフイールド絶縁膜， ２３はＮ＋型
ソース領域， ２４はＮ＋型ドレイン領域，２５及２６
は燐を含むモリブデン硅化物からなるソース電極，ドレ
イン電極である。また２７は前記ソース電極２５，ドレ
イン電極２６の表面から両電極２５，２６との間のシリ
コン基板２１表面に連続して形成された酸化膜， ２８
は前記電極２５，２６間にあつてシリコン基板表面に形
成された酸化膜上に配設されたゲート電極である。かか
る構造を実現するためには、まず選択酸化法によつて形
成されたフイールド絶縁膜２２によつて画定されたシリ
コン基板２１表面に、燐を含むモリブデン硅化物をスパ
ツタリング等により厚さ４０００ＣＡ〕程に被着し、こ
れをフオト・リソグラフイ技術を適用して選択的に除去
してソース電極２５，ドレイン電極２６を形成する。

次いで７５０〔℃〕の水蒸気中において１０紛間程加熱
してソース電極２５，ドレイン電極２６及び両電極間に
表出しているシリコン基板を酸化する。

かかる酸化処理によつてソース電極２５，ドレイン電極
２６の表面には厚さ２０００ＣＡ〕程の酸化膜が形成さ
れ、シリコン基板２１の表出面には２５０〜３００ＣＡ
〕の酸化膜が形成される。次いて９００〔℃〕の乾燥酸
素雰囲気中において２紛間程加熱して、ソース電極２５
，ドレイン電極２６中に含まれる燐をシリコン基板２１
中に拡散しソース領域２３及びドレイン領域２４を形成
する。この時前記酸化膜２７はより緻密化する。しかる
後多結晶シリコン等の導電材料を被着し、これをフオト
・リソグラフイ技術を適用してパターニングしゲート電
極２８を形成する。このような本発明にかかるＭＩＳ−
ＦＥＴにあたつては、ソース領域，ドレイン領域の位置
がソース電極及びドレイン電極を構成する燐を含むモリ
ブデン硅化物層の選択的配設によつて設定することがで
き、かつかかるソース領域，ドレイン領域の占有面積を
小さなものとすることができる。したがつてより高積化
が可能であり、ドレイン領域と半導体基板との間の接合
容量を減少することができ、当該ＭＩＳ−ＦＥＴ動作速
度は十分速い値が得られる。また当該ＭＩＳ−ＦＥＴに
あつてはゲート電極とソース電極，ドレイン電極との間
には厚い酸化皮膜が存在するために、かかるゲート電極
とソース又はドレイン電極間の絶縁耐圧は高く且つ寄生
容量は少い。

第３図は本発明の他の実施例であるバイポーラトランジ
スタを示す。

かかるバイポーラトランジスタにあつては、ベース電極
及びベースコンタクト領域を形成するための不純物源等
として、不純物を含む金属硅化物が適用される。同図に
おいて、３１はコレクタを構成するＮ型シリコン基板又
は層、３２はフイールド絶縁膜、３３はＰ型ベース領域
、３４はＰ＋型ベースコンタクト領域、３５はＮ＋型エ
ミツタ領域、３６は硼素を含むモリブデン硅化物からな
るベース電極、３７は前記ベース電極の表面に形成され
た酸化膜、３８はエミツタ電極である。

かかる構造を実現するためには、まず通常の選抵抗散法
等によつてＮ型シリコン基板３１にベース領域３２を形
成した後、シリコン基板表面に硼素を含むモリブデン硅
化物をスパツタリング等により厚さ４０００ＣＡ〕程に
被着し、これをフオトリソグラフイ技術を適用して選択
的に除去しベース電極３６を形成する。

次いで７５０〔℃〕の水蒸気中において１０紛間程加熱
してベース電極３６及び電極間に表出しているシリコン
基板を酸化する。

かかる酸化処理によつてベース電極３６の表面には厚さ
２０００ＣＡ〕程の酸化膜が形成され、シリコン基板３
１の表出面には２５０〜３００ＣＡ〕の酸化膜が形成さ
れる。次いで、前記シリコン基板を弗酸系エツチング液
に短時間浸漬して前記厚さ２５０〜３００〔Ａ〕の酸化
膜を除去した後、通常の気相拡散法を適用して前記酸化
膜の除去された領域のベース領域内に燐又は砒素を拡散
導入してＮ＋型エミツタ領域３５を形成する。かかる拡
散処理にあつては高温処理が伴うため、前記ベース電極
３６中に含まれた硼素がベース領域３３内へ拡散しＰ＋
型ベースコンタクト領域３４が形成されベース領域３３
とベース電極３６との電気的接触がより良好となる。し
かる後、通常の方法により前記エミツタ領域３５上にア
ルミニウムＡ１等からなるエミツタ電極３８を形成する
。このようなバイポーラトランジスタは、また第４図に
示される構造をとることもできる。

同図に示される構造において前記第３図に示される構造
”と異る点は、エミツタ電極３『を燐又は砒素を含むモ
リブテツ硅化物から構成し、該エミツタ電極３８″をエ
ミツタ領域３５を形成するための不純物源としても用い
る点にある。かかる構成をとる場合には、ベース領域３
３の表面に燐又は砒素を含むモリブデン硅化物層３８″
を選択的に被着した後に、７５０〔℃〕程の温度で酸化
処理して該モリブデン硅化物層３『の表面を酸化する。

次いで前記酸化処理によつて生成された酸化膜）３９上
及びベース領域３２上を覆つて硼素を含むモリブデン硅
化物層３６″を被着し、９００〔℃〕程の温度で再び酸
化処理を行なつてモリブデン硅化物層３６″及び３８″
中に含まれる不純物をシリコン基板３１中へ拡散し、Ｐ
＋型ベースコンタクト領域３４並びにＮ＋型エミツタ領
域３５を形成する。

この時硼素を含むモリブデン硅化物層３６″の表面に酸
化膜３７″が生成される。このような本発明にかかるバ
イポーラトランジスタにあつては、有効不純物を含むモ
リブデン硅化物によつて構成される電極からの不純物拡
散によつてベースコンタクト領域及び／あるいはエミツ
タ領域が形成されるために、ベース電極，エミツタ電極
の間の距離を小さなものとすることができ、当該バイポ
ーラトランジスタのスイツチング速度は十分速い値が得
られる。

また前記有効不純物を含むモリブデン硅化物から構成さ
れる電極は、低い抵抗値を有するためそのまま延在して
同一半導体基板に形成された他の素子に接続しバイポー
ラ半導体集積回路を構成する際に適用することができる
。

第５図は本発明の他の実施例であつて、１トランジスタ
ー１容量素子から構成されるダイナミツクランダムアク
セス記憶素子を示す。

同図において、５１はＰ型シリコン基板， ５２はフイ
ールド絶縁膜，５３ａ，５３ｂはゲート絶縁膜， ５４
はトランスフアゲート電極， ５５はＮ１型ドレイン領
域，５６は容量素子の電極， ５７は酸化膜， ５８は
燐シリケートガラス層， ５９はワード線である。

かかる構造を実現するためには、まずフイールド絶縁膜
５２によつて画定されたシリコン基板５１の表面に、ゲ
ート絶縁膜５３ａを形成し、次いで前記ゲート絶縁膜５
３ａ上に燐を含むモリブデン硅化物層を厚さ４０００〔
Ａ〕程に選択的に被着し電極５６を形成する。

しかる後、前記電極５６をマスクとして前記ゲート絶縁
膜５３ａを選択的に除去してトランスフアゲート形成部
及びドレイン領域形成部のシリコン基板５１表面を表出
する。次いで７５０〔℃〕の水蒸気雰囲気中において、
１０紛間程加熱処理して、電極５６の表面に厚さ２００
０ＣＡ〕程の酸化膜５７を形成する。この時シリコン基
板５１の露出表面には厚さ２５０〜３００〔Ａ〕程の酸
化膜が形成される。次いで、９００〔℃〕の乾燥酸素雰
囲気中において加熱処理し、シリコン基板５１上に厚さ
３５０〔Ａ〕程のトランスフアゲート用の酸化膜５３ｂ
を形成する。

この時、前記電極５６の表面に形成された酸化膜５７は
緻密化される。次いで、前記シリコン基板５１表面の酸
化膜５３ｂ上から電極５６表面の酸化膜５７上に延在し
て、例えば多結晶シリコンからなるトランスフアゲート
電極５４を形成する。

次いで前記トランスフアゲート電極５４及びフイールド
絶縁膜５２をマスクとしてシリコン基板５１に燐又は砒
素をイオン注入しＮ＋型ドレイン領域５５及びビツト線
（紙面に垂直な方向に延びる）を形成する。

次いで全面に燐シリケートガラス（ＰＳＧ）層５８を厚
さ８０００ＣＡ〕程に被着し、前記トランスフアゲート
電極５４上の燐シリケートガラス層５８を選択的に除去
する。

しかる後、全面にアルミニウム等の金属層を被着し、フ
オトリソグラフイ技術を適用して前記金属層を選択的に
除去しワード線５９を形成する。

第６図は本発明の他の実施例であつて、前記第５図に示
した１トランジスター１容量素子から構成される記憶素
子の他の構成を示す。同図において、１はＰ型シリコン
基板， ６２はフイールド絶縁膜，６３ａ，６３ｂはゲ
ート絶縁膜，６４はトランスフアゲート電極， ６５は
Ｎ＋型ドレイン領域， ６６は容量素子の電極， ６７
は酸化膜， ６８は燐シリケートガラス層， ６９はビ
ツト線， ７０はワード線である。本発明によれば、前
記容量素子の電極６６及びビツト線電極６９が不純物を
含むモリブデン硅化物層から構成される。

かかる構造を実現するためには、まずフイールド絶縁膜
６２によつて画定されたシリコン基板６１表面に、ゲー
ト絶縁膜６３ａを形成し、次いで前記ゲート絶縁膜６３
ａ上に燐を含むモリブデン硅化物層を厚さ４０００〔Ａ
〕程に選択的に被着し電極６６を形成する。

しかる後、前記電極６６をマスクとして前記ゲート絶縁
膜６３ａ選択的に除去してトランスフアゲート形成部及
びドレイン領域形成部のシリコン基板６１表面を表出す
る。次いで前記ドレイン領域形成部のシリコン基板６１
表面に燐を含むモリブデン硅化物層を厚さ４０００〔Ａ
〕程に選択的に被着しビツト線６９を形成する。次いで
７５０〔℃〕の水蒸気雰囲気中において１００分間程加
熱処理して、電極６６，６９の表面に厚さ２０００〔Ａ
〕程の酸化膜６７を形成する。

この時シリコン基板６１の露出表面には厚さ２５０〜３
００〔Ａ〕程の酸化膜が形成される。次いで、９００〔
℃〕の乾燥酸素雰囲気中において１８紛間加熱処理し、
シリコン基板６１上厚さ３５０〔Ａ〕程のトランスフア
ゲート用酸化膜６３ｂを形成する。

この時前記電極６６，６９の表面に形成された酸化膜６
７は緻密化され、また前記電極６９からシリコン基板６
１中に燐が拡散しＮ１型ドレイン領域６５が形成される
。次いで前記シリコン基板６１表面の酸化膜６３ｂ上か
ら電極６６表面の酸化膜６７上に延在して例えば多結晶
シリコンからなるるトランスフアゲート電極６４を形成
する。次いで前記トランスフアゲート電極６４及びフイ
ールド絶縁膜６２をマスクとしてシリコン基板６１に燐
又は砒素をイオン注入し、更に９００〔゜Ｃ〕２紛間程
の加熱処理を行つてＮ＋型ドレイン領域６５の残部を形
成する。

次いで全面に燐シリケートガラス層６８を厚さ８０００
ＣＡ〕程に被着し、前記トランスフアゲート電極６４上
の燐シリケートガラス層６８を選択的に除去する。

しかる後、全面にアルミニウム等の金属層を被着し、フ
オトリソグラフイ技術を適用して前記金属層を選択的に
除去してワード線７０を形成する。

第７図は、本発明の更に実施例であつて、前記第５図並
びに第６図に示した１トランジスター１容量素子から構
成される記憶素子の他の構成を示す。

同図において、７１はＰ型シリコン基板， ７２はフイ
ールド絶縁膜，７３ａ，７３ｂはゲート絶縁膜， ７４
はトランスフアゲート電極， ７５はＮ１型ドレイン領
域，７６は容量素子の電極，７７， ７８は酸化膜，
７９はビツト線である。

かかる構造を実現するためには、まずフイールド絶縁膜
７２によつて画定されたシリコン基板７１の表面に、ゲ
ート絶縁膜７３ａを形成し、次いで前記ゲート絶縁膜７
３ａ上に燐を含むモリブデン硅化物層を厚さ４０００〔
Ａ〕程に被着し電極７６を形成する。しかる後前記電極
７６をマスクとして前記ゲート絶縁膜７３ａを選択的に
除去してトランスフアゲート形成部及びドレイン領域形
成部のシリコン基板７１表面を表出する。次いで７５０
〔℃〕の水蒸気雰囲気中において１００分間程加熱処理
して、電極７６の表面に厚さ２０００〔Ａ〕程の酸化膜
７７を形成する。

この時シリコン基板７１の露出表面には厚さ２５０〜３
００ＣＡ〕程の酸化膜が形成される。次いで、９００〔
℃〕の乾燥酸素雰囲気中において加熱処理し、シリコン
基板７１上に厚さ３５０〔Ａ〕程のトランスフアゲート
用の酸化膜７３ｂを形成する。

この時前記電極７６の表面に形成された酸化膜７７は緻
密化される。次いで前記シリコン基板７１表面の酸化膜
７３ｂ上から電極７６表面の酸化膜上に延在して燐を含
むモリブデン硅化物層からなるトランスフアゲート電極
７４を形成する。

前記燐を含むモリブデン硅化物層の厚さは４０００〔Ａ
〕程とされる。次いで前記トランスフアゲート電極７４
及びフイールド絶縁膜７２をマスクとしてシリコン基板
７１に燐又は砒素をイオン注入しＮ＋型ドレイン領域７
５を形成する。次いで、再び７５０〔℃〕の水蒸気雰囲
気中において１０紛間加熱処理し、トランスフアゲート
電極７４の表面に厚さ２０００ＣＡ〕程の酸化膜７８を
形成する。

この時前工程で注入された燐又は砒素イオンは活性化さ
れる。次いで、９００〔℃〕の乾燥酸素雰囲気中におい
て加熱処理して前記酸化膜７８の緻密化を図る。

次いで、弗酸化系エツチング液に浸漬してＮ＋型ドレイ
ン領域７５表面の酸化膜を除去する。この時、前記ドレ
イン領域７５表面の酸化膜はトラ″ンスフアゲート電極
７４表面の酸化膜７８に比較して極めて薄いため、特に
エツチング用マスクを用いる必要がなく、エツチング液
中への短時間の浸漬処理により前記ドレイン領域７５表
面の酸化膜は除去される。次いで、全面にアルミニウム
等の金属層を被着し、フオトリソグラフイ技術を適用し
て前記金属層を選択的に除去しビツト線７９を形成する
。

以上のような本発明にかかる１トランジスター１容量素
子から構成される記憶素子にあつては、ノ容量素子の電
極とトランスフアゲート電極との間に配設される酸化膜
は十分な厚さと緻密性を有するために十分高い絶縁耐圧
を得ることができ、信頼性の高い半導体記憶装置を構成
することができる。なおこのような１トランジスター１
容量素子から構成される記憶素子の形成工程において、
前記トランスフアゲート下の酸化膜は、電極５６，６６
，７６の表面に形成される酸化膜と同時に形成されるも
のを用いず、これを一旦除去した後、再び酸化して所望
の厚さを有するものを形成してもよい。

以上の実施例から明らかなよらに、本発明によれば、相
互接続体，電極を構成する材料として有効不純物を含む
金属硅化物表面を容易に酸化処理することができ、多層
配線構造における層間絶縁層あるいは表面保護絶縁層を
容易に形成することができる。

また当該相互接続体，電極の表面に形成される酸化膜の
厚さはこれと同時に半導体基板表面に形成される酸化膜
の厚さに比較して十分に厚く、かかる半導体基板表面に
形成される酸化膜のみを選択的に除去しようとする場合
に特にエツチング用マスクを必要としない。

また前記有効不純物を含む金属硅化物は、同じく有効不
純物を含む半導体に比較して固有抵抗が低く、半導体素
子のスイツチング速度の低下を招く一因とはならない。

従つて本発明によれば、従来の如く半導体層を用いて相
互接続体，電極を構成した半導体素子に比較して、より
高性能な半導体素子をより簡単な製造工程をもつて実現
することができる。なお、前記実施例にあつては、所望
の不純物を含む金属硅化物単体をもつて相互接続体，電
極を構成したが、前記不純物を含む金属硅化物とその下
層に配置される多結晶半導体との積層体により相互接続
体，電極を形成してもよい。

【図面の簡単な説明】

第１図は、本発明にかかる有効不純物を含む金属硅化物
の酸化特性を示す曲線図、第２図は本発明の第１の実施
例を示す断面図、第３図は本発明の第２の実施例を示す
断面図、第４図は本発明の第３の実施例を示す断面図、
第５図は本発明の第４の実施例を示す断面図、第６図は
本発明の第５の実施例を示す断面図、第７図は本発明の
第６の実施例を示す断面図である。 図において、２１，３１，５１，６１，７１・・・・・
・半導体基板、２２，３２，５２，６２，７２・・ｈ・
・フイールド絶縁膜、２５，２６，３６，３６″， ３
８′，５６，６６，６９，７６，７４・・有効不純物を
含む金属硅化物、２７，３７，３７″，３９，５７，６
７，７７，７８・・・・・・酸化皮膜。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上に、半導体に対する有効不純物を含有
   させた金属硅化物からなる導体層を形成した後、湿性雰
   囲気中にて酸化することにより不純物を含有しない金属
   硅化物上に生成する膜厚に比し厚い酸化膜を生成させ、
   次いで、該湿性雰囲気中での酸化温度より高い温度にて
   乾燥雰囲気での酸化処理を施すことにより該酸化膜を緻
   密化する工程が含まれることを特徴とする半導体装置の
   製造方法。