JP2677996B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2677996B2 JP2677996B2 JP62277621A JP27762187A JP2677996B2 JP 2677996 B2 JP2677996 B2 JP 2677996B2 JP 62277621 A JP62277621 A JP 62277621A JP 27762187 A JP27762187 A JP 27762187A JP 2677996 B2 JP2677996 B2 JP 2677996B2
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- JP
- Japan
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- polysilicon
- refractory metal
- semiconductor device
- thickness
- oxide film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、高密度集積回路に使われる半導体装置
に関するものである。 従来の技術 従来のポリサイド構造を持つMOSキャパシターに於て
ポリサイドの構造はポリシリコンの上に直接シリサイド
を形成しておりポリシリコンの厚さが2000オングストロ
ーム以上の厚さであった。 発明が解決しようとする問題点 従来の技術に於てポリシリコンの厚みが2000オングス
トローム以上あるためポリサイド全体の厚みを一定に保
つには低抵抗であるシリサイドの厚みが制限される。ま
た、ポリシリコンを薄くした場合にはキャパシターとし
ての耐圧特性が劣化する。 問題点を解決するための手段 上記問題点を解決するために本発明は、電気伝導性高
融点金属酸化膜上に高融点金属シリサイドもしくは高融
点金属膜を形成した構造を有するもので、たとえばポリ
シリコンとシリサイドの間に電気伝導性のある高融点金
属酸化膜を挾むことによりポリシリコンの厚みを薄くし
てもキャパシターとしての耐圧特性の劣化がないように
したものである。 作 用 高融点金属の酸化膜のうちWO2,MoO2などは電気伝導性
をもつ。その比抵抗は2.9×10-3,2×10-4ohm・cmとN+ポ
リシリコンと同程度に低い。また、TiO2は半導体性の電
気伝導性を持つ。化学的等量組成TiO2ではそのバンドギ
ャップが約3EVもあるため室温では絶縁体に近いがすこ
し酸素が足りないような組成、即ち、TiO1.92程度にな
ると導体に近い電気伝導性を持つことが知られている
（１×10-1−10HM・cm）。 また、キャパシターの耐圧特性を良好なものにするた
めにはポリシリコンはシリサイドと反応してはいけな
い。反応を止めるためにはポリシリコンとシリサイドの
間に化学的に安定物質を挾むことが有効である。金属の
酸化物はそれぞれがほとんど化学的に安定な物質であ
る。たとえば常温におけるWO2,MoO2,TiO2の標準生成エ
ンタルピーはそれぞれ−68.1,−65,−110kcal/g・atm）
であり、WSi2,MoSi2,TiSi2のそれぞれの標準生成エンタ
ルピー7.5,−9.3,−10.7kcal/g・atmに比べていずれも
小さくまたTiO2に至ってはSiO2の標準生成エンタルピー
−103kcal/g・atmよりも小さいため非常に安定である。
こうした電気伝導性のある高融点金属酸化膜を用いるこ
とによりきわめて安定なポリサイドキャパシターを形成
することができる。 本発明により低抵抗なゲート電極が特性の劣化なく形
成できるため超高速な集積回路を形成することができ
る。 実施例 第１〜３図に本発明の一実施例を示す。 半導体シリコン基板１上に誘電体膜、例えば熱酸化法
によって100オングストロームのシリコン酸化膜２を形
成する。次に減圧気相成長法によってポリシリコン３を
1000オングストローム形成する。次に拡散法によりPOC1
3中で900度の熱処理を加えることによりポリシリコン３
にＰ（リン）を拡散する。この時表面に形成されるリン
ガラスは弗系溶液で除去する。この上にスパッタ法によ
り電気伝導性高融点金属酸化膜、例えばWO2を形成す
る。このときの厚さは200オングストロームである。こ
の上に同じくスパッタ法によってタングステン（Ｗ）５
を2000オングストロームの厚さで形成する（第１図）、
次にレジストパターン６を形成する（第２図）。そして
次にレジストパターン６をマスクとしてSF6を含むガス
中でRIE（リアクティブ イオン エッチング）を行う
ことにより選択的にタングステン５、WO24、ポリシリコ
ン３をエッチングする（第３図）。以上の工程によって
低抵抗な電極を持つMOSキャパシターが形成される。 発明の効果 本発明により低抵抗なゲート電極を有するMOS構造の
半導体装置を形成することが出来るため、従来の集積回
路の演算速度をさらに上げることができる。
に関するものである。 従来の技術 従来のポリサイド構造を持つMOSキャパシターに於て
ポリサイドの構造はポリシリコンの上に直接シリサイド
を形成しておりポリシリコンの厚さが2000オングストロ
ーム以上の厚さであった。 発明が解決しようとする問題点 従来の技術に於てポリシリコンの厚みが2000オングス
トローム以上あるためポリサイド全体の厚みを一定に保
つには低抵抗であるシリサイドの厚みが制限される。ま
た、ポリシリコンを薄くした場合にはキャパシターとし
ての耐圧特性が劣化する。 問題点を解決するための手段 上記問題点を解決するために本発明は、電気伝導性高
融点金属酸化膜上に高融点金属シリサイドもしくは高融
点金属膜を形成した構造を有するもので、たとえばポリ
シリコンとシリサイドの間に電気伝導性のある高融点金
属酸化膜を挾むことによりポリシリコンの厚みを薄くし
てもキャパシターとしての耐圧特性の劣化がないように
したものである。 作 用 高融点金属の酸化膜のうちWO2,MoO2などは電気伝導性
をもつ。その比抵抗は2.9×10-3,2×10-4ohm・cmとN+ポ
リシリコンと同程度に低い。また、TiO2は半導体性の電
気伝導性を持つ。化学的等量組成TiO2ではそのバンドギ
ャップが約3EVもあるため室温では絶縁体に近いがすこ
し酸素が足りないような組成、即ち、TiO1.92程度にな
ると導体に近い電気伝導性を持つことが知られている
（１×10-1−10HM・cm）。 また、キャパシターの耐圧特性を良好なものにするた
めにはポリシリコンはシリサイドと反応してはいけな
い。反応を止めるためにはポリシリコンとシリサイドの
間に化学的に安定物質を挾むことが有効である。金属の
酸化物はそれぞれがほとんど化学的に安定な物質であ
る。たとえば常温におけるWO2,MoO2,TiO2の標準生成エ
ンタルピーはそれぞれ−68.1,−65,−110kcal/g・atm）
であり、WSi2,MoSi2,TiSi2のそれぞれの標準生成エンタ
ルピー7.5,−9.3,−10.7kcal/g・atmに比べていずれも
小さくまたTiO2に至ってはSiO2の標準生成エンタルピー
−103kcal/g・atmよりも小さいため非常に安定である。
こうした電気伝導性のある高融点金属酸化膜を用いるこ
とによりきわめて安定なポリサイドキャパシターを形成
することができる。 本発明により低抵抗なゲート電極が特性の劣化なく形
成できるため超高速な集積回路を形成することができ
る。 実施例 第１〜３図に本発明の一実施例を示す。 半導体シリコン基板１上に誘電体膜、例えば熱酸化法
によって100オングストロームのシリコン酸化膜２を形
成する。次に減圧気相成長法によってポリシリコン３を
1000オングストローム形成する。次に拡散法によりPOC1
3中で900度の熱処理を加えることによりポリシリコン３
にＰ（リン）を拡散する。この時表面に形成されるリン
ガラスは弗系溶液で除去する。この上にスパッタ法によ
り電気伝導性高融点金属酸化膜、例えばWO2を形成す
る。このときの厚さは200オングストロームである。こ
の上に同じくスパッタ法によってタングステン（Ｗ）５
を2000オングストロームの厚さで形成する（第１図）、
次にレジストパターン６を形成する（第２図）。そして
次にレジストパターン６をマスクとしてSF6を含むガス
中でRIE（リアクティブ イオン エッチング）を行う
ことにより選択的にタングステン５、WO24、ポリシリコ
ン３をエッチングする（第３図）。以上の工程によって
低抵抗な電極を持つMOSキャパシターが形成される。 発明の効果 本発明により低抵抗なゲート電極を有するMOS構造の
半導体装置を形成することが出来るため、従来の集積回
路の演算速度をさらに上げることができる。
【図面の簡単な説明】
第１図〜第３図は本発明の一実施例の配線パターン形成
工程断面図である。 １……シリコン基板、２……シリコン酸化膜、３……ポ
リシリコン、４……WO2、５……タングステン。
工程断面図である。 １……シリコン基板、２……シリコン酸化膜、３……ポ
リシリコン、４……WO2、５……タングステン。
Claims (1)
- (57)【特許請求の範囲】 １．多結晶シリコン膜と高融点金属膜の間に電気伝導性
高融点金属酸化膜を形成した三層構造の電極を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277621A JP2677996B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277621A JP2677996B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120051A JPH01120051A (ja) | 1989-05-12 |
| JP2677996B2 true JP2677996B2 (ja) | 1997-11-17 |
Family
ID=17585971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277621A Expired - Fee Related JP2677996B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677996B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036821A (ja) * | 1989-06-05 | 1991-01-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5183531A (en) * | 1989-08-11 | 1993-02-02 | Sanyo Electric Co., Ltd. | Dry etching method |
| KR20010059854A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체장치 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255050A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 半導体集積回路装置 |
| JPH0665223B2 (ja) * | 1985-05-20 | 1994-08-22 | 日本電信電話株式会社 | キャパシタおよびその製造方法 |
-
1987
- 1987-11-02 JP JP62277621A patent/JP2677996B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120051A (ja) | 1989-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |