JPS6125217B2 - - Google Patents
Info
- Publication number
- JPS6125217B2 JPS6125217B2 JP53143092A JP14309278A JPS6125217B2 JP S6125217 B2 JPS6125217 B2 JP S6125217B2 JP 53143092 A JP53143092 A JP 53143092A JP 14309278 A JP14309278 A JP 14309278A JP S6125217 B2 JPS6125217 B2 JP S6125217B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- aluminum
- metal layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 239000004020 conductor Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 229910000676 Si alloy Inorganic materials 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にその電極
配線形成方法の改良に関する。
配線形成方法の改良に関する。
近年、半導体装置特に集積回路を高密度化せし
めるため各素子を微細化して且つ浅い拡散層に形
成せしめているが、そのために電極配線としは下
側層に多結晶シリコン層を介在せしめ、上側層の
金属などからなる導電体が電極窓を通して直接、
シリコン面と反応し素子特性に悪影響をあたえる
ことを防止している。
めるため各素子を微細化して且つ浅い拡散層に形
成せしめているが、そのために電極配線としは下
側層に多結晶シリコン層を介在せしめ、上側層の
金属などからなる導電体が電極窓を通して直接、
シリコン面と反応し素子特性に悪影響をあたえる
ことを防止している。
従来、これらの電極形成方法は基板全面に多結
晶シリコン層をCVD法で被着せしめ、その上面
にアルミニウムなどの金属導電体を蒸着せしめ、
該金属導電体層にフオトプロセスを適用してレジ
ストをパターニングし、レジストをマスクとして
電極配線層以外の領域の金属導電体層をエツチン
グ除去し、次いでレジスト並びに上側層の電極配
線層をマスクとして多結晶シリコン層をエツチン
グ除去せしめている。
晶シリコン層をCVD法で被着せしめ、その上面
にアルミニウムなどの金属導電体を蒸着せしめ、
該金属導電体層にフオトプロセスを適用してレジ
ストをパターニングし、レジストをマスクとして
電極配線層以外の領域の金属導電体層をエツチン
グ除去し、次いでレジスト並びに上側層の電極配
線層をマスクとして多結晶シリコン層をエツチン
グ除去せしめている。
しかし、レジストをマスクとして金属導電体層
をエツチングすると、金属導電体層は1uｍの厚
さがあつて比較的厚いためにサイドエツチングが
生じて、金属導電体よりなる電極配線層がレジス
ト巾より細化し、次いでレジスト並びに該金属導
電体配線層をマスクとして多結晶シリコン層をエ
ツチングすれば更に細化する。そして高密度に構
成された微細なパターンでは電極窓と電極配線の
余分の重なり部分が少ないために、第１図に示す
如く、金属導電体配線層のサイドエツチングが大
きいと金属導電体配線層２の下側層の多結晶シリ
コン層３をエツチングする際に電極窓のシリコン
拡散面４までエツチングすることになる。
をエツチングすると、金属導電体層は1uｍの厚
さがあつて比較的厚いためにサイドエツチングが
生じて、金属導電体よりなる電極配線層がレジス
ト巾より細化し、次いでレジスト並びに該金属導
電体配線層をマスクとして多結晶シリコン層をエ
ツチングすれば更に細化する。そして高密度に構
成された微細なパターンでは電極窓と電極配線の
余分の重なり部分が少ないために、第１図に示す
如く、金属導電体配線層のサイドエツチングが大
きいと金属導電体配線層２の下側層の多結晶シリ
コン層３をエツチングする際に電極窓のシリコン
拡散面４までエツチングすることになる。
この様な電極窓が例えばバイポーラ半導体素子
のエミツタ電極窓であるとエミツタ拡散層が浅い
ためにエミツタ・ベース接合面までエツチングさ
れることになり電流増巾率の低下を来たすことに
なる。
のエミツタ電極窓であるとエミツタ拡散層が浅い
ためにエミツタ・ベース接合面までエツチングさ
れることになり電流増巾率の低下を来たすことに
なる。
又、その他の電極窓が露出してシリコン拡散面
がエツチングされても耐圧の低下や、リーク電流
の増加となつて素子特性に悪影響を及ぼす。
がエツチングされても耐圧の低下や、リーク電流
の増加となつて素子特性に悪影響を及ぼす。
本発明はこの様な素子特性を劣化させるサイド
エツチングを防止することを目的とするもので、
開口を有する絶縁膜の設けられた半導体基板上に
多結晶半導体層を形成し、該多結晶半導体層上の
該開口を覆う領域に部分的に金属薄膜からなる第
１の金属層を形成した後、熱処理して該第１の金
属層の金属と前記多結晶半導体層の半導体とを反
応せしめて合金層を形成し、次いで前記基板上全
面に前記第１の金属層より厚い所定膜厚の第２の
金属層を形成し、該第２の金属層をパターニング
し、その後、パターニングされた第２の金属層を
マスクに前記基板上の多結晶半導体層をエツチン
グ除去することを特徴とするものである。
エツチングを防止することを目的とするもので、
開口を有する絶縁膜の設けられた半導体基板上に
多結晶半導体層を形成し、該多結晶半導体層上の
該開口を覆う領域に部分的に金属薄膜からなる第
１の金属層を形成した後、熱処理して該第１の金
属層の金属と前記多結晶半導体層の半導体とを反
応せしめて合金層を形成し、次いで前記基板上全
面に前記第１の金属層より厚い所定膜厚の第２の
金属層を形成し、該第２の金属層をパターニング
し、その後、パターニングされた第２の金属層を
マスクに前記基板上の多結晶半導体層をエツチン
グ除去することを特徴とするものである。
以下、本発明の一実施例を集積回路を構成する
NPNバイポーラ半導体素子を例にとつて工程順
に詳細に説明する。
NPNバイポーラ半導体素子を例にとつて工程順
に詳細に説明する。
１ まず、第２図に示すように、シリコン基板１
０にベース拡散層１１を形成せしめて後、基板
上の酸化シリコン層１４にフオトプロセスを用
いてエミツタ電極窓１２′コレクタ電極窓１
３′及びベース電極窓１１′の窓開けを行なう。
０にベース拡散層１１を形成せしめて後、基板
上の酸化シリコン層１４にフオトプロセスを用
いてエミツタ電極窓１２′コレクタ電極窓１
３′及びベース電極窓１１′の窓開けを行なう。
次いで多結晶シリコン層１５を基板全面に
500〜1000Åの厚さに被着する。
500〜1000Åの厚さに被着する。
２ 次に第３図に示すように、該多結晶シリコン
層１５の上面に燐けい酸ガラス（PSG）層を形
成して、次にフオトプロセスによりパターニン
グし、エミツタ電極窓１２′及びコレクタ電極
窓１３′には燐けい酸ガラス層１６を残存せし
め、ベース電極窓１１′その他の部分から除去
する。そして燐けい酸ガラス層１６を拡散源と
して上記の多結晶シリコン層１５を通して拡散
し、エミツタ拡散層１２及びコレクタコンタク
ト層１３を形成せしめる。
層１５の上面に燐けい酸ガラス（PSG）層を形
成して、次にフオトプロセスによりパターニン
グし、エミツタ電極窓１２′及びコレクタ電極
窓１３′には燐けい酸ガラス層１６を残存せし
め、ベース電極窓１１′その他の部分から除去
する。そして燐けい酸ガラス層１６を拡散源と
して上記の多結晶シリコン層１５を通して拡散
し、エミツタ拡散層１２及びコレクタコンタク
ト層１３を形成せしめる。
３ 次に第４図に示すように、燐けい酸ガラス層
１６をエツチング除去し、多結晶シリコン層１
５は電極配線の下側層とせしめるためそのまゝ
残存し、その上面に第１層の導電体層としてア
ルミニウム層１７を蒸着法又はスパツター法に
よつて約200Åの厚さに被着せしめる。
１６をエツチング除去し、多結晶シリコン層１
５は電極配線の下側層とせしめるためそのまゝ
残存し、その上面に第１層の導電体層としてア
ルミニウム層１７を蒸着法又はスパツター法に
よつて約200Åの厚さに被着せしめる。
４ 次に第５図に示すように、上記のアルミニウ
ム層１７を、レジストをマスクとしてエツチン
グして電極配線パターンに形成する。
ム層１７を、レジストをマスクとしてエツチン
グして電極配線パターンに形成する。
この時に、アルミニウム層１７は薄いのでサ
イドエツチングは起らない。そして450℃の温
度で30分間熱処理してアルミニウムと多結晶シ
リコン層を反応せしめてアルミニウム−シリコ
ン合金層１８を作る。
イドエツチングは起らない。そして450℃の温
度で30分間熱処理してアルミニウムと多結晶シ
リコン層を反応せしめてアルミニウム−シリコ
ン合金層１８を作る。
５ 次に第６図に示すように、第２層の導電体層
としてアルミニウム層１９を第１層と同様に蒸
着法又はスパツター法によつて約１μｍの厚さ
に被着せしめる。
としてアルミニウム層１９を第１層と同様に蒸
着法又はスパツター法によつて約１μｍの厚さ
に被着せしめる。
６ 次に第７図に示すように、上記第２層のアル
ミニウム層１９の上面に第１層のアルミニウム
層１７に用いたレジスト・マスクと同一のレジ
スト・マスクを形成せしめ、エツチングして電
極配線パターン２０を形成する。
ミニウム層１９の上面に第１層のアルミニウム
層１７に用いたレジスト・マスクと同一のレジ
スト・マスクを形成せしめ、エツチングして電
極配線パターン２０を形成する。
この際に第１層のアルミニウム層はアルミニ
ウム−シリコン合金層１８になつているのでエ
ツチングはされず、レジストマスクの大きさの
パターンをそのまゝ維持している。
ウム−シリコン合金層１８になつているのでエ
ツチングはされず、レジストマスクの大きさの
パターンをそのまゝ維持している。
７ 次いで上記のレジストマスク及びアルミニウ
ム電極配線層２０をマスクとして多結晶シリコ
ン層１５をフレオンのガスプラズマエツチング
により除去する。この時に、第８図に示す如
く、第２層のアルミニウム電極配線層２０がサ
イドエツチを生じても第１層のアルミニウム−
シリコン合金層１８はエツチングされず、他の
部分の多結晶シリコン層１５がエツチング除去
される。すなわち、ここではアルミニウム−シ
リコン合金層１８をエツチングせずに多結晶シ
リコン層１５を選択的にエツチングするエツチ
ング手段を用いている。
ム電極配線層２０をマスクとして多結晶シリコ
ン層１５をフレオンのガスプラズマエツチング
により除去する。この時に、第８図に示す如
く、第２層のアルミニウム電極配線層２０がサ
イドエツチを生じても第１層のアルミニウム−
シリコン合金層１８はエツチングされず、他の
部分の多結晶シリコン層１５がエツチング除去
される。すなわち、ここではアルミニウム−シ
リコン合金層１８をエツチングせずに多結晶シ
リコン層１５を選択的にエツチングするエツチ
ング手段を用いている。
従つて多結晶シリコン層のサイドエツチング
は起らず電極窓よりシリコン拡散面が露出して
侵食されることがない。
は起らず電極窓よりシリコン拡散面が露出して
侵食されることがない。
この様に本発明は第１の導電体層の熱処理を工
程中途に介入せしめることにより電極配線層の下
側層の多結晶シリコン層のサイドエツチングによ
る細化が阻止され、そのため電極窓よりのシリコ
ン拡散面の侵食がなくなる。
程中途に介入せしめることにより電極配線層の下
側層の多結晶シリコン層のサイドエツチングによ
る細化が阻止され、そのため電極窓よりのシリコ
ン拡散面の侵食がなくなる。
従つて本発明は集積回路を構成する半導体素子
の特性向上に役立つことは勿論、電極配線パター
ンと電極窓の余分の重なり部分を更に小さくして
高集積化せしめることもできる。
の特性向上に役立つことは勿論、電極配線パター
ンと電極窓の余分の重なり部分を更に小さくして
高集積化せしめることもできる。
尚、上記実施例はバイポーラ半導体素子を例に
とり、上側層をアルミニウム電極により説明した
が、その他の半導体素子及びその他の導電体電極
にも適用せしめることが出来る。
とり、上側層をアルミニウム電極により説明した
が、その他の半導体素子及びその他の導電体電極
にも適用せしめることが出来る。
尚、第１層と第２層の被着比率は上記実施例に
限定されるものではない。
限定されるものではない。
第１図は従来の電極配線層の断面図で、第２図
ないし第８図は本発明の製造工程順断面図であ
る。 １４……酸化シリコン絶縁層、１５……多結晶
シリコン層、１７……第１層のアルミニウム層、
１８……アルミニウム・シリコン合金層、１９…
…第２層のアルミニウム層、２０……アルミニウ
ム電極配線層。
ないし第８図は本発明の製造工程順断面図であ
る。 １４……酸化シリコン絶縁層、１５……多結晶
シリコン層、１７……第１層のアルミニウム層、
１８……アルミニウム・シリコン合金層、１９…
…第２層のアルミニウム層、２０……アルミニウ
ム電極配線層。
Claims (1)
- 【特許請求の範囲】 １ 開口を有する絶縁膜の設けられた半導体基板
上に多結晶半導体層を形成し、 該多結晶半導体層上の該開口を覆う領域に部分
的に金属薄膜からなる第１の金属層を形成した
後、 熱処理して該第１の金属層の金属と前記多結晶
半導体層の半導体とを反応せしめて合金層を形成
し、 次いで前記基板上全面に前記第１の金属層より
厚い所定膜厚の第２の金属層を形成し、 該第２の金属層をパターニングし、その後、パ
ターニングされた第２の金属層をマスクに前記基
板上の多結晶半導体層をエツチング除去すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14309278A JPS5568653A (en) | 1978-11-20 | 1978-11-20 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14309278A JPS5568653A (en) | 1978-11-20 | 1978-11-20 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5568653A JPS5568653A (en) | 1980-05-23 |
| JPS6125217B2 true JPS6125217B2 (ja) | 1986-06-14 |
Family
ID=15330718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14309278A Granted JPS5568653A (en) | 1978-11-20 | 1978-11-20 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5568653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378817A (ja) * | 1986-09-20 | 1988-04-08 | Ota Sheet:Kk | 幌支持用フレ−ム |
| JPH02103862U (ja) * | 1989-02-03 | 1990-08-17 | ||
| JPH0242486Y2 (ja) * | 1984-10-19 | 1990-11-13 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119478A (en) * | 1974-08-09 | 1976-02-16 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5326692A (en) * | 1976-08-23 | 1978-03-11 | Ibm | Method of forming aluminum silicon conductor structure without projection |
-
1978
- 1978-11-20 JP JP14309278A patent/JPS5568653A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119478A (en) * | 1974-08-09 | 1976-02-16 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5326692A (en) * | 1976-08-23 | 1978-03-11 | Ibm | Method of forming aluminum silicon conductor structure without projection |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242486Y2 (ja) * | 1984-10-19 | 1990-11-13 | ||
| JPS6378817A (ja) * | 1986-09-20 | 1988-04-08 | Ota Sheet:Kk | 幌支持用フレ−ム |
| JPH02103862U (ja) * | 1989-02-03 | 1990-08-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5568653A (en) | 1980-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4400865A (en) | Self-aligned metal process for integrated circuit metallization | |
| US4125426A (en) | Method of manufacturing semiconductor device | |
| US4590666A (en) | Method for producing a bipolar transistor having a reduced base region | |
| US4758528A (en) | Self-aligned metal process for integrated circuit metallization | |
| JPS62160763A (ja) | 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 | |
| US3849270A (en) | Process of manufacturing semiconductor devices | |
| JPS5950113B2 (ja) | 半導体装置 | |
| US4608589A (en) | Self-aligned metal structure for integrated circuits | |
| JPS6125217B2 (ja) | ||
| JPS5846846B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS5940571A (ja) | 半導体装置 | |
| JPH0682628B2 (ja) | 半導体装置の製造方法 | |
| JPS6120141B2 (ja) | ||
| JPS643068B2 (ja) | ||
| JPS5987860A (ja) | 高周波トランジスタ | |
| JPH03157925A (ja) | 半導体装置の製造方法 | |
| JPS58197876A (ja) | 半導体装置 | |
| JPS5889861A (ja) | 半導体装置およびその製造方法 | |
| JPS6022828B2 (ja) | 半導体装置の製造方法 | |
| JPS5856261B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6022829B2 (ja) | 半導体装置の製造方法 | |
| JPS6143855B2 (ja) | ||
| JPS62177957A (ja) | 半導体集積回路装置 | |
| JPS61276346A (ja) | 半導体装置およびその製造方法 | |
| JPS6258151B2 (ja) |