JPH0828502B2 - 双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法 - Google Patents
双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法Info
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- JPH0828502B2 JPH0828502B2 JP62503868A JP50386887A JPH0828502B2 JP H0828502 B2 JPH0828502 B2 JP H0828502B2 JP 62503868 A JP62503868 A JP 62503868A JP 50386887 A JP50386887 A JP 50386887A JP H0828502 B2 JPH0828502 B2 JP H0828502B2
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Description
【発明の詳細な説明】 本発明は、電力スイッチング用途において使用するた
めの縦形の金属・酸化物・半導体電界効果トランジスタ
（MOSFET）に関するものである。更に詳しく言えば本発
明は、絶縁ゲート電極に印加される比較的低い電圧の制
御下において、オフ状態では比較的高い電圧を双方向的
に阻止しかつオン状態では比較的大きい電流を双方向的
に導通させるような素子に関する。
めの縦形の金属・酸化物・半導体電界効果トランジスタ
（MOSFET）に関するものである。更に詳しく言えば本発
明は、絶縁ゲート電極に印加される比較的低い電圧の制
御下において、オフ状態では比較的高い電圧を双方向的
に阻止しかつオン状態では比較的大きい電流を双方向的
に導通させるような素子に関する。
発明の背景 たとえば電動機制御の分野には、いずれの方向におい
ても比較的高い電圧（50ボルト以上）を阻止すると共に
比較的大きい電流（100アンペア以上）を導通させるよ
うな電子部品を必要とする用途が存在する。このような
目的のためには、１対の相補形導電率変調電界効果トラ
ンジスタ（COMFET）または１対の直列接続形電力用MOSF
ETのごとき装置を使用することができる。しかしなが
ら、かかる従来の装置には複数の半導体チップを必要と
するという欠点がある。
ても比較的高い電圧（50ボルト以上）を阻止すると共に
比較的大きい電流（100アンペア以上）を導通させるよ
うな電子部品を必要とする用途が存在する。このような
目的のためには、１対の相補形導電率変調電界効果トラ
ンジスタ（COMFET）または１対の直列接続形電力用MOSF
ETのごとき装置を使用することができる。しかしなが
ら、かかる従来の装置には複数の半導体チップを必要と
するという欠点がある。
本発明の場合と同じ譲受人に譲渡された、「内部ゲー
トを有する縦形IGFET」と称する1985年10月８日付けの
エス・シー・ブラックストーン（S.C.Black-stone）等
の米国特許第4546375号明細書中には、内部ゲートを有
する縦形MOSFETが開示されている。このような構造を有
するエンハンスメント形素子は比較的大電力のスイッチ
ング用途に適するように思われるが、かかる素子には本
質的に幾つかの制約があり、そのためにそれの動作範囲
は著しく制限されるものである。これらの制約は、基本
的には、割合に高利得の寄生バイポーラトランジスタが
存在すること、（各方向における阻止目的のための）電
圧支持半導体領域が存在しないこと、およびゲート酸化
物／シリコン界面の品質が比較的劣ることに由来してい
る。これらの制約を排除しようという努力の過程におい
て、本発明の素子および製造方法が着想されたのであ
る。
トを有する縦形IGFET」と称する1985年10月８日付けの
エス・シー・ブラックストーン（S.C.Black-stone）等
の米国特許第4546375号明細書中には、内部ゲートを有
する縦形MOSFETが開示されている。このような構造を有
するエンハンスメント形素子は比較的大電力のスイッチ
ング用途に適するように思われるが、かかる素子には本
質的に幾つかの制約があり、そのためにそれの動作範囲
は著しく制限されるものである。これらの制約は、基本
的には、割合に高利得の寄生バイポーラトランジスタが
存在すること、（各方向における阻止目的のための）電
圧支持半導体領域が存在しないこと、およびゲート酸化
物／シリコン界面の品質が比較的劣ることに由来してい
る。これらの制約を排除しようという努力の過程におい
て、本発明の素子および製造方法が着想されたのであ
る。
発明の要約 互いに反対側に位置する主面を持ったシリコンウェー
ハ中に形成された本発明の縦型MOSFETは、一方の主面上
に配置されたソース電極、他方の主面上に配置されたド
レイン電極、および内部に配置された絶縁ゲートを有し
ている。絶縁ゲートは、ゲート絶縁体によって包囲され
た導電性電極を含んでいる。絶縁ゲートと各々の主面と
の間のシリコンは第１の導電形を示し、かつ絶縁ゲート
の側方に隣接したシリコンは第２の導電形を示す結果、
絶縁ゲートに所定の電圧が印加されると、それの側方に
隣接したシリコン中には所定の距離にわたって広がる反
転チャネルが形成される。側方に隣接したシリコンのう
ち、反転チャネルが形成される部分は相対的に低濃度の
ドーピングを受けた材料から成るのに対し、その他の領
域は相対的に高濃度のドーピングを受けている。絶縁ゲ
ートと各々のウェーハ主面との間に位置するシリコン
は、絶縁ゲートおよびそれの側方に隣接したシリコンに
接続する、相対的に低濃度のドーピングを受けた電圧支
持領域、並びにこの電圧支持領域と主面との間に位置す
る、相対的に高濃度のドーピングを受けた領域を含んで
いる。更にまた、ゲート酸化物とそれの側方に隣接した
シリコンとの間の界面は低密度の界面準位を有してい
る。
ハ中に形成された本発明の縦型MOSFETは、一方の主面上
に配置されたソース電極、他方の主面上に配置されたド
レイン電極、および内部に配置された絶縁ゲートを有し
ている。絶縁ゲートは、ゲート絶縁体によって包囲され
た導電性電極を含んでいる。絶縁ゲートと各々の主面と
の間のシリコンは第１の導電形を示し、かつ絶縁ゲート
の側方に隣接したシリコンは第２の導電形を示す結果、
絶縁ゲートに所定の電圧が印加されると、それの側方に
隣接したシリコン中には所定の距離にわたって広がる反
転チャネルが形成される。側方に隣接したシリコンのう
ち、反転チャネルが形成される部分は相対的に低濃度の
ドーピングを受けた材料から成るのに対し、その他の領
域は相対的に高濃度のドーピングを受けている。絶縁ゲ
ートと各々のウェーハ主面との間に位置するシリコン
は、絶縁ゲートおよびそれの側方に隣接したシリコンに
接続する、相対的に低濃度のドーピングを受けた電圧支
持領域、並びにこの電圧支持領域と主面との間に位置す
る、相対的に高濃度のドーピングを受けた領域を含んで
いる。更にまた、ゲート酸化物とそれの側方に隣接した
シリコンとの間の界面は低密度の界面準位を有してい
る。
図面の簡単な説明 第１図は、本発明の素子の断面図である。
第２〜６図は、本発明の製造方法を表わす断面図であ
る。
る。
好適な実施の態様の詳細な説明 先ず、第１図を参照しながら本発明の縦形MOSFET素子
10の構造を説明する。相対的に高濃度のドーピングを受
けかつ第１の導電形を示す基板12により、素子の第１の
主面14が規定される。図面中では、説明の都合上、第１
の導電形はＮ形として表わされている。基板に対する相
対的に高濃度のドーピングとは、約0.004Ω・cmより低
い抵抗率を与えるようなドーパント濃度を指す。高濃度
のドーピングを受けた基板12上には、相対的に低濃度の
ドーピングを受けかつ第１の導電形を示す材料から成る
電圧支持領域16が全面にわたって配置されている。かか
る電圧支持領域は実質的に平坦な形状を有すると共に、
最終素子の電圧阻止規格値によって規定されるドーピン
グ濃度および厚さを有している。たとえば、約８×1015
cm-3の濃度にドーピングを受けた厚さ3.0ミクロンの層
は、それの両面間において約50ボルトの電圧降下を支持
することができる。
10の構造を説明する。相対的に高濃度のドーピングを受
けかつ第１の導電形を示す基板12により、素子の第１の
主面14が規定される。図面中では、説明の都合上、第１
の導電形はＮ形として表わされている。基板に対する相
対的に高濃度のドーピングとは、約0.004Ω・cmより低
い抵抗率を与えるようなドーパント濃度を指す。高濃度
のドーピングを受けた基板12上には、相対的に低濃度の
ドーピングを受けかつ第１の導電形を示す材料から成る
電圧支持領域16が全面にわたって配置されている。かか
る電圧支持領域は実質的に平坦な形状を有すると共に、
最終素子の電圧阻止規格値によって規定されるドーピン
グ濃度および厚さを有している。たとえば、約８×1015
cm-3の濃度にドーピングを受けた厚さ3.0ミクロンの層
は、それの両面間において約50ボルトの電圧降下を支持
することができる。
電圧支持領域16上には、絶縁ゲート18およびそれの側
方に隣接した第２の導電形の単結晶シリコン20が配置さ
れている。たとえば、絶縁ゲート18はくもの巣状を成す
場合があるが、その場合には側方に隣接したシリコンは
六角形の間質として存在することになる。絶縁ゲート18
は実質的に矩形の横断面を有し、そして主面14に対して
垂直な（直立）壁面28を持った導電性電極22を含んでい
る。電極22の材料は多結晶質シリコン、タングステン、
モリブデン、ケイ化タングステン、ケイ化チタン、ケイ
化タンタルまたはケイ化モリブデンであることが好まし
いが、その他の高融点金属やケイ化物も使用可能であ
る。電極22はゲート絶縁体24によって包囲されており、
またゲート絶縁体24とそれの側方に隣接したシリコン20
との間の界面（26として示す）は低密度の界面準位が存
在するという点で高品質のものである。好適な実施の態
様に従えば、ゲート絶縁体24のうちで壁面28に接触する
部分は酸化シリコンであり、また電極22を電圧支持領域
16から隔離する部分も酸化シリコンである。ゲート絶縁
体24のうち、36として示される上方部分はやはり酸化シ
リコンを含んでいてもよいが、好適な実施の態様に従え
ば後記に詳述されるようなボロホスホケイ酸塩ガラス
（BPSG）である。
方に隣接した第２の導電形の単結晶シリコン20が配置さ
れている。たとえば、絶縁ゲート18はくもの巣状を成す
場合があるが、その場合には側方に隣接したシリコンは
六角形の間質として存在することになる。絶縁ゲート18
は実質的に矩形の横断面を有し、そして主面14に対して
垂直な（直立）壁面28を持った導電性電極22を含んでい
る。電極22の材料は多結晶質シリコン、タングステン、
モリブデン、ケイ化タングステン、ケイ化チタン、ケイ
化タンタルまたはケイ化モリブデンであることが好まし
いが、その他の高融点金属やケイ化物も使用可能であ
る。電極22はゲート絶縁体24によって包囲されており、
またゲート絶縁体24とそれの側方に隣接したシリコン20
との間の界面（26として示す）は低密度の界面準位が存
在するという点で高品質のものである。好適な実施の態
様に従えば、ゲート絶縁体24のうちで壁面28に接触する
部分は酸化シリコンであり、また電極22を電圧支持領域
16から隔離する部分も酸化シリコンである。ゲート絶縁
体24のうち、36として示される上方部分はやはり酸化シ
リコンを含んでいてもよいが、好適な実施の態様に従え
ば後記に詳述されるようなボロホスホケイ酸塩ガラス
（BPSG）である。
側方に隣接した単結晶シリコン20は、相対的に高い導
電率を有する材料と相対的に低い導電率を有する材料と
をを含んでいる。側方に隣接したシリコン20のうち、直
立壁面28に沿ったゲート絶縁体24の酸化物に接触する部
分（30として示す）は相対的に低濃度のドーピングを受
けている。側方に隣接したシリコン20の残り全部の領域
（32として示す）は、相対的に高濃度のドーピングを受
けている。なお、低濃度のドーピングを受けた部分30と
高濃度のドーピングを受けた部分32との間の高低接合面
34は直立壁面28から一定の距離だけ離れた実質的に垂直
な面であれば理想的である。しかしながら、製造上の制
約から、高低接合面34は電圧支持領域16に近い側では電
極22から遠去かり、また電圧支持領域16から離れた側で
は電極22に近づくのが通例である。低濃度のドーピング
を受けた領域30が側方に隣接したシリコン20中に広がる
際の最適設計距離（Ｄとして示す）は、電極22が特定の
電圧にバイアスされた場合に形成される反転チャネルの
大きさによって規定される。好適な実施の態様に従え
ば、距離Ｄは約１ミクロンである。
電率を有する材料と相対的に低い導電率を有する材料と
をを含んでいる。側方に隣接したシリコン20のうち、直
立壁面28に沿ったゲート絶縁体24の酸化物に接触する部
分（30として示す）は相対的に低濃度のドーピングを受
けている。側方に隣接したシリコン20の残り全部の領域
（32として示す）は、相対的に高濃度のドーピングを受
けている。なお、低濃度のドーピングを受けた部分30と
高濃度のドーピングを受けた部分32との間の高低接合面
34は直立壁面28から一定の距離だけ離れた実質的に垂直
な面であれば理想的である。しかしながら、製造上の制
約から、高低接合面34は電圧支持領域16に近い側では電
極22から遠去かり、また電圧支持領域16から離れた側で
は電極22に近づくのが通例である。低濃度のドーピング
を受けた領域30が側方に隣接したシリコン20中に広がる
際の最適設計距離（Ｄとして示す）は、電極22が特定の
電圧にバイアスされた場合に形成される反転チャネルの
大きさによって規定される。好適な実施の態様に従え
ば、距離Ｄは約１ミクロンである。
絶縁ゲート18およびそれの側方に隣接したシリコン20
の上方には、相対的に低濃度のドーピングを受けかつ第
１の導電形を示す第２の電圧支持領域（38として示す）
が配置されている。かかる第２の電圧支持領域38の厚さ
およびドーパント濃度は、電圧支持領域18の場合と同等
である。第２の電圧支持領域38の上方には、相対的に高
濃度のドーピングを受けかつ第１の導電形を示す領域40
が位置していて、それの表面が半導体素子の第２の主面
42を規定している。なお、相対的に高濃度のドーピング
を受けた領域40は約10〜15Ω／□のシート抵抗を与える
ようなドーピングを受けている。
の上方には、相対的に低濃度のドーピングを受けかつ第
１の導電形を示す第２の電圧支持領域（38として示す）
が配置されている。かかる第２の電圧支持領域38の厚さ
およびドーパント濃度は、電圧支持領域18の場合と同等
である。第２の電圧支持領域38の上方には、相対的に高
濃度のドーピングを受けかつ第１の導電形を示す領域40
が位置していて、それの表面が半導体素子の第２の主面
42を規定している。なお、相対的に高濃度のドーピング
を受けた領域40は約10〜15Ω／□のシート抵抗を与える
ようなドーピングを受けている。
第２の主面42上には陽極44が配置されており、のた第
１の主面14上には陰極46が配置されている。これらの電
極は、アルミニウムのごとき通常の金属被膜から成って
いればよい。ゲート電極22に対する接続は、前記に引用
された米国特許第4546375号明細書中に示された方法
（すなわち、それの一部分を露出させてその上に電極金
属を設置する方法）と同様な方法によって行えばよい。
１の主面14上には陰極46が配置されている。これらの電
極は、アルミニウムのごとき通常の金属被膜から成って
いればよい。ゲート電極22に対する接続は、前記に引用
された米国特許第4546375号明細書中に示された方法
（すなわち、それの一部分を露出させてその上に電極金
属を設置する方法）と同様な方法によって行えばよい。
次に、第２〜６図を参照しながら、素子10を製造する
ための新規な方法を説明する。かかる方法の出発点は、
第２図に示されるごとく、相対的に高濃度のドーピング
を受けかつ第１の導電形を示す基板12を用意し、相対的
に低濃度のドーピングを受けかつ第１の導電形を示す第
１のエピタキシャル層17をその上にエピタキシャル成長
させ、次いで第２の導電形を示す第２のエピタキシャル
層48を第１のエピタキシャル層17上にエピタキシャル成
長させることから成る。
ための新規な方法を説明する。かかる方法の出発点は、
第２図に示されるごとく、相対的に高濃度のドーピング
を受けかつ第１の導電形を示す基板12を用意し、相対的
に低濃度のドーピングを受けかつ第１の導電形を示す第
１のエピタキシャル層17をその上にエピタキシャル成長
させ、次いで第２の導電形を示す第２のエピタキシャル
層48を第１のエピタキシャル層17上にエピタキシャル成
長させることから成る。
次に、第３図に示されるごとく、第２のエピタキシャ
ル層48中に１個以上の開口50を設けることによって第１
のエピタキシャル層17の対応部分が露出させられる。各
々の開口50は概して垂直な直立壁面52を有すると共に、
好ましくは第１のエピタキシャル層17中に所定の小さな
距離（たとえば約500オングストローム）だけ陥入して
いる。このような開口を有する第２のエピタキシャル層
48を形成するためには、常法に従ってブランケットエピ
タキシャル層にマスキングを施した後、それに通常のド
ライエッチング（たとえばプラズマエッチングまたは反
応性イオンエッチング）を施すのが簡便である。
ル層48中に１個以上の開口50を設けることによって第１
のエピタキシャル層17の対応部分が露出させられる。各
々の開口50は概して垂直な直立壁面52を有すると共に、
好ましくは第１のエピタキシャル層17中に所定の小さな
距離（たとえば約500オングストローム）だけ陥入して
いる。このような開口を有する第２のエピタキシャル層
48を形成するためには、常法に従ってブランケットエピ
タキシャル層にマスキングを施した後、それに通常のド
ライエッチング（たとえばプラズマエッチングまたは反
応性イオンエッチング）を施すのが簡便である。
次に、開口壁面52および第１のエピタキシャル層17の
露出部分に対して熱酸化操作を施すことにより、所定厚
さの熱酸化物56が生成される。開口壁面52から生成した
熱酸化物56は最終的に素子のゲート酸化物となるから、
それの厚さは約500〜1000オングストロームの範囲内に
あることを要する。第１のエピタキシャル層17上にも同
じ厚さの熱酸化物が生成される結果として、第１のエピ
タキシャル層17とそれの上方に位置する第２のエピタキ
シャル層48との間の界面と実質的に同一平面内にある酸
化物表面58が計画的に形成される。なお、追加のマスキ
ングを施さない限り、このような熱酸化操作は第２のエ
ピタキシャル層48のその他の露出表面上にも酸化物層を
生成することを理解すべきである。
露出部分に対して熱酸化操作を施すことにより、所定厚
さの熱酸化物56が生成される。開口壁面52から生成した
熱酸化物56は最終的に素子のゲート酸化物となるから、
それの厚さは約500〜1000オングストロームの範囲内に
あることを要する。第１のエピタキシャル層17上にも同
じ厚さの熱酸化物が生成される結果として、第１のエピ
タキシャル層17とそれの上方に位置する第２のエピタキ
シャル層48との間の界面と実質的に同一平面内にある酸
化物表面58が計画的に形成される。なお、追加のマスキ
ングを施さない限り、このような熱酸化操作は第２のエ
ピタキシャル層48のその他の露出表面上にも酸化物層を
生成することを理解すべきである。
次に、開口内の酸化物上に導電性電極60が形成され
る。電極材料が多結晶質シリコンである場合には、常法
に従い、60として示されるごとく開口50を実質的に充填
するようにそれを堆積させればよい。なお、マスキング
を施さない限り、第２のエピタキシャル層のその他の表
面上に位置する熱酸化物の上にも多結晶質シリコンが堆
積することになる。次いで、たとえば第１の導電形のド
ーパントを相対的に高い濃度で拡散させることにより、
多結晶質シリコンにドーピングが施される。その後、通
常の写真食刻技術に従って開口内の多結晶質シリコン60
および熱酸化物56にマスキングを施し、そして第２のエ
ピタキシャル層48のその他の表面上に存在する多結晶質
シリコンおよび酸化物を除去すれば、第４図の構造物が
得られる。図示のごとく、開口内の多結晶質シリコン60
は酸化物に接触しているが、それの上面の中央部分は凹
む傾向がある。
る。電極材料が多結晶質シリコンである場合には、常法
に従い、60として示されるごとく開口50を実質的に充填
するようにそれを堆積させればよい。なお、マスキング
を施さない限り、第２のエピタキシャル層のその他の表
面上に位置する熱酸化物の上にも多結晶質シリコンが堆
積することになる。次いで、たとえば第１の導電形のド
ーパントを相対的に高い濃度で拡散させることにより、
多結晶質シリコンにドーピングが施される。その後、通
常の写真食刻技術に従って開口内の多結晶質シリコン60
および熱酸化物56にマスキングを施し、そして第２のエ
ピタキシャル層48のその他の表面上に存在する多結晶質
シリコンおよび酸化物を除去すれば、第４図の構造物が
得られる。図示のごとく、開口内の多結晶質シリコン60
は酸化物に接触しているが、それの上面の中央部分は凹
む傾向がある。
次に、第５図に略示されるごとく、通常の写真食刻技
術に従って上記の構造物に適当なマスキングが施され、
そしてそれの露出部分に対し第２の導電形のドーパント
による相対的に高濃度のドーピングが施される。この結
果、第２のエピタキシャル層48のうちで酸化物56から距
離Ｄ以上隔たった部分は相対的に高いP+濃度を有するこ
とになる。好適なドーパント濃度は約５×1019cm-3であ
る。これを達成するためには、たとえば、80kevで1016c
m-2の量のイオンを注入し、次いでそれを拡散させれば
よい。
術に従って上記の構造物に適当なマスキングが施され、
そしてそれの露出部分に対し第２の導電形のドーパント
による相対的に高濃度のドーピングが施される。この結
果、第２のエピタキシャル層48のうちで酸化物56から距
離Ｄ以上隔たった部分は相対的に高いP+濃度を有するこ
とになる。好適なドーパント濃度は約５×1019cm-3であ
る。これを達成するためには、たとえば、80kevで1016c
m-2の量のイオンを注入し、次いでそれを拡散させれば
よい。
次に、第６図中に36として示されるような絶縁材（た
とえばBPSG）を設置することにより、ゲート電極22の周
囲のゲート絶縁体24が完成される。絶縁材36は化学蒸着
法によって設置することができるが、それは好ましくは
比較的低い温度（たとえば900〜950℃）で流動し得る材
料であることが好ましい。通例、この絶縁材36は第２の
エピタキシャル層48の露出表面、電極60および周囲の酸
化物56の全域にわたるブランケット層として設置され
る。かかるブランケット層を適当な温度に加熱して流動
させ、通常の写真食刻技術に従って選択的なエッチング
を施し、次いで所望に応じて再び流動させることによ
り、電極22および周囲の酸化物56上の絶縁材36のみが残
される。
とえばBPSG）を設置することにより、ゲート電極22の周
囲のゲート絶縁体24が完成される。絶縁材36は化学蒸着
法によって設置することができるが、それは好ましくは
比較的低い温度（たとえば900〜950℃）で流動し得る材
料であることが好ましい。通例、この絶縁材36は第２の
エピタキシャル層48の露出表面、電極60および周囲の酸
化物56の全域にわたるブランケット層として設置され
る。かかるブランケット層を適当な温度に加熱して流動
させ、通常の写真食刻技術に従って選択的なエッチング
を施し、次いで所望に応じて再び流動させることによ
り、電極22および周囲の酸化物56上の絶縁材36のみが残
される。
次に、相対的に低濃度のドーピングを受けかつ第１の
導電形を示す第３のエピタキシャル層が第６図の構造物
の上面全域にわたって形成される。そのためには、たと
えば、本発明の場合と同じ譲受人に譲渡された、「マス
ク層上に単結晶シリコンを成長させる方法」と称する19
85年10月29日付けのジェイ・エフ・コーボイ・ジュニア
（J.F.Corboy,Jr.）等の米国特許第4549926号明細書中
に記載された横方向エピタキシャル成長技術を使用すれ
ばよい。次いで、このような第３のエピタキシャル層の
上部に対して第１の導電形のドーパントによる相対的に
高濃度のドーピングを施すことにより、第１図に示され
るような第２の電圧支持領域38および高濃度のドーピン
グを受けた領域40が形成される。その後、アルミニウム
蒸着のごとき通常の被覆技術によって陽極44および陰極
46を形成すればよい。
導電形を示す第３のエピタキシャル層が第６図の構造物
の上面全域にわたって形成される。そのためには、たと
えば、本発明の場合と同じ譲受人に譲渡された、「マス
ク層上に単結晶シリコンを成長させる方法」と称する19
85年10月29日付けのジェイ・エフ・コーボイ・ジュニア
（J.F.Corboy,Jr.）等の米国特許第4549926号明細書中
に記載された横方向エピタキシャル成長技術を使用すれ
ばよい。次いで、このような第３のエピタキシャル層の
上部に対して第１の導電形のドーパントによる相対的に
高濃度のドーピングを施すことにより、第１図に示され
るような第２の電圧支持領域38および高濃度のドーピン
グを受けた領域40が形成される。その後、アルミニウム
蒸着のごとき通常の被覆技術によって陽極44および陰極
46を形成すればよい。
上記のごとき構造を有する素子においては、電圧支持
領域16および38が同様な性質を有するため、素子の動作
時に対称的な電圧阻止が可能となる。また、側方に隣接
したシリコンのうちでチャネルが形成される部分を超え
た区域には相対的に高濃度のドーピングを受けたP+領域
が組込まれていることにより、寄生バイポーラトランジ
スタは効果的に抑制される。更にまた、側方に隣接した
シリコン20とゲート絶縁体24の酸化物との間の界面は、
単結晶シリコン上に酸化物を熱的に成長させた結果とし
て高品質のものである。このように本発明によれば、ゲ
ート電極に比較的低い電圧を印加することによって比較
的高い電圧のDCまたはAD電源の開閉を行う電力スイッチ
ング目的のために容易に利用し得る素子が提供されるの
である。
領域16および38が同様な性質を有するため、素子の動作
時に対称的な電圧阻止が可能となる。また、側方に隣接
したシリコンのうちでチャネルが形成される部分を超え
た区域には相対的に高濃度のドーピングを受けたP+領域
が組込まれていることにより、寄生バイポーラトランジ
スタは効果的に抑制される。更にまた、側方に隣接した
シリコン20とゲート絶縁体24の酸化物との間の界面は、
単結晶シリコン上に酸化物を熱的に成長させた結果とし
て高品質のものである。このように本発明によれば、ゲ
ート電極に比較的低い電圧を印加することによって比較
的高い電圧のDCまたはAD電源の開閉を行う電力スイッチ
ング目的のために容易に利用し得る素子が提供されるの
である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−124970（ＪＰ，Ａ) 特開 昭60−195974（ＪＰ，Ａ) 特開 昭54−57871（ＪＰ，Ａ)
Claims (10)
- 【請求項１】互いに反対側に位置する第１および第２の
主面を有するシリコンウェーハ、前記第１の主面上に配
置されたソース電極、前記第２の主面上に配置されたド
レイン電極、並びにゲート絶縁体によって包囲された導
電性電極から成りかつ内部に配置された絶縁ゲートを含
んでいて、前記絶縁ゲートと各々の前記主面との間に配
置されたシリコンが第１の導電形を示す単結晶シリコン
であり、かつ前記絶縁ゲートの側方に隣接したシリコン
が第２の導電形を示す単結晶シリコンである結果、前記
絶縁ゲートに所定の電圧が印加されると前記側方に隣接
したシリコン中には所定の距離にわたって反転チャネル
が形成されるような縦形MOSFET素子において、（ａ）前
記側方に隣接したシリコンのうちで前記反転チャネルが
形成される部分は相対的に低濃度のドーピングを受けた
領域から成るのに対し、前記側方に隣接したシリコンの
その他の区域は相対的に高濃度のドーピングを受けてお
り、（ｂ）前記絶縁ゲートと前記第１の主面との間およ
び前記側方に隣接したシリコンと前記第１の主面との間
に位置するシリコンのうち、前記絶縁ゲートに接触した
部分には相対的に低濃度のドーピングを受けた第１の電
圧支持領域が配置されるのに対し、前記第１の電圧支持
領域と前記第１の主面との間には相対的に高濃度のドー
ピングを受けたシリコン領域が配置され、（ｃ）前記絶
縁ゲートと前記第２の主面との間および前記側方に隣接
したシリコンと前記第１の主面との間に位置するシリコ
ンのうち、前記絶縁ゲートに接触した部分には相対的に
低濃度のドーピングを受けた第２の電圧支持領域が配置
されるのに対し、前記第２の電圧支持領域と前記第２の
主面との間には相対的に高濃度のドーピングを受けたシ
リコン領域が配置され、かつ（ｄ）前記ゲート絶縁体と
前記側方に隣接したシリコンとの間の界面は低密度の界
面準位を有することを特徴とする素子。 - 【請求項２】前記ゲート絶縁体と前記側方に隣接したシ
リコンとの間の界面が酸化シリコン／シリコン界面であ
る請求の範囲第１項記載の素子。 - 【請求項３】前記絶縁ゲートの前記導電性電極が多結晶
質シリコン、タングステン、モリブデン、ケイ化タング
ステン、ケイ化チタン、ケイ化タンタルおよびケイ化モ
リブデンから成る群より選ばれた材料から成る請求の範
囲第１項記載の素子。 - 【請求項４】（ａ）相対的に高濃度のドーピングを受け
かつ第１の導電形を示す基板を用意し、（ｂ）相対的に
低濃度のドーピングを受けかつ第１の導電形を示す第１
のエピタキシャル層をその上に形成し、（ｃ）第２の導
電形を示す第２のエピタキシャル層を前記第１のエピタ
キシャル層上に形成すると共に、前記第２のエピタキシ
ャル層を貫通する開口を設けて前記第１のエピタキシャ
ル層の一部分を露出させ、（ｄ）前記開口内に露出され
た区域を熱酸化することにより、前記第２のエピタキシ
ャル層上および前記第１のエピタキシャル層の露出部分
上にゲート酸化物層を形成し、（ｅ）前記ゲート酸化物
層上に多結晶質シリコンを堆積させて各々の前記開口を
実質的に充填し、（ｆ）前記多結晶質シリコンに対して
相対的に高濃度のドーピングを施し、（ｇ）前記第２の
エピタキシャル層のうちで前記ゲート酸化物層に隣接し
ない部分に対し、第２の導電形のドーパントによる相対
的に高濃度のドーピングを施し、（ｈ）各々の前記開口
内に位置する多結晶質シリコンの表面上に追加の絶縁物
層を形成し、（ｉ）前記第２のエピタキシャル層および
充填された前記開口の表面全域にわたって、相対的に低
濃度のドーピングを受けかつ第１の導電形を示す第３の
エピタキシャル層を形成し、（ｊ）相対的に高濃度のド
ーピングを受けかつ第１の導電形を示す第４の層を前記
第３のエピタキシャル層上に形成し、次いで（ｋ）相対
的に高濃度のドーピングを受けた前記基板および前記第
４の層に接触したソース電極およびドレイン電極を形成
する諸工程から成ることを特徴とする電力用縦形MOSFET
の製造方法。 - 【請求項５】前記工程（ｃ）が、前記第２のエピタキシ
ャル層を堆積させた後、前記第２のエピタキシャル層に
選択的なドライエッチングを施すことによって実質的に
垂直な壁面を有する開口を形成することから成る請求の
範囲第４項記載の方法。 - 【請求項６】前記第１のエピタキシャル層中に所定の距
離だけ陥入するようにして前記開口が形成される請求の
範囲第５項記載の方法。 - 【請求項７】前記所定の距離が前記工程（ｄ）のゲート
酸化物層の厚さ以上である請求の範囲第６項記載の方
法。 - 【請求項８】前記第３のエピタキシャル層上に位置する
前記第４の層が、前記第３のエピタキシャル層の表面に
一様なドーピングを施すことによって形成される請求の
範囲第４項記載の方法。 - 【請求項９】前記工程（ｄ）、（ｅ）および（ｆ）が、
露出したシリコン表面を一様に酸化することによって酸
化物層を形成し、前記酸化物層上に多結晶質シリコンを
堆積させ、前記多結晶質シリコンにドーピングを施し、
次いで開口外の区域から前記多結晶質シリコンおよび前
記酸化物を除去することから成る請求の範囲第４項記載
の方法。 - 【請求項１０】前記工程（ｈ）が、化学蒸着法によって
ブランケット層を堆積させ、所定の温度に加熱して前記
ブランケット層を流動させ、次いで前記ブランケット層
に選択的なエッチングを施して前記追加の絶縁物層を形
成することから成る請求の範囲第４項記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/868,633 US4641164A (en) | 1986-05-30 | 1986-05-30 | Bidirectional vertical power MOS device and fabrication method |
| US868,633 | 1986-05-30 | ||
| PCT/US1987/001187 WO1987007432A1 (en) | 1986-05-30 | 1987-05-27 | Bidirectional vertical power mos device and fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500312A JPH01500312A (ja) | 1989-02-02 |
| JPH0828502B2 true JPH0828502B2 (ja) | 1996-03-21 |
Family
ID=25352052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62503868A Expired - Lifetime JPH0828502B2 (ja) | 1986-05-30 | 1987-05-27 | 双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4641164A (ja) |
| EP (1) | EP0273047B1 (ja) |
| JP (1) | JPH0828502B2 (ja) |
| KR (1) | KR950003934B1 (ja) |
| WO (1) | WO1987007432A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368182A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPS63141375A (ja) * | 1986-12-03 | 1988-06-13 | Fuji Electric Co Ltd | 絶縁ゲ−ト電界効果トランジスタ |
| US4811063A (en) * | 1987-10-20 | 1989-03-07 | General Motors Corporation | JMOS transistor utilizing polysilicon sinks |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| US4903089A (en) * | 1988-02-02 | 1990-02-20 | Massachusetts Institute Of Technology | Vertical transistor device fabricated with semiconductor regrowth |
| US5106778A (en) * | 1988-02-02 | 1992-04-21 | Massachusetts Institute Of Technology | Vertical transistor device fabricated with semiconductor regrowth |
| SE460448B (sv) * | 1988-02-29 | 1989-10-09 | Asea Brown Boveri | Dubbelriktad mos-switch |
| US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
| JPH08213607A (ja) * | 1995-02-08 | 1996-08-20 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| TW419822B (en) * | 1999-07-12 | 2001-01-21 | Mosel Vitelic Inc | Trench type non-volatile memory cell and its manufacturing method |
| CN109545839B (zh) * | 2018-11-12 | 2021-08-24 | 东南大学 | 一种双向耐压vdmos器件 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH436492A (de) * | 1965-10-21 | 1967-05-31 | Bbc Brown Boveri & Cie | Steuerbare Halbleitervorrichtung mit mehreren Schichten |
| JPS5546068B2 (ja) * | 1973-05-22 | 1980-11-21 | ||
| JPS50135989A (ja) * | 1974-04-06 | 1975-10-28 | ||
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| US4249190A (en) * | 1979-07-05 | 1981-02-03 | Bell Telephone Laboratories, Incorporated | Floating gate vertical FET |
| US4378629A (en) * | 1979-08-10 | 1983-04-05 | Massachusetts Institute Of Technology | Semiconductor embedded layer technology including permeable base transistor, fabrication method |
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