JPH06196703A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH06196703A JPH06196703A JP5242849A JP24284993A JPH06196703A JP H06196703 A JPH06196703 A JP H06196703A JP 5242849 A JP5242849 A JP 5242849A JP 24284993 A JP24284993 A JP 24284993A JP H06196703 A JPH06196703 A JP H06196703A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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Abstract
(57)【要約】
【目的】 液晶表示素子に用いられる電気的なスイッチ
の機能を向上させ、駆動時に漏泄電流を防止し、活性半
導体層の段差を低減させて断線を防止することにより素
子の信頼性を向上させる。 【構成】 絶縁基板（１）上に半導体層（２）、第１の
酸化膜（３）、酸化防止膜（８）を順次形成し、活性領
域にのみ残存するように第１の酸化膜（３）と酸化防止
膜（８）を選択的に除去して、露出した半導体層（２）
を熱酸化して第２の酸化膜（１０）を形成し、第２の酸
化膜（１０）の所定の位置にゲート（４）を形成した後
表面を熱酸化して第３の酸化膜（９）を形成し、露出し
た酸化防止膜（８）を除去し、半導体層（２）にイオン
注入してソース／ドレイン領域（５）を形成し、全面に
わたって絶縁膜（１１）を蒸着し、前記ソース／ドレイ
ン領域（５）にコンタクトホールを形成し、その上に電
極（７）を形成する。
の機能を向上させ、駆動時に漏泄電流を防止し、活性半
導体層の段差を低減させて断線を防止することにより素
子の信頼性を向上させる。 【構成】 絶縁基板（１）上に半導体層（２）、第１の
酸化膜（３）、酸化防止膜（８）を順次形成し、活性領
域にのみ残存するように第１の酸化膜（３）と酸化防止
膜（８）を選択的に除去して、露出した半導体層（２）
を熱酸化して第２の酸化膜（１０）を形成し、第２の酸
化膜（１０）の所定の位置にゲート（４）を形成した後
表面を熱酸化して第３の酸化膜（９）を形成し、露出し
た酸化防止膜（８）を除去し、半導体層（２）にイオン
注入してソース／ドレイン領域（５）を形成し、全面に
わたって絶縁膜（１１）を蒸着し、前記ソース／ドレイ
ン領域（５）にコンタクトホールを形成し、その上に電
極（７）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関し、特に半導体層と絶縁膜との界面特性を改
善した薄膜トランジスタ及びその製造方法に関する。
造方法に関し、特に半導体層と絶縁膜との界面特性を改
善した薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、液晶表示素子（ＬＣＤ）駆動用
薄膜トランジスタ（ＴＦＴ）は、非晶質シリコンまたは
多結晶シリコンを活性半導体層として利用しているが、
非晶質シリコンの薄膜トランジスタは、キャリヤ移動度
が非常に低いので高精度、高密度および液晶表示素子駆
動用に適しない。それ故、移動度の大きい多結晶シリコ
ンの薄膜トランジスタが用いられている。
薄膜トランジスタ（ＴＦＴ）は、非晶質シリコンまたは
多結晶シリコンを活性半導体層として利用しているが、
非晶質シリコンの薄膜トランジスタは、キャリヤ移動度
が非常に低いので高精度、高密度および液晶表示素子駆
動用に適しない。それ故、移動度の大きい多結晶シリコ
ンの薄膜トランジスタが用いられている。
【０００３】最近、薄膜トランジスタの製造に高温処理
を利用して酸化膜を形成するとともに、非晶質シリコン
を多結晶シリコンにしている。しかしながら、高温処理
は薄膜トランジスタにおける漏れ電流の発生を増大させ
る。加えて、慣用の薄膜トランジスタは満足すべきキャ
リヤ移動度が得られなかった。
を利用して酸化膜を形成するとともに、非晶質シリコン
を多結晶シリコンにしている。しかしながら、高温処理
は薄膜トランジスタにおける漏れ電流の発生を増大させ
る。加えて、慣用の薄膜トランジスタは満足すべきキャ
リヤ移動度が得られなかった。
【０００４】図１の（ａ）乃至（ｅ）は、従来薄膜トラ
ンジスタの製造工程を示す断面図で、これを参照しなが
ら、従来から使用されている薄膜トランジスタの構造と
製造工程、並びにその問題点を説明する。
ンジスタの製造工程を示す断面図で、これを参照しなが
ら、従来から使用されている薄膜トランジスタの構造と
製造工程、並びにその問題点を説明する。
【０００５】図１（ａ）に示すように、清浄にされ、よ
く乾燥された、石英等からなる絶縁基板（１）上に多結
晶シリコンまたは非晶質シリコンの半導体層（２）を厚
さ１５００Å程度で蒸着した後、ホトエッチングにより
選択的にエッチングして活性領域をパターニングした
後、パターニングされた半導体層（２）の表面を高温下
で熱酸化して厚さ５００Å〜１０００Å程度のゲート酸
化膜（３）を形成、成長させる。このとき、もし半導体
層（２）として非晶質シリコンを用いた場合には、非晶
質シリコンは前記高温の熱工程によって結晶化されて多
結晶になる。
く乾燥された、石英等からなる絶縁基板（１）上に多結
晶シリコンまたは非晶質シリコンの半導体層（２）を厚
さ１５００Å程度で蒸着した後、ホトエッチングにより
選択的にエッチングして活性領域をパターニングした
後、パターニングされた半導体層（２）の表面を高温下
で熱酸化して厚さ５００Å〜１０００Å程度のゲート酸
化膜（３）を形成、成長させる。このとき、もし半導体
層（２）として非晶質シリコンを用いた場合には、非晶
質シリコンは前記高温の熱工程によって結晶化されて多
結晶になる。
【０００６】以後、図１（ｂ）に示すように、前記ゲー
ト酸化膜（３）上に不純物でドープした多結晶シリコン
を化学蒸着（ＣＶＤ）により厚さ２０００Å〜５０００
Å程度で成長させ、ホトエッチングにより不要部分の多
結晶シリコンを除去してゲート（４）を形成した後、前
記ゲート（４）をマスクとして利用して所望の種類の不
純物を、例えば１×１０13〜１×１０18／ｃｍ2程度の
ドーズ量で半導体層（２）内に注入して図１（ｃ）に示
すように、自己整列したソース／ドレイン領域（５）を
形成する。
ト酸化膜（３）上に不純物でドープした多結晶シリコン
を化学蒸着（ＣＶＤ）により厚さ２０００Å〜５０００
Å程度で成長させ、ホトエッチングにより不要部分の多
結晶シリコンを除去してゲート（４）を形成した後、前
記ゲート（４）をマスクとして利用して所望の種類の不
純物を、例えば１×１０13〜１×１０18／ｃｍ2程度の
ドーズ量で半導体層（２）内に注入して図１（ｃ）に示
すように、自己整列したソース／ドレイン領域（５）を
形成する。
【０００７】以後、図１（ｂ）に示すように、化学蒸着
により全面にわたって酸化膜（ＳｉＯ2）（６）を厚さ
３０００Å〜５０００Å程度で蒸着した後、選択的なエ
ッチングによりコンタクトホールを形成して前記ソース
／ドレイン領域（５）およびゲート（４）一部を露出さ
せる。
により全面にわたって酸化膜（ＳｉＯ2）（６）を厚さ
３０００Å〜５０００Å程度で蒸着した後、選択的なエ
ッチングによりコンタクトホールを形成して前記ソース
／ドレイン領域（５）およびゲート（４）一部を露出さ
せる。
【０００８】図１（ｅ）に示すように、スパッタリング
法によりＡｌまたはＭｏ／Ａｌ等の金属物質を蒸着し、
前述過程によって露出したソース／ドレイン領域（５）
およびゲート（４）上のみ残存するように、不要部分を
選択的に蝕刻して電極（７）を形成することにより、基
板（１）上方の所定領域にソース／ドレイン領域（５）
およびチャネル領域（ソースとドレイン間の半導体層
（２））が形成され、チャネル領域上にゲート酸化膜
（３）とゲート（４）が形成され、前記ソースとドレイ
ン領域（５）とゲート（４）に電極（７）が形成され、
その電極（７）領域を除く表面上に絶縁膜（６）が形成
される。
法によりＡｌまたはＭｏ／Ａｌ等の金属物質を蒸着し、
前述過程によって露出したソース／ドレイン領域（５）
およびゲート（４）上のみ残存するように、不要部分を
選択的に蝕刻して電極（７）を形成することにより、基
板（１）上方の所定領域にソース／ドレイン領域（５）
およびチャネル領域（ソースとドレイン間の半導体層
（２））が形成され、チャネル領域上にゲート酸化膜
（３）とゲート（４）が形成され、前記ソースとドレイ
ン領域（５）とゲート（４）に電極（７）が形成され、
その電極（７）領域を除く表面上に絶縁膜（６）が形成
される。
【０００９】このように製造された薄膜トランジスタの
ゲート（４）上部のゲート電極（７）に電源を印加すれ
ば、チャネル領域の半導体層（２）に電子または正孔が
集まってチャネルを形成するので、ソースとドレインと
が導通されて液晶表示素子の駆動スイッチの役割を果た
す。
ゲート（４）上部のゲート電極（７）に電源を印加すれ
ば、チャネル領域の半導体層（２）に電子または正孔が
集まってチャネルを形成するので、ソースとドレインと
が導通されて液晶表示素子の駆動スイッチの役割を果た
す。
【００１０】しかしながら、ゲート電極（７）に負電圧
が印加されれば、ソースとドレイン間に印加される電圧
の大部分がドレインとチャネルとの間の場所位に集中し
てしまい、電荷の衝突による電子−正孔対の発生および
電荷トラップ準位におけるトンネル効果等により漏れ電
流が多量発生して電気的スイッチ機能が劣化することに
より素子の特性を低下させる問題点があった。
が印加されれば、ソースとドレイン間に印加される電圧
の大部分がドレインとチャネルとの間の場所位に集中し
てしまい、電荷の衝突による電子−正孔対の発生および
電荷トラップ準位におけるトンネル効果等により漏れ電
流が多量発生して電気的スイッチ機能が劣化することに
より素子の特性を低下させる問題点があった。
【００１１】
【発明が解決しようとする課題】本発明は、前述した問
題点を解消するためのもので、液晶表示素子に用いられ
る電気的なスイッチの機能を向上させ、駆動時に漏れ電
流を防止し、活性半導体層の段差を低減させて断線を防
止することにより素子の信頼性を向上することにその目
的がある。
題点を解消するためのもので、液晶表示素子に用いられ
る電気的なスイッチの機能を向上させ、駆動時に漏れ電
流を防止し、活性半導体層の段差を低減させて断線を防
止することにより素子の信頼性を向上することにその目
的がある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタの製造方法は、基板上
に半導体層を蒸着し、半導体層の活性領域に第１の酸化
膜と酸化防止膜を形成する工程と、露出した半導体層を
熱酸化して第２の酸化膜を形成する工程と、前記酸化防
止膜の中央部位にゲートを形成し、ゲート表面を熱酸化
し、第３の酸化膜をその上に形成する工程と、露出した
酸化防止膜を除去し第３の酸化膜をマスクとして利用し
て両側半導体層に不純物をイオン注入してソース／ドレ
イン領域を形成する工程と、全面にわたって絶縁膜を蒸
着し、前記ソース／ドレイン領域にコンタクトホールを
形成する工程と、コンタクトホール上に金属を蒸着して
電極を形成する工程とを含む。
めに、本発明の薄膜トランジスタの製造方法は、基板上
に半導体層を蒸着し、半導体層の活性領域に第１の酸化
膜と酸化防止膜を形成する工程と、露出した半導体層を
熱酸化して第２の酸化膜を形成する工程と、前記酸化防
止膜の中央部位にゲートを形成し、ゲート表面を熱酸化
し、第３の酸化膜をその上に形成する工程と、露出した
酸化防止膜を除去し第３の酸化膜をマスクとして利用し
て両側半導体層に不純物をイオン注入してソース／ドレ
イン領域を形成する工程と、全面にわたって絶縁膜を蒸
着し、前記ソース／ドレイン領域にコンタクトホールを
形成する工程と、コンタクトホール上に金属を蒸着して
電極を形成する工程とを含む。
【００１３】また、本発明の薄膜トランジスタは、絶縁
基板上に形成される半導体層と、半導体層の両側に形成
されるソース／ドレイン領域と、ソース／ドレイン領域
の両側に形成されるフィールド酸化膜と、ソース／ドレ
イン領域間の上側に順次形成されるゲート酸化膜および
酸化防止膜と、酸化防止膜上に前記ソース／ドレイン領
域と一定間隔を有して形成されるゲートと、ゲートおよ
びソース／ドレイン領域用のコンタクトホールを有しな
がら全面に形成される絶縁膜と、コンタクトホールを覆
うように形成される電極とを、含む。
基板上に形成される半導体層と、半導体層の両側に形成
されるソース／ドレイン領域と、ソース／ドレイン領域
の両側に形成されるフィールド酸化膜と、ソース／ドレ
イン領域間の上側に順次形成されるゲート酸化膜および
酸化防止膜と、酸化防止膜上に前記ソース／ドレイン領
域と一定間隔を有して形成されるゲートと、ゲートおよ
びソース／ドレイン領域用のコンタクトホールを有しな
がら全面に形成される絶縁膜と、コンタクトホールを覆
うように形成される電極とを、含む。
【００１４】
【実施例】以下、本発明を添付図面を参照して詳述す
る。
る。
【００１５】図２及び図３は本発明の薄膜トランジスタ
の製造工程を示す断面図であり、図４は本発明の他の実
施例の薄膜トランジスタを示す断面図である。図２
（ａ）に示すように、清潔し、よく乾燥された石英基板
等の多結晶シリコンまたは非晶質シリコンを厚さ３０ｎ
ｍ〜５０ｎｍ程度で蒸着して半導体層（２）を形成す
る。
の製造工程を示す断面図であり、図４は本発明の他の実
施例の薄膜トランジスタを示す断面図である。図２
（ａ）に示すように、清潔し、よく乾燥された石英基板
等の多結晶シリコンまたは非晶質シリコンを厚さ３０ｎ
ｍ〜５０ｎｍ程度で蒸着して半導体層（２）を形成す
る。
【００１６】図２（ｂ）に示すように、半導体層（２）
を熱酸化して厚さ４００Å〜１５００Å程度の第１の酸
化膜（３）を成長させ、第１の酸化膜（３）上に化学蒸
着気相法により窒化シリコン膜（Ｓｉ3Ｎ4）等の酸化防
止膜（８）を厚さ２００Å〜１０００Å程度で蒸着す
る。
を熱酸化して厚さ４００Å〜１５００Å程度の第１の酸
化膜（３）を成長させ、第１の酸化膜（３）上に化学蒸
着気相法により窒化シリコン膜（Ｓｉ3Ｎ4）等の酸化防
止膜（８）を厚さ２００Å〜１０００Å程度で蒸着す
る。
【００１７】以後、図２（ｃ）に示すように、ゲートお
よびソース／ドレイン領域が形成される活性領域にのみ
第１の酸化膜（３）および酸化防止膜（８）が残存する
ように不要部分を除去する。
よびソース／ドレイン領域が形成される活性領域にのみ
第１の酸化膜（３）および酸化防止膜（８）が残存する
ように不要部分を除去する。
【００１８】図２（ｄ）に示すように、酸化防止膜
（８）をマスクとして半導体層（２）を９００〜１１０
０℃の高温で熱酸化させて第２の酸化膜（１０）を形成
する。
（８）をマスクとして半導体層（２）を９００〜１１０
０℃の高温で熱酸化させて第２の酸化膜（１０）を形成
する。
【００１９】この時露出された半導体層（２）は全部熱
酸化され、酸化防止膜（８）が形成された部分は酸化さ
れない。
酸化され、酸化防止膜（８）が形成された部分は酸化さ
れない。
【００２０】図３（ｅ）に示すように、全面にドーピン
グされた半導体層を蒸着し、ホトエッチングにより不要
部分を選択的に除去してゲート（４）を形成する。
グされた半導体層を蒸着し、ホトエッチングにより不要
部分を選択的に除去してゲート（４）を形成する。
【００２１】図３（ｆ）に示すように、８００〜１１０
０℃の高温でゲート（４）を熱酸化して露出されたゲー
ト（４）表面に第３の酸化膜（９）を形成し、露出され
た酸化防止膜（８）を選択的に除去する。
０℃の高温でゲート（４）を熱酸化して露出されたゲー
ト（４）表面に第３の酸化膜（９）を形成し、露出され
た酸化防止膜（８）を選択的に除去する。
【００２２】図３（ｇ）に示すように、第３の酸化膜
（９）およびゲート（４）をマスクとして前記半導体層
（２）に不純物をイオン注入してソース／ドレイン領域
（５）を形成する。
（９）およびゲート（４）をマスクとして前記半導体層
（２）に不純物をイオン注入してソース／ドレイン領域
（５）を形成する。
【００２３】この時、Ｎ型薄膜トランジスタを製造する
場合には、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓ
ｂ）のような不純物をイオン注入し、Ｐ型薄膜トランジ
スタを製造する場合には、硼素（ｂ）、ガリウム（Ｇ
ａ）などの不純物をイオン注入する。
場合には、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓ
ｂ）のような不純物をイオン注入し、Ｐ型薄膜トランジ
スタを製造する場合には、硼素（ｂ）、ガリウム（Ｇ
ａ）などの不純物をイオン注入する。
【００２４】ソース領域とドレイン領域は、半導体層
（２）の両端部にお互いに話して設ける。更に、ソース
領域とドレイン領域は△Ｌだけおいて設ける。この△Ｌ
は第３の酸化膜（９）の厚さであり、この層はマスクと
して用いられる。この距離を設けることによって従来の
薄膜トランジスタで生じていた漏れ電流を減らすことが
できる。
（２）の両端部にお互いに話して設ける。更に、ソース
領域とドレイン領域は△Ｌだけおいて設ける。この△Ｌ
は第３の酸化膜（９）の厚さであり、この層はマスクと
して用いられる。この距離を設けることによって従来の
薄膜トランジスタで生じていた漏れ電流を減らすことが
できる。
【００２５】また、図３（ｈ）に示すように、全面に絶
縁膜（１１）を蒸着しソース／ドレイン領域（５）およ
びゲート（４）上の絶縁膜（１１）および第１、第３の
酸化膜（３），（９）を選択的にエッチングしてコンタ
クトホールを形成する。
縁膜（１１）を蒸着しソース／ドレイン領域（５）およ
びゲート（４）上の絶縁膜（１１）および第１、第３の
酸化膜（３），（９）を選択的にエッチングしてコンタ
クトホールを形成する。
【００２６】図４（ｉ）に示すように、全面にアルミニ
ウム（Ａｌ）またはモリブデン／アルミニウム（Ｍｏ／
Ａｌ）、タングイスタン／アルミニウム（Ｗ／Ａｌ）等
の金属合金または複層金属をスパッタリング法により蒸
着し、前記コンタクトホール部分にのみ残存するよう
に、不要部分を選択的に除去して電極（７）を形成する
ことにより、薄膜トランジスタを製造する。
ウム（Ａｌ）またはモリブデン／アルミニウム（Ｍｏ／
Ａｌ）、タングイスタン／アルミニウム（Ｗ／Ａｌ）等
の金属合金または複層金属をスパッタリング法により蒸
着し、前記コンタクトホール部分にのみ残存するよう
に、不要部分を選択的に除去して電極（７）を形成する
ことにより、薄膜トランジスタを製造する。
【００２７】ここで、図５は本発明の他の実施例であ
る。この実施例も前述したようにソース／ドレイン領域
（５）を形成し絶縁膜（１１）を蒸着した後、ソース／
ドレイン領域（５）にコンタクトホールを形成して露出
したソース／ドレイン領域（５）にイオンを注入し、高
濃度にドープした半導体層（１２）を形成し、その後
に、電極（７）形成する。
る。この実施例も前述したようにソース／ドレイン領域
（５）を形成し絶縁膜（１１）を蒸着した後、ソース／
ドレイン領域（５）にコンタクトホールを形成して露出
したソース／ドレイン領域（５）にイオンを注入し、高
濃度にドープした半導体層（１２）を形成し、その後
に、電極（７）形成する。
【００２８】このように製造される本発明の構造は、絶
縁基板（１）上に半導体層（２）が形成され、半導体層
（２）上にソース／ドレイン領域（５）が形成され、ソ
ース／ドレイン領域（５）の両側にフィールド酸化膜
（１０）が形成され、ソース／ドレイン領域（５）間の
上側にソース／ドレイン用のコンタクトホールを有する
ゲート酸化膜（３）が形成され、チャネル領域の上側の
ゲート酸化膜（３）上に酸化防止膜（８）が形成され、
酸化防止膜（８）上には水平方向にソース／ドレイン領
域と一定間隔（△Ｌ）をおいてゲート（４）が形成さ
れ、ゲート（４）表面にコンタクトホールを有する酸化
膜（９）が形成され、全ての表面にはソース／ドレイン
およびゲート用のコンタクトホールを有する絶縁膜（１
１）が形成され、コンタクトホールを覆うように電極
（７）が形成された構造である。
縁基板（１）上に半導体層（２）が形成され、半導体層
（２）上にソース／ドレイン領域（５）が形成され、ソ
ース／ドレイン領域（５）の両側にフィールド酸化膜
（１０）が形成され、ソース／ドレイン領域（５）間の
上側にソース／ドレイン用のコンタクトホールを有する
ゲート酸化膜（３）が形成され、チャネル領域の上側の
ゲート酸化膜（３）上に酸化防止膜（８）が形成され、
酸化防止膜（８）上には水平方向にソース／ドレイン領
域と一定間隔（△Ｌ）をおいてゲート（４）が形成さ
れ、ゲート（４）表面にコンタクトホールを有する酸化
膜（９）が形成され、全ての表面にはソース／ドレイン
およびゲート用のコンタクトホールを有する絶縁膜（１
１）が形成され、コンタクトホールを覆うように電極
（７）が形成された構造である。
【００２９】以上説明した本発明の薄膜トランジスタの
動作は従来と同一である。
動作は従来と同一である。
【００３０】
【発明の効果】以上説明したように本発明によれば、ソ
ース／ドレイン領域および水平方向に一定間隔（△Ｌ）
を有するゲートを形成して５００℃以上の高温工程を使
用することによって多結晶薄膜トランジスタでの漏れ電
流の発生を低減させることができ、これにより液晶表示
装置の画素に適用する場合電気的なスイッチ素子として
の性能を十分確保でき、酸化防止膜として用いられた誘
電率の高い窒化ケイ素薄膜（Ｓｉ3Ｎ4）をゲート絶縁膜
の一部として使用することより素子のゲート電極と活性
半導体層間のピンホールを防止することができるだけで
なく、相対的に大きい導通電流が得られる。
ース／ドレイン領域および水平方向に一定間隔（△Ｌ）
を有するゲートを形成して５００℃以上の高温工程を使
用することによって多結晶薄膜トランジスタでの漏れ電
流の発生を低減させることができ、これにより液晶表示
装置の画素に適用する場合電気的なスイッチ素子として
の性能を十分確保でき、酸化防止膜として用いられた誘
電率の高い窒化ケイ素薄膜（Ｓｉ3Ｎ4）をゲート絶縁膜
の一部として使用することより素子のゲート電極と活性
半導体層間のピンホールを防止することができるだけで
なく、相対的に大きい導通電流が得られる。
【００３１】また、半導体層の活性領域を除外した部分
を熱酸化させて酸化膜を形成することにより、活性半導
体層の領域の周辺に生ずる段差を減少して信号電極線の
断線を防止できる効果がある。
を熱酸化させて酸化膜を形成することにより、活性半導
体層の領域の周辺に生ずる段差を減少して信号電極線の
断線を防止できる効果がある。
【図１】図１（ａ）内至図１（ｅ）は、従来の薄膜トラ
ンジスタの製造工程を示す断面図である。
ンジスタの製造工程を示す断面図である。
【図２】図２（ａ）乃至（ｄ）は、本発明の薄膜トラン
ジスタの製造工程を示す断面図である。
ジスタの製造工程を示す断面図である。
【図３】図３（ｅ）内至図３（ｈ）は、図２（ｄ）で示
された工程に続く、本発明の薄膜トランジスタの製造工
程を示す断面図である。
された工程に続く、本発明の薄膜トランジスタの製造工
程を示す断面図である。
【図４】図４（ｉ）は、図３（ｈ）で示された工程に続
く、本発明の薄膜トランジスタの製造工程を示す断面図
である。
く、本発明の薄膜トランジスタの製造工程を示す断面図
である。
【図５】本発明の他の実施例を示す断面図である。
１ 絶縁基板 ２ 半導体層 ３，９，１０ 酸化膜 ５ ソース／ドレイン領域 ７ 電極 ８ 酸化防止膜 １１ 絶縁膜 １２ 高濃度にドープされた半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 7352−4Ｍ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
Claims (6)
- 【請求項１】 絶縁基板（１）上に半導体層（２）を蒸
着し、第１の酸化膜（３）と酸化防止膜（８）を順次形
成する工程と、 活性領域にのみ第１の酸化膜（３）と酸化防止膜（８）
が残存するように第１の酸化膜（３）と酸化防止膜
（８）を選択的に除去して、露出した半導体層（２）を
熱酸化して第２の酸化膜（１０）を形成する工程と、 第２の酸化膜（１０）の所定の位置にゲート（４）をパ
ターニングして形成し、ゲート（４）表面を熱酸化して
第３の酸化膜（９）を形成する工程と、 露出した酸化防止膜（８）を除去し、半導体層（２）に
イオン注入してソース／ドレイン領域（５）を形成する
工程と、 全面にわたって絶縁膜（１１）を蒸着し、ゲート（４）
及びソース／ドレイン領域（５）上にコンタクトホール
を形成する工程と、 前記コンタクトホールを覆うように金属物質を蒸着させ
て電極（７）を形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項２】 酸化防止膜（８）を窒化シリコン膜（Ｓ
ｉ3Ｎ4）で形成することを特徴とする請求項１記載の薄
膜トランジスタの製造方法。 - 【請求項３】 第１の酸化膜（３）、第２の酸化膜（１
０）および第３の酸化膜（９）は、８００〜１１００℃
の高温で熱酸化して形成することを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項４】 コンタクトホールの形成後に、コンタク
トホールの形成されたソース／ドレイン領域に高濃度の
イオンを注入することをさらに含むことを特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - 【請求項５】 絶縁基板（１）；絶縁基板（１）上に形
成された半導体層（２）；半導体層（２）の両側に形成
されたソース／ドレイン領域（５）；ソース／ドレイン
領域の両側に形成された第２の酸化膜（３）；半導体層
（２）上に順次形成された第１の酸化膜（３）と酸化防
止膜（８）；酸化防止膜（８）上に形成されたゲート
（４）；ゲート（４）、ソース／ドレイン領域（５）用
のコンタクトホールを有しながら全面に形成された絶縁
膜（１１）；およびコンタクトホールを覆うように形成
された電極（７）；とを含む薄膜トランジスタ。 - 【請求項６】 ゲート（４）とソース領域（５）および
ゲート（４）とドレイン領域（５）とは、それぞれ、水
平方向に一定間隔（△Ｌ）をおいて形成されていること
を特徴とする請求項５記載の薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-17811 | 1992-09-29 | ||
| KR1019920017811A KR950005485B1 (ko) | 1992-09-29 | 1992-09-29 | 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196703A true JPH06196703A (ja) | 1994-07-15 |
| JP3587867B2 JP3587867B2 (ja) | 2004-11-10 |
Family
ID=19340306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24284993A Expired - Fee Related JP3587867B2 (ja) | 1992-09-29 | 1993-09-29 | 薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5422287A (ja) |
| JP (1) | JP3587867B2 (ja) |
| KR (1) | KR950005485B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| US6781646B2 (en) | 2000-07-28 | 2004-08-24 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663077A (en) | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| JP3313840B2 (ja) | 1993-09-14 | 2002-08-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US6897100B2 (en) | 1993-11-05 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| CN1052566C (zh) * | 1993-11-05 | 2000-05-17 | 株式会社半导体能源研究所 | 制造半导体器件的方法 |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5573961A (en) * | 1995-11-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contact for a MOSFET device fabricated in an SOI layer |
| JP3717634B2 (ja) * | 1997-06-17 | 2005-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW408351B (en) | 1997-10-17 | 2000-10-11 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP2004152962A (ja) * | 2002-10-30 | 2004-05-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US20070252233A1 (en) * | 2006-04-28 | 2007-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104087A (en) * | 1977-04-07 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Air Force | Method for fabricating MNOS memory circuits |
| US4192059A (en) * | 1978-06-06 | 1980-03-11 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having inherently self-aligned gates and contacts for FET devices and conducting lines |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
-
1992
- 1992-09-29 KR KR1019920017811A patent/KR950005485B1/ko not_active IP Right Cessation
-
1993
- 1993-09-28 US US08/127,812 patent/US5422287A/en not_active Expired - Lifetime
- 1993-09-29 JP JP24284993A patent/JP3587867B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| US6559906B1 (en) * | 1998-01-30 | 2003-05-06 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
| US6781646B2 (en) | 2000-07-28 | 2004-08-24 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950005485B1 (ko) | 1995-05-24 |
| US5422287A (en) | 1995-06-06 |
| KR940008129A (ko) | 1994-04-28 |
| JP3587867B2 (ja) | 2004-11-10 |
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