JP3313840B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3313840B2 JP3313840B2 JP22919693A JP22919693A JP3313840B2 JP 3313840 B2 JP3313840 B2 JP 3313840B2 JP 22919693 A JP22919693 A JP 22919693A JP 22919693 A JP22919693 A JP 22919693A JP 3313840 B2 JP3313840 B2 JP 3313840B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- silicon layer
- amorphous silicon
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/901—Capacitive junction
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
- Chemical Vapour Deposition (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造に関
し、特にアモルファスシリコン層を形成しこれを結晶化
する工程を含む半導体装置の製造方法に関する。
し、特にアモルファスシリコン層を形成しこれを結晶化
する工程を含む半導体装置の製造方法に関する。
【０００２】半導体装置の製造において、アモルファス
状態の半導体層を堆積し、かかるアモルファス半導体層
から多結晶半導体層を形成する技術が公知である。例え
ばいわゆるスタックトフィンキャパシタを有するＤＲＡ
Ｍにおいて、薄いフィン状のポリシリコン電極を多層に
わたり形成する際に、まず薄いアモルファスシリコン層
を堆積し、これをもとに所望のフィン状の電極構造を形
成することが行われている。このような工程では、フィ
ン電極を構成する一または複数のアモルファスシリコン
層が、間に酸化シリコン層を挟みながら繰り返し堆積さ
れる。かかる工程では、アモルファスシリコン層は、酸
化シリコン層の堆積時に、８００〜１０００°Ｃ程度の
温度に加熱され、その結果アモルファスシリコン層中に
結晶化が生じ、アモルファスシリコン層はポリシリコン
層に変換される。スタックトフィンキャパシタの電極を
アモルファスシリコン層の堆積により形成することによ
り、電極表面を非常に平坦に形成することが可能にな
り、その結果電極表面上に非常に薄い誘電体層を、ピン
ホール等の欠陥を生じることなく形成することが可能に
なる。
状態の半導体層を堆積し、かかるアモルファス半導体層
から多結晶半導体層を形成する技術が公知である。例え
ばいわゆるスタックトフィンキャパシタを有するＤＲＡ
Ｍにおいて、薄いフィン状のポリシリコン電極を多層に
わたり形成する際に、まず薄いアモルファスシリコン層
を堆積し、これをもとに所望のフィン状の電極構造を形
成することが行われている。このような工程では、フィ
ン電極を構成する一または複数のアモルファスシリコン
層が、間に酸化シリコン層を挟みながら繰り返し堆積さ
れる。かかる工程では、アモルファスシリコン層は、酸
化シリコン層の堆積時に、８００〜１０００°Ｃ程度の
温度に加熱され、その結果アモルファスシリコン層中に
結晶化が生じ、アモルファスシリコン層はポリシリコン
層に変換される。スタックトフィンキャパシタの電極を
アモルファスシリコン層の堆積により形成することによ
り、電極表面を非常に平坦に形成することが可能にな
り、その結果電極表面上に非常に薄い誘電体層を、ピン
ホール等の欠陥を生じることなく形成することが可能に
なる。
【０００３】
【従来の技術】図８は従来のスタックトフィンキャパシ
タを有する典型的なＤＲＡＭの構造を示す。
タを有する典型的なＤＲＡＭの構造を示す。
【０００４】図８を参照するに、図示の素子はフィール
ド酸化膜２で覆われたｐ型基板１上に構成され、フィー
ルド酸化膜２には素子領域２ａを画成する開口部が形成
されている。すなわち、素子領域２ａに対応して基板１
の表面が露出され、露出された基板表面上をワード線Ｗ
Ｌを構成するポリシリコンパターンが延在する。
ド酸化膜２で覆われたｐ型基板１上に構成され、フィー
ルド酸化膜２には素子領域２ａを画成する開口部が形成
されている。すなわち、素子領域２ａに対応して基板１
の表面が露出され、露出された基板表面上をワード線Ｗ
Ｌを構成するポリシリコンパターンが延在する。
【０００５】素子領域２ａにおいては、ＭＯＳトランジ
スタＴｒのゲートとして作用するワード線ＷＬの両側
に、ソースおよびドレインとして作用するｎ+ 型拡散領
域４および７が、ワード線ＷＬをマスクとして自己整合
的に形成され、ワード線直下にはｐ型のチャネル領域Ｃ
Ｈが形成される。その際、図示は省略したが、ＭＯＳト
ランジスタにおいて周知のように、ゲートとして作用す
るワード線ＷＬの直下には薄いゲート酸化膜が形成され
ている。さらに、フィールド酸化膜２上には、別のワー
ド線ＷＬが先に説明したワード線ＷＬに平行に延在して
いる。
スタＴｒのゲートとして作用するワード線ＷＬの両側
に、ソースおよびドレインとして作用するｎ+ 型拡散領
域４および７が、ワード線ＷＬをマスクとして自己整合
的に形成され、ワード線直下にはｐ型のチャネル領域Ｃ
Ｈが形成される。その際、図示は省略したが、ＭＯＳト
ランジスタにおいて周知のように、ゲートとして作用す
るワード線ＷＬの直下には薄いゲート酸化膜が形成され
ている。さらに、フィールド酸化膜２上には、別のワー
ド線ＷＬが先に説明したワード線ＷＬに平行に延在して
いる。
【０００６】フィールド酸化膜２上には、酸化シリコン
よりなる絶縁層３が、ワード線ＷＬを覆うように、かつ
素子領域２ａをも覆うように堆積され、絶縁層３中には
拡散領域４および７を露出させるコンタクトホール５お
よび８が形成されている。絶縁層３上にはコンタクトホ
ール８を通過するようにビット線ＢＬを構成するポリシ
リコンパターンが延在し、ビット線ＢＬはコンタクトホ
ール８において拡散領域８に接続される。一方、コンタ
クトホール５に対応して、絶縁層３上にはスタックトフ
ィンキャパシタＱが形成され、コンタクトホール５を介
して拡散領域４に接続される。
よりなる絶縁層３が、ワード線ＷＬを覆うように、かつ
素子領域２ａをも覆うように堆積され、絶縁層３中には
拡散領域４および７を露出させるコンタクトホール５お
よび８が形成されている。絶縁層３上にはコンタクトホ
ール８を通過するようにビット線ＢＬを構成するポリシ
リコンパターンが延在し、ビット線ＢＬはコンタクトホ
ール８において拡散領域８に接続される。一方、コンタ
クトホール５に対応して、絶縁層３上にはスタックトフ
ィンキャパシタＱが形成され、コンタクトホール５を介
して拡散領域４に接続される。
【０００７】スタックトフィンキャパシタＱは、コンタ
クトホール５において拡散領域４に接続され上方に延在
する中空のポリシリコン根幹部６ａと、前記根幹部６ａ
に共通に接続され側方に延在する薄肉の一または複数の
ポリシリコンフィン６ｂ〜６ｄとよりなるフィン電極部
６を含み、前記ポリシリコンフィン６ｂ〜６ｄの表面お
よび前記根幹部６ａの内壁面には薄い酸化シリコンある
いはＳｉ3 Ｎ4 よりなる誘電体層６ｅが形成されてい
る。さらに、誘電体層６ｅの外側には、対向電極６ｆを
構成するポリシリコン層が、前記誘電体層６ｅをフィン
電極部６と対向電極６ｆとの間で挟むように形成され
る。一般にキャパシタでは誘電体層の厚さが薄ければ薄
いほどキャパシタに蓄積される電荷量が増大するため、
かかるスタックトフィンキャパシタＱにおいても誘電体
層６ｅの厚さを可能な限り薄くするのが好ましい。事
実、７ｎｍ程度の厚さのＳｉ3 Ｎ4 層が誘電体層６ｅと
して使われている。
クトホール５において拡散領域４に接続され上方に延在
する中空のポリシリコン根幹部６ａと、前記根幹部６ａ
に共通に接続され側方に延在する薄肉の一または複数の
ポリシリコンフィン６ｂ〜６ｄとよりなるフィン電極部
６を含み、前記ポリシリコンフィン６ｂ〜６ｄの表面お
よび前記根幹部６ａの内壁面には薄い酸化シリコンある
いはＳｉ3 Ｎ4 よりなる誘電体層６ｅが形成されてい
る。さらに、誘電体層６ｅの外側には、対向電極６ｆを
構成するポリシリコン層が、前記誘電体層６ｅをフィン
電極部６と対向電極６ｆとの間で挟むように形成され
る。一般にキャパシタでは誘電体層の厚さが薄ければ薄
いほどキャパシタに蓄積される電荷量が増大するため、
かかるスタックトフィンキャパシタＱにおいても誘電体
層６ｅの厚さを可能な限り薄くするのが好ましい。事
実、７ｎｍ程度の厚さのＳｉ3 Ｎ4 層が誘電体層６ｅと
して使われている。
【０００８】このように非常に薄い誘電体層をスタック
トフィンキャパシタに使う場合、ポリシリコンフィンの
表面は、ピンホール等の欠陥が生じるのを避けるため可
能な限り滑らかに形成する必要がある。このため、ポリ
シリコンフィンを形成する場合にこれをＣＶＤ法により
アモルファスシリコン層の形で堆積し、イオン注入等の
ドーピングプロセスにより導電性を付与することが従来
より行われている。ＣＶＤ法により形成されたアモルフ
ァスシリコン層は非常に平坦な表面を有するため、かか
るアモルファスシリコン層が結晶化することにより得ら
れたポリシリコン層も非常に平坦な表面を有する。
トフィンキャパシタに使う場合、ポリシリコンフィンの
表面は、ピンホール等の欠陥が生じるのを避けるため可
能な限り滑らかに形成する必要がある。このため、ポリ
シリコンフィンを形成する場合にこれをＣＶＤ法により
アモルファスシリコン層の形で堆積し、イオン注入等の
ドーピングプロセスにより導電性を付与することが従来
より行われている。ＣＶＤ法により形成されたアモルフ
ァスシリコン層は非常に平坦な表面を有するため、かか
るアモルファスシリコン層が結晶化することにより得ら
れたポリシリコン層も非常に平坦な表面を有する。
【０００９】一方、図８に示すような複雑な構成の半導
体装置を製造する場合には一般に工程数が多く、このた
め製造時のスループットが低下しがちである。そこで、
スループットを可能な限り向上させるため、最近では製
造工程における無駄な製品の搬送工程や貯蔵工程を最小
化したいわゆるクラスタ式の製造装置が使われている。
かかる製造装置では、ＣＶＤ装置やエッチング装置等の
複数の処理装置が搬送室で結ばれ、製品は各処理装置間
を、搬送室を通って外気にふれることなく搬送される。
体装置を製造する場合には一般に工程数が多く、このた
め製造時のスループットが低下しがちである。そこで、
スループットを可能な限り向上させるため、最近では製
造工程における無駄な製品の搬送工程や貯蔵工程を最小
化したいわゆるクラスタ式の製造装置が使われている。
かかる製造装置では、ＣＶＤ装置やエッチング装置等の
複数の処理装置が搬送室で結ばれ、製品は各処理装置間
を、搬送室を通って外気にふれることなく搬送される。
【００１０】図９（Ａ）はかかるクラスタ式のＣＶＤ装
置の例を示す。
置の例を示す。
【００１１】図９（Ａ）を参照するに、ＣＶＤ装置は第
１の反応室１１ａと第２の反応室１１ｂ、および前記第
１の反応室１１ａと第２の反応室１１ｂとを結ぶ搬送室
１２とを備え、各々の反応室は図９（Ｂ）に示す構成を
有する。図９（Ｂ）を参照するに、反応室は配管１１2
を介して原料ガスを供給されるシャワーノズル１１1を
備え、シャワーノズル１１1 に対向するように、基板１
１4 がヒータを組み込まれた基板ホルダ１１3 上に保持
される。原料ガスはシャワーノズル１１1 からヒータに
より加熱された基板１１4 上に放出され、その際基板１
１4 近傍における原料ガスの熱分解反応により、堆積し
たい半導体層の構成原子が放出される。例えば図９
（Ａ）のＣＶＤ装置において、第１の反応室１１ａでフ
ィン６ｂ〜６ｄに対応するアモルファスシリコン層の堆
積を行い、一方前記第２の反応室１１ｂでは前記アモル
ファスシリコン層上への誘電体層６ｅの堆積を行うよう
にしてもよい。
１の反応室１１ａと第２の反応室１１ｂ、および前記第
１の反応室１１ａと第２の反応室１１ｂとを結ぶ搬送室
１２とを備え、各々の反応室は図９（Ｂ）に示す構成を
有する。図９（Ｂ）を参照するに、反応室は配管１１2
を介して原料ガスを供給されるシャワーノズル１１1を
備え、シャワーノズル１１1 に対向するように、基板１
１4 がヒータを組み込まれた基板ホルダ１１3 上に保持
される。原料ガスはシャワーノズル１１1 からヒータに
より加熱された基板１１4 上に放出され、その際基板１
１4 近傍における原料ガスの熱分解反応により、堆積し
たい半導体層の構成原子が放出される。例えば図９
（Ａ）のＣＶＤ装置において、第１の反応室１１ａでフ
ィン６ｂ〜６ｄに対応するアモルファスシリコン層の堆
積を行い、一方前記第２の反応室１１ｂでは前記アモル
ファスシリコン層上への誘電体層６ｅの堆積を行うよう
にしてもよい。
【００１２】反応室１１ａでの処理の終了した基板は搬
送室１２を通って反応室１１ｂに送られ、また搬送室１
２への基板の出し入れはロードゲート１２を介して行わ
れる。その際、搬送室１２は不活性ガスを充填され、基
板が反応室間を移動しても大気にふれることはない。か
かるクラスタ式のＣＶＤ装置を使うことにより、従来の
スタンドアローン式のＣＶＤ装置を使った場合に必要で
あった、反応室１１ａでの処理の終わった半製品を一時
的に貯蔵しこれをさらに長距離を搬送する工程が不要と
なり、半導体装置の製造におけるスループットが向上す
る。
送室１２を通って反応室１１ｂに送られ、また搬送室１
２への基板の出し入れはロードゲート１２を介して行わ
れる。その際、搬送室１２は不活性ガスを充填され、基
板が反応室間を移動しても大気にふれることはない。か
かるクラスタ式のＣＶＤ装置を使うことにより、従来の
スタンドアローン式のＣＶＤ装置を使った場合に必要で
あった、反応室１１ａでの処理の終わった半製品を一時
的に貯蔵しこれをさらに長距離を搬送する工程が不要と
なり、半導体装置の製造におけるスループットが向上す
る。
【００１３】図１０はかかるクラスタ式ＣＶＤ装置の別
の例を示す。
の例を示す。
【００１４】図１０を参照するに、ＣＶＤ装置は搬送室
１２’で接続された第１の反応室１１ａ’および第２の
反応室１１ｂ’を備え、各々の反応室中では複数の基板
が同時に処理される。さらに各々の反応室１１ａ’，１
１ｂ’に対応して赤外線ランプ等の外部加熱装置が設け
られ、反応室中の基板を加熱する。図３の装置では多数
の基板を同時に処理することができ、その結果更に高い
スループットを実現することが可能である。
１２’で接続された第１の反応室１１ａ’および第２の
反応室１１ｂ’を備え、各々の反応室中では複数の基板
が同時に処理される。さらに各々の反応室１１ａ’，１
１ｂ’に対応して赤外線ランプ等の外部加熱装置が設け
られ、反応室中の基板を加熱する。図３の装置では多数
の基板を同時に処理することができ、その結果更に高い
スループットを実現することが可能である。
【００１５】
【発明が解決しようとする課題】ところで、かかるクラ
スタ式のＣＶＤ装置を使って図８に示すＤＲＡＭを製造
した場合、反応室１１ａで堆積された、フィン６ｂ〜６
ｄを構成するアモルファスシリコン層が結晶化した場合
に、フィン６ｂ〜６ｄの表面が荒れてしまう問題点が見
出された。フィン６ｂ〜６ｄの表面が荒れるとその上に
堆積される薄い誘電体層６ｅにピンホール等の欠陥が生
じやすくなり、かかる欠陥が生じるとキャパシタの容量
は大きく低下してしまう。かかる表面の荒れはアモルフ
ァスシリコン層の結晶化に伴い生じるシリコン結晶の粒
成長に起因するものと考えられる。かかるアモルファス
シリコン層の結晶化に伴うシリコン層の表面の荒れの問
題は、特にクラスタ式の製造装置を使って製造スループ
ットを向上させようとした場合に特徴的に現れ、スタン
ドアローン型の製造装置を使った場合には現れない。こ
のため、ＤＲＡＭ等の半導体装置の製造において、クラ
スタ式の製造装置を有効に使うことができず、スループ
ットの向上が阻害されていた。
スタ式のＣＶＤ装置を使って図８に示すＤＲＡＭを製造
した場合、反応室１１ａで堆積された、フィン６ｂ〜６
ｄを構成するアモルファスシリコン層が結晶化した場合
に、フィン６ｂ〜６ｄの表面が荒れてしまう問題点が見
出された。フィン６ｂ〜６ｄの表面が荒れるとその上に
堆積される薄い誘電体層６ｅにピンホール等の欠陥が生
じやすくなり、かかる欠陥が生じるとキャパシタの容量
は大きく低下してしまう。かかる表面の荒れはアモルフ
ァスシリコン層の結晶化に伴い生じるシリコン結晶の粒
成長に起因するものと考えられる。かかるアモルファス
シリコン層の結晶化に伴うシリコン層の表面の荒れの問
題は、特にクラスタ式の製造装置を使って製造スループ
ットを向上させようとした場合に特徴的に現れ、スタン
ドアローン型の製造装置を使った場合には現れない。こ
のため、ＤＲＡＭ等の半導体装置の製造において、クラ
スタ式の製造装置を有効に使うことができず、スループ
ットの向上が阻害されていた。
【００１６】そこで、本発明は上記の問題点を解決した
新規で有用な半導体装置の製造方法を提供することを概
括的目的とする。
新規で有用な半導体装置の製造方法を提供することを概
括的目的とする。
【００１７】本発明のより具体的な課題は、クラスタ式
の製造装置を使うことにより、一の工程においてアモル
ファスシリコン層を堆積された半導体基板を、大気に暴
露することなく次の工程で熱処理し、前記アモルファス
シリコン層を結晶化させる半導体装置の製造方法におい
て、前記アモルファスシリコン層における表面の荒れを
抑止できる半導体装置の製造方法を提供することにあ
る。
の製造装置を使うことにより、一の工程においてアモル
ファスシリコン層を堆積された半導体基板を、大気に暴
露することなく次の工程で熱処理し、前記アモルファス
シリコン層を結晶化させる半導体装置の製造方法におい
て、前記アモルファスシリコン層における表面の荒れを
抑止できる半導体装置の製造方法を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明は、上記の課題を
気相堆積装置中に設置された基板の温度を第１の温度に
設定する工程と；前記気相堆積装置中にシリコンを含む
原料ガスを導入し、前記原料ガスを前記第１の温度に保
持された前記基板の表面近傍で分解し、前記基板表面に
アモルファスシリコン層を堆積する堆積工程と；前記ア
モルファスシリコン層を堆積する工程の後、前記気相堆
積装置中において前記基板の温度を前記第１の温度から
これよりも高い、前記アモルファスシリコン層の結晶化
が生じる第２の温度まで昇温させる昇温工程と；前記基
板を前記第２の温度で保持し、前記アモルファスシリコ
ン層を結晶化させる結晶化工程とよりなる半導体装置の
製造方法において：前記昇温工程は、前記気相堆積装置
中に、分子中に酸素を含む酸化ガスを、前記アモルファ
スシリコン層の結晶化が生じるよりも前に導入し、前記
アモルファスシリコン層の表面に酸化膜を形成する酸化
工程を含むことを特徴とする半導体装置の製造方法によ
り、または気相堆積装置中に設置された基板の温度を第
１の温度に設定する工程と；前記気相堆積装置中にシリ
コンを含む原料ガスを導入し、前記原料ガスを前記第１
の温度に保持された前記基板の表面近傍で分解し、前記
基板表面にアモルファスシリコン層を堆積する堆積工程
と；前記アモルファスシリコン層を堆積する工程の後、
前記気相堆積装置中において前記基板の温度を前記第１
の温度からこれよりも高い、前記アモルファスシリコン
層の結晶化が生じる第２の温度まで昇温させる昇温工程
と；前記基板を前記第２の温度で保持し、前記アモルフ
ァスシリコン層を結晶化させる結晶化工程とよりなる半
導体装置の製造方法において：前記堆積工程の後、前記
昇温工程に先立って、前記気相堆積装置中に、分子中に
酸素を含むガスを、前記アモルファスシリコン層の結晶
化が生じるよりも前に導入し、前記アモルファスシリコ
ン層の表面に酸化膜を、前記アモルファスシリコン層が
結晶化するよりも前に形成する酸化工程を含むことを特
徴とする半導体装置の製造方法により達成する。
気相堆積装置中に設置された基板の温度を第１の温度に
設定する工程と；前記気相堆積装置中にシリコンを含む
原料ガスを導入し、前記原料ガスを前記第１の温度に保
持された前記基板の表面近傍で分解し、前記基板表面に
アモルファスシリコン層を堆積する堆積工程と；前記ア
モルファスシリコン層を堆積する工程の後、前記気相堆
積装置中において前記基板の温度を前記第１の温度から
これよりも高い、前記アモルファスシリコン層の結晶化
が生じる第２の温度まで昇温させる昇温工程と；前記基
板を前記第２の温度で保持し、前記アモルファスシリコ
ン層を結晶化させる結晶化工程とよりなる半導体装置の
製造方法において：前記昇温工程は、前記気相堆積装置
中に、分子中に酸素を含む酸化ガスを、前記アモルファ
スシリコン層の結晶化が生じるよりも前に導入し、前記
アモルファスシリコン層の表面に酸化膜を形成する酸化
工程を含むことを特徴とする半導体装置の製造方法によ
り、または気相堆積装置中に設置された基板の温度を第
１の温度に設定する工程と；前記気相堆積装置中にシリ
コンを含む原料ガスを導入し、前記原料ガスを前記第１
の温度に保持された前記基板の表面近傍で分解し、前記
基板表面にアモルファスシリコン層を堆積する堆積工程
と；前記アモルファスシリコン層を堆積する工程の後、
前記気相堆積装置中において前記基板の温度を前記第１
の温度からこれよりも高い、前記アモルファスシリコン
層の結晶化が生じる第２の温度まで昇温させる昇温工程
と；前記基板を前記第２の温度で保持し、前記アモルフ
ァスシリコン層を結晶化させる結晶化工程とよりなる半
導体装置の製造方法において：前記堆積工程の後、前記
昇温工程に先立って、前記気相堆積装置中に、分子中に
酸素を含むガスを、前記アモルファスシリコン層の結晶
化が生じるよりも前に導入し、前記アモルファスシリコ
ン層の表面に酸化膜を、前記アモルファスシリコン層が
結晶化するよりも前に形成する酸化工程を含むことを特
徴とする半導体装置の製造方法により達成する。
【００１９】
【作用】本発明によれば、前記アモルファスシリコン層
の表面に酸化膜を形成することにより、アモルファスシ
リコン層表面を伝わるシリコン原子の拡散が前記酸化膜
により抑止される。その結果、結晶化に付随して生じる
基板平面に対して垂直方法へのシリコンの粒成長が効果
的に抑止される。かかる酸化膜は、従来のスタンドアロ
ーン型のＣＶＤ装置を使用したプロセスにおいて、アモ
ルファスシリコン層が結晶化する際にシリコンの粒成長
およびそれに伴う表面荒れを抑止していたアモルファス
シリコン層表面の自然酸化膜を代替するものと考えられ
る。従来のスタンドアローン型のＣＶＤ装置において
は、アモルファスシリコン層を堆積された後、基板は大
気中に取り出されて次の結晶化の工程までの間、長時間
にわたり放置されていた。このため、従来の工程では、
アモルファスシリコン層の表面に自然酸化膜が必然的に
形成されており、かかる自然酸化膜により、アモルファ
スシリコン層表面に沿ったシリコン原子の拡散が抑止さ
れ、その結果結晶化に伴うシリコンの粒成長が抑止され
ていたものと考えられる。一方、スループットを向上さ
せるためクラスタ式の製造装置を使った場合にはアモル
ファスシリコン層を堆積された基板は実質的に外気中に
取り出されることがなく、その結果表面に自然酸化膜は
形成されない。本発明では、かかる自然酸化膜の代替と
して作用する酸化膜を、酸化ガスを導入することにより
強制的に形成し、もってアモルファスシリコンの結晶化
時におけるシリコンの粒成長を抑止する。
の表面に酸化膜を形成することにより、アモルファスシ
リコン層表面を伝わるシリコン原子の拡散が前記酸化膜
により抑止される。その結果、結晶化に付随して生じる
基板平面に対して垂直方法へのシリコンの粒成長が効果
的に抑止される。かかる酸化膜は、従来のスタンドアロ
ーン型のＣＶＤ装置を使用したプロセスにおいて、アモ
ルファスシリコン層が結晶化する際にシリコンの粒成長
およびそれに伴う表面荒れを抑止していたアモルファス
シリコン層表面の自然酸化膜を代替するものと考えられ
る。従来のスタンドアローン型のＣＶＤ装置において
は、アモルファスシリコン層を堆積された後、基板は大
気中に取り出されて次の結晶化の工程までの間、長時間
にわたり放置されていた。このため、従来の工程では、
アモルファスシリコン層の表面に自然酸化膜が必然的に
形成されており、かかる自然酸化膜により、アモルファ
スシリコン層表面に沿ったシリコン原子の拡散が抑止さ
れ、その結果結晶化に伴うシリコンの粒成長が抑止され
ていたものと考えられる。一方、スループットを向上さ
せるためクラスタ式の製造装置を使った場合にはアモル
ファスシリコン層を堆積された基板は実質的に外気中に
取り出されることがなく、その結果表面に自然酸化膜は
形成されない。本発明では、かかる自然酸化膜の代替と
して作用する酸化膜を、酸化ガスを導入することにより
強制的に形成し、もってアモルファスシリコンの結晶化
時におけるシリコンの粒成長を抑止する。
【００２０】本発明により、構造中にアモルファスシリ
コン層の結晶化により形成されたポリシリコン層を含む
ＤＲＡＭ等の半導体装置を、クラスタ式の製造装置によ
り、高いスループットで、ポリシリコン層に表面荒れを
生じることなく製造することが可能になる。製造される
半導体装置がＤＲＡＭである場合には、アモルファスシ
リコン層の結晶化が生じてもキャパシタを構成するフィ
ン電極の表面を平坦に維持することが可能になり、その
結果電極表面に非常に薄い誘電体膜を、均一な厚さで、
欠陥を生じることなく形成することが可能になる。そこ
で、かかる工程により製造されたＤＲＡＭは、キャパシ
タ誘電体膜の厚さが減少することにより、増大したキャ
パシタ容量を有する。
コン層の結晶化により形成されたポリシリコン層を含む
ＤＲＡＭ等の半導体装置を、クラスタ式の製造装置によ
り、高いスループットで、ポリシリコン層に表面荒れを
生じることなく製造することが可能になる。製造される
半導体装置がＤＲＡＭである場合には、アモルファスシ
リコン層の結晶化が生じてもキャパシタを構成するフィ
ン電極の表面を平坦に維持することが可能になり、その
結果電極表面に非常に薄い誘電体膜を、均一な厚さで、
欠陥を生じることなく形成することが可能になる。そこ
で、かかる工程により製造されたＤＲＡＭは、キャパシ
タ誘電体膜の厚さが減少することにより、増大したキャ
パシタ容量を有する。
【００２１】
【実施例】以下、本発明の第１実施例を、シリコン基板
上に金属−酸化物−金属（ＭＩＭ）キャパシタを形成す
るプロセスについて、図１（Ａ）〜１（Ｄ）を参照しな
がら説明する。
上に金属−酸化物−金属（ＭＩＭ）キャパシタを形成す
るプロセスについて、図１（Ａ）〜１（Ｄ）を参照しな
がら説明する。
【００２２】図１（Ａ）の工程において、ｐ- 型シリコ
ン単結晶よりなる基板２１の表面上にｎ+ 型の拡散領域
２１ａが、形成したいＭＩＭキャパシタに対応して形成
され、さらに基板２１の表面上に、例えば図９（Ａ），
（Ｂ）のクラスタＣＶＤ装置を使った減圧ＣＶＤ法によ
り、前記拡散領域２１ａを覆うようにアモルファスシリ
コン層２２が堆積される。典型的な場合、アモルファス
シリコン層２２は、前記基板２１を図９（Ａ）の反応室
１１ａ中に設置し、反応室１１ａにジシラン（Ｓｉ2 Ｏ
6 ）等の原料ガスを導入し、これを約４５０°Ｃの温度
で熱分解することにより、約１００ｎｍの厚さに形成さ
れる。反応室１１ａの内圧は例えば１０Ｔｏｒｒに設定
される。図示の例では、層２２を形成する際に、ジシラ
ンおよびＮ2 キャリアガスをそれぞれ１０ｃｃ／ｍｉｎ
および１０００ｃｃ／ｍｉｎの流量で供給した。このよ
うにして堆積されたアモルファスシリコン層２２は、粒
界が存在しないため、単結晶基板２１の表面に対応し
た、凹凸が数ナノメートル以下の、非常に平滑な表面を
有する。
ン単結晶よりなる基板２１の表面上にｎ+ 型の拡散領域
２１ａが、形成したいＭＩＭキャパシタに対応して形成
され、さらに基板２１の表面上に、例えば図９（Ａ），
（Ｂ）のクラスタＣＶＤ装置を使った減圧ＣＶＤ法によ
り、前記拡散領域２１ａを覆うようにアモルファスシリ
コン層２２が堆積される。典型的な場合、アモルファス
シリコン層２２は、前記基板２１を図９（Ａ）の反応室
１１ａ中に設置し、反応室１１ａにジシラン（Ｓｉ2 Ｏ
6 ）等の原料ガスを導入し、これを約４５０°Ｃの温度
で熱分解することにより、約１００ｎｍの厚さに形成さ
れる。反応室１１ａの内圧は例えば１０Ｔｏｒｒに設定
される。図示の例では、層２２を形成する際に、ジシラ
ンおよびＮ2 キャリアガスをそれぞれ１０ｃｃ／ｍｉｎ
および１０００ｃｃ／ｍｉｎの流量で供給した。このよ
うにして堆積されたアモルファスシリコン層２２は、粒
界が存在しないため、単結晶基板２１の表面に対応し
た、凹凸が数ナノメートル以下の、非常に平滑な表面を
有する。
【００２３】次に、図１（Ｂ）の工程において、基板２
１を反応室１１ａに保持したまま基板温度を４５０°Ｃ
から６００°Ｃ以上、好ましくは８００°Ｃ程度の第２
の温度まで昇温させる。さらに、前記昇温工程の開始と
同時に、あるいはその途中に、分子中に酸素を含んだ酸
化ガスを反応室１１ａに導入する。図示の例では、基板
温度が８００°Ｃに達した時点で、亜酸化窒素ガス（Ｎ
2 Ｏ）を１０００ｃｃ／ｍｉｎの流量で３０分間導入し
た。反応室１１ａ中に導入されたＮ2 Ｏガスは前記第２
の温度において熱分解を生じ、酸素を放出する。その結
果、このようにして放出された酸素はアモルファスシリ
コン層２２の表面を酸化し、図１（Ｂ）に示すように、
厚さが大略５ｎｍ以下の酸化膜２３がアモルファスシリ
コン層２２の表面に形成される。かかる酸化ガスの熱分
解を誘起するため、前記第２の温度は使用する酸化ガス
の熱分解温度以上の温度に設定される。Ｎ2 Ｏを酸化ガ
スとして使う場合には、熱分解温度は約６００°Ｃであ
り、従って図１（Ｂ）の昇温工程においては前記第２の
温度を６００°Ｃ以上に設定している。
１を反応室１１ａに保持したまま基板温度を４５０°Ｃ
から６００°Ｃ以上、好ましくは８００°Ｃ程度の第２
の温度まで昇温させる。さらに、前記昇温工程の開始と
同時に、あるいはその途中に、分子中に酸素を含んだ酸
化ガスを反応室１１ａに導入する。図示の例では、基板
温度が８００°Ｃに達した時点で、亜酸化窒素ガス（Ｎ
2 Ｏ）を１０００ｃｃ／ｍｉｎの流量で３０分間導入し
た。反応室１１ａ中に導入されたＮ2 Ｏガスは前記第２
の温度において熱分解を生じ、酸素を放出する。その結
果、このようにして放出された酸素はアモルファスシリ
コン層２２の表面を酸化し、図１（Ｂ）に示すように、
厚さが大略５ｎｍ以下の酸化膜２３がアモルファスシリ
コン層２２の表面に形成される。かかる酸化ガスの熱分
解を誘起するため、前記第２の温度は使用する酸化ガス
の熱分解温度以上の温度に設定される。Ｎ2 Ｏを酸化ガ
スとして使う場合には、熱分解温度は約６００°Ｃであ
り、従って図１（Ｂ）の昇温工程においては前記第２の
温度を６００°Ｃ以上に設定している。
【００２４】図１（Ｂ）の工程の後、反応室１１ａの雰
囲気をＮ2 に切り替え、基板温度を約８００°Ｃから１
０００°Ｃ程度の温度に設定し、Ｎ2 を１０００ｃｃ／
ｍｉｎの流量で流しながら約３０分間基板を熱処理す
る。その結果、アモルファスシリコン層２２は図１
（Ｃ）に示すように結晶化して、ポリシリコン層２２’
がアモルファスシリコン層２２を置き換えて形成され
る。かかるアモルファスシリコン層２２の結晶化の際
に、層２２の表面が酸化膜２３で覆われているため層２
２の表面を伝わるシリコン原子の拡散は効果的に抑止さ
れ、ポリシリコン層２２’におけるシリコン結晶粒子
の、特に層表面に対して垂直方向への粒成長が抑止され
る。その結果、図１（Ｃ）の工程で得られたポリシリコ
ン層２２’は元のアモルファスシリコン層２２と同等の
平滑な表面を有する。
囲気をＮ2 に切り替え、基板温度を約８００°Ｃから１
０００°Ｃ程度の温度に設定し、Ｎ2 を１０００ｃｃ／
ｍｉｎの流量で流しながら約３０分間基板を熱処理す
る。その結果、アモルファスシリコン層２２は図１
（Ｃ）に示すように結晶化して、ポリシリコン層２２’
がアモルファスシリコン層２２を置き換えて形成され
る。かかるアモルファスシリコン層２２の結晶化の際
に、層２２の表面が酸化膜２３で覆われているため層２
２の表面を伝わるシリコン原子の拡散は効果的に抑止さ
れ、ポリシリコン層２２’におけるシリコン結晶粒子
の、特に層表面に対して垂直方向への粒成長が抑止され
る。その結果、図１（Ｃ）の工程で得られたポリシリコ
ン層２２’は元のアモルファスシリコン層２２と同等の
平滑な表面を有する。
【００２５】さらに、図１（Ｃ）の工程の後、反応室１
１ａの温度を室温まで降下させ、Ｎ 2 等の不活性ガスを
充填された搬送室１２を通って、基板２１を大気に暴露
することなく第２の反応室１１ｂに送り、反応室１１ｂ
において、約７００〜８００°Ｃの温度で、キャパシタ
の誘電体膜として作用するＳｉＯ2 膜２４を、図１
（Ｄ）に示すようにポリシリコン層２２’上に堆積させ
る。典型的な場合、反応室１１ｂの圧力は約１０Ｔｏｒ
ｒに設定され、ＳｉＯ2 層２４はシラン（ＳｉＨ4）と
Ｎ2 Ｏの反応により、約２０ｎｍの厚さに堆積される。
さらに、このようにして形成されたＳｉＯ2 層２４上
に、キャパシタの対向電極を形成するポリシリコン層２
５を、例えばジシラン（Ｓｉ2 Ｈ6 ）の４００〜６５０
°Ｃにおける熱分解により、１００ｎｍの厚さに堆積す
る。さらにこのようにして得られた層状構造体を図１
（Ｄ）に示すようにパターニングして、キャパシタ電極
として作用するｎ+ 型拡散領域２１ａを露出することに
より所望のキャパシタが形成される。
１ａの温度を室温まで降下させ、Ｎ 2 等の不活性ガスを
充填された搬送室１２を通って、基板２１を大気に暴露
することなく第２の反応室１１ｂに送り、反応室１１ｂ
において、約７００〜８００°Ｃの温度で、キャパシタ
の誘電体膜として作用するＳｉＯ2 膜２４を、図１
（Ｄ）に示すようにポリシリコン層２２’上に堆積させ
る。典型的な場合、反応室１１ｂの圧力は約１０Ｔｏｒ
ｒに設定され、ＳｉＯ2 層２４はシラン（ＳｉＨ4）と
Ｎ2 Ｏの反応により、約２０ｎｍの厚さに堆積される。
さらに、このようにして形成されたＳｉＯ2 層２４上
に、キャパシタの対向電極を形成するポリシリコン層２
５を、例えばジシラン（Ｓｉ2 Ｈ6 ）の４００〜６５０
°Ｃにおける熱分解により、１００ｎｍの厚さに堆積す
る。さらにこのようにして得られた層状構造体を図１
（Ｄ）に示すようにパターニングして、キャパシタ電極
として作用するｎ+ 型拡散領域２１ａを露出することに
より所望のキャパシタが形成される。
【００２６】図１（Ａ）〜１（Ｄ）の工程において、図
１（Ｃ）の工程を第２の反応室１１ｂにおいて実行して
もよい。この場合は、図１（Ｂ）の工程で反応室１１ａ
において酸化膜２３の形成が終了した後、基板２１を直
ちに搬送室１２を介して大気に暴露することなく反応室
１１ｂに送り、アモルファスシリコン層２２を覆う酸化
膜２３上に直接にＳｉＯ2 層２４およびポリシリコン層
２５を逐次堆積する。その際、基板２１は８００°Ｃ以
上の基板温度に保持されるため、図１（Ｃ）の工程と同
様なアモルファスシリコン層２２の結晶化が、層２４，
２５の堆積と同時に進行する。
１（Ｃ）の工程を第２の反応室１１ｂにおいて実行して
もよい。この場合は、図１（Ｂ）の工程で反応室１１ａ
において酸化膜２３の形成が終了した後、基板２１を直
ちに搬送室１２を介して大気に暴露することなく反応室
１１ｂに送り、アモルファスシリコン層２２を覆う酸化
膜２３上に直接にＳｉＯ2 層２４およびポリシリコン層
２５を逐次堆積する。その際、基板２１は８００°Ｃ以
上の基板温度に保持されるため、図１（Ｃ）の工程と同
様なアモルファスシリコン層２２の結晶化が、層２４，
２５の堆積と同時に進行する。
【００２７】図２は図１（Ｃ）の工程で得られた構造に
おけるポリシリコン層２２’の表面、より正確にはポリ
シリコン層２２’の表面を覆う酸化膜２３の表面を原子
間力顕微鏡により観察した結果を示す。図５よりわかる
ように、酸化膜２３、従ってポリシリコン層２２’の表
面は非常に平滑であり、凹凸はせいぜい数ナノメートル
以下と考えられる。
おけるポリシリコン層２２’の表面、より正確にはポリ
シリコン層２２’の表面を覆う酸化膜２３の表面を原子
間力顕微鏡により観察した結果を示す。図５よりわかる
ように、酸化膜２３、従ってポリシリコン層２２’の表
面は非常に平滑であり、凹凸はせいぜい数ナノメートル
以下と考えられる。
【００２８】図３は図１（Ｂ）の工程において、酸化膜
２３をアモルファスシリコン層２２表面に形成する工程
を省略した場合におけるポリシリコン層２２’の表面を
示す図である。図３よりわかるように、酸化膜２３の形
成を省略し、アモルファスシリコン層２２上に直接にＳ
ｉＯ2 層２４を堆積した場合には、アモルファスシリコ
ン層２２の結晶化に伴って著しい粒成長が層２２中に生
じ、これに伴って層２２の表面に数十ナノメートル以
上、殆ど１００ｎｍの高さに達する凹凸が形成されてい
るのがわかる。
２３をアモルファスシリコン層２２表面に形成する工程
を省略した場合におけるポリシリコン層２２’の表面を
示す図である。図３よりわかるように、酸化膜２３の形
成を省略し、アモルファスシリコン層２２上に直接にＳ
ｉＯ2 層２４を堆積した場合には、アモルファスシリコ
ン層２２の結晶化に伴って著しい粒成長が層２２中に生
じ、これに伴って層２２の表面に数十ナノメートル以
上、殆ど１００ｎｍの高さに達する凹凸が形成されてい
るのがわかる。
【００２９】このように、図１（Ｃ）あるいは１（Ｄ）
の工程で形成されるポリシリコン層２２’は非常に平坦
な表面を有するため、その上に堆積される誘電体層２４
はその厚さを非常に薄く形成してもピンホール等の欠陥
を生じることがなく、キャパシタの容量を増大させるこ
とが可能である。
の工程で形成されるポリシリコン層２２’は非常に平坦
な表面を有するため、その上に堆積される誘電体層２４
はその厚さを非常に薄く形成してもピンホール等の欠陥
を生じることがなく、キャパシタの容量を増大させるこ
とが可能である。
【００３０】一方、図４は、図３の実験の場合と同様に
図１（Ｂ）の工程を省略し、アモルファスシリコン層２
２を酸化膜２３を形成することなく結晶化させた場合に
おけるポリシリコン層２３の表面形状を示す図である
が、図４の場合には、図１（Ａ）の工程の後、結晶化工
程の前に約３０分間基板２１をＣＶＤ装置から外気中に
取り出している。外気に晒されている間にアモルファス
シリコン層２２の表面にはある程度自然酸化膜が形成さ
れるものと考えられるが、図４の結果は、このような短
時間の外気への暴露では自然酸化膜の形成は不十分であ
り、アモルファスシリコン層の表面を伝わる原子の拡散
に伴うシリコン結晶の粒成長を効果的に抑止することが
出来ないことを示している。
図１（Ｂ）の工程を省略し、アモルファスシリコン層２
２を酸化膜２３を形成することなく結晶化させた場合に
おけるポリシリコン層２３の表面形状を示す図である
が、図４の場合には、図１（Ａ）の工程の後、結晶化工
程の前に約３０分間基板２１をＣＶＤ装置から外気中に
取り出している。外気に晒されている間にアモルファス
シリコン層２２の表面にはある程度自然酸化膜が形成さ
れるものと考えられるが、図４の結果は、このような短
時間の外気への暴露では自然酸化膜の形成は不十分であ
り、アモルファスシリコン層の表面を伝わる原子の拡散
に伴うシリコン結晶の粒成長を効果的に抑止することが
出来ないことを示している。
【００３１】換言すると、本発明による、アモルファス
シリコン層表面への人工的な酸化膜の形成による、アモ
ルファスシリコン層表面の結晶化時における形状制御
は、アモルファスシリコン層の結晶化が、クラスタ型製
造装置におけるように層形成後直ちに、外気に触れない
ような状況下で生じる場合のみならず、アモルファスシ
リコン層が短時間大気に接触した後で生じる場合におい
ても同様に有用である。
シリコン層表面への人工的な酸化膜の形成による、アモ
ルファスシリコン層表面の結晶化時における形状制御
は、アモルファスシリコン層の結晶化が、クラスタ型製
造装置におけるように層形成後直ちに、外気に触れない
ような状況下で生じる場合のみならず、アモルファスシ
リコン層が短時間大気に接触した後で生じる場合におい
ても同様に有用である。
【００３２】次に、本発明の第２実施例を、図５（Ａ）
〜（Ｃ）、図６（Ｄ）〜（Ｆ）および図７（Ｇ）から
（Ｈ）を参照しながら説明する。
〜（Ｃ）、図６（Ｄ）〜（Ｆ）および図７（Ｇ）から
（Ｈ）を参照しながら説明する。
【００３３】図５（Ａ）を参照するに、ｐ型シリコン基
板３１の表面に、メモリセル領域に対応して薄い酸化膜
３３が形成され、さらにメモリセル領域を画成するよう
に厚いフィールド酸化膜３２が形成される。典型的には
フィールド酸化膜は４００ｎｍ程度の厚さを有するのに
対し、酸化膜３３は約１０ｎｍの厚さに形成される。こ
のようにフィールド酸化膜３２および酸化膜３３が形成
された後、基板３１の表面上には複数のポリシリコンワ
ード線ＷＬが互いに平行に延在するように形成され、ポ
リシリコンワード線ＷＬのうち酸化膜３３上を延在する
部分はトランスファゲートトランジスタＴｒのゲート電
極３５として作用する。その際、ワード線ＷＬ直下の酸
化膜３３はゲート酸化膜を形成する。典型的な場合、ポ
リシリコンワード線ＷＬは、ポリシリコン層を約２００
ｎｍの厚さに堆積し、Ｐイオンを約１×１０20／ｃｍ3
の濃度にイオン注入して導電性を付与した後、パターニ
ングすることにより形成される。さらに、ゲート電極３
５の左右にはｎ+ 型の拡散領域３６，３７が、ゲート電
極３５をマスクとしたイオン注入により、それぞれトラ
ンスファゲートトランジスタのソース領域およびドレイ
ン領域として、通常の如く形成される。その結果、拡散
領域３６をソース、拡散領域３７をドレインとし、ポリ
シリコンゲート電極３５がワード線に接続されたトラン
スファゲートトランジスタＴｒが形成される。
板３１の表面に、メモリセル領域に対応して薄い酸化膜
３３が形成され、さらにメモリセル領域を画成するよう
に厚いフィールド酸化膜３２が形成される。典型的には
フィールド酸化膜は４００ｎｍ程度の厚さを有するのに
対し、酸化膜３３は約１０ｎｍの厚さに形成される。こ
のようにフィールド酸化膜３２および酸化膜３３が形成
された後、基板３１の表面上には複数のポリシリコンワ
ード線ＷＬが互いに平行に延在するように形成され、ポ
リシリコンワード線ＷＬのうち酸化膜３３上を延在する
部分はトランスファゲートトランジスタＴｒのゲート電
極３５として作用する。その際、ワード線ＷＬ直下の酸
化膜３３はゲート酸化膜を形成する。典型的な場合、ポ
リシリコンワード線ＷＬは、ポリシリコン層を約２００
ｎｍの厚さに堆積し、Ｐイオンを約１×１０20／ｃｍ3
の濃度にイオン注入して導電性を付与した後、パターニ
ングすることにより形成される。さらに、ゲート電極３
５の左右にはｎ+ 型の拡散領域３６，３７が、ゲート電
極３５をマスクとしたイオン注入により、それぞれトラ
ンスファゲートトランジスタのソース領域およびドレイ
ン領域として、通常の如く形成される。その結果、拡散
領域３６をソース、拡散領域３７をドレインとし、ポリ
シリコンゲート電極３５がワード線に接続されたトラン
スファゲートトランジスタＴｒが形成される。
【００３４】図５（Ａ）の構造体表面には、図５（Ｂ）
に示すように酸化シリコン層３８が通常通り、ＣＶＤ法
により約１００ｎｍの厚さに形成され、層３８およびそ
の下の層３３を貫通してコンタクトホール３９が、拡散
領域３６の表面がコンタクトホール３９により露出され
るように形成される。さらに、ポリシリコン層４０およ
びＷＳｉ層４１が酸化シリコン層３８上に、それぞれ厚
さ５０ｎｍおよび１００ｎｍで順次堆積され、層４０，
４１はコンタクトホール３９において拡散領域３６の表
面に電気的に接触する。層４０および４１が堆積した
後、ポリシリコン層１０中にはＰイオンが加速電圧７０
ｋｅＶ，ドーズ量４×１０15／ｃｍ2 で導入され、ポリ
シリコン層４０に導電性が付与される。さらに、層４
０，４１をパターニングすることにより、拡散領域３６
と接続されたビット線ＢＬが、トランスファゲートトラ
ンジスタＴｒのソース電極４２として形成される。図５
（Ｂ）の構造を参照。
に示すように酸化シリコン層３８が通常通り、ＣＶＤ法
により約１００ｎｍの厚さに形成され、層３８およびそ
の下の層３３を貫通してコンタクトホール３９が、拡散
領域３６の表面がコンタクトホール３９により露出され
るように形成される。さらに、ポリシリコン層４０およ
びＷＳｉ層４１が酸化シリコン層３８上に、それぞれ厚
さ５０ｎｍおよび１００ｎｍで順次堆積され、層４０，
４１はコンタクトホール３９において拡散領域３６の表
面に電気的に接触する。層４０および４１が堆積した
後、ポリシリコン層１０中にはＰイオンが加速電圧７０
ｋｅＶ，ドーズ量４×１０15／ｃｍ2 で導入され、ポリ
シリコン層４０に導電性が付与される。さらに、層４
０，４１をパターニングすることにより、拡散領域３６
と接続されたビット線ＢＬが、トランスファゲートトラ
ンジスタＴｒのソース電極４２として形成される。図５
（Ｂ）の構造を参照。
【００３５】図５（Ｂ）の構造体はクラスタ式製造装置
の一部を構成するＣＶＤ装置中に導入され、Ｓｉ3 Ｎ4
エッチングストッパ層４３が、ＣＶＤ法により約５０ｎ
ｍの厚さに堆積される。さらに、ＳｉＯ2 層４４および
アモルファスシリコン層４５がエッチングストッパ４３
上に、ＣＶＤ法によりそれぞれ３０ｎｍおよび２０ｎｍ
の厚さで堆積される。アモルファスシリコン層４５は先
の実施例の場合と同様に、４００〜５５０°Ｃ，より好
ましくは４５０°Ｃの温度でジシランの熱分解により堆
積される。もちろん、アモルファスシリコン層４５を形
成するための原料ガスはジシランに限定されるものでは
なく、シラン（ＳｉＨ4 ）あるいはトリシラン（Ｓｉ3
Ｈ8 ）を使ってもよい。
の一部を構成するＣＶＤ装置中に導入され、Ｓｉ3 Ｎ4
エッチングストッパ層４３が、ＣＶＤ法により約５０ｎ
ｍの厚さに堆積される。さらに、ＳｉＯ2 層４４および
アモルファスシリコン層４５がエッチングストッパ４３
上に、ＣＶＤ法によりそれぞれ３０ｎｍおよび２０ｎｍ
の厚さで堆積される。アモルファスシリコン層４５は先
の実施例の場合と同様に、４００〜５５０°Ｃ，より好
ましくは４５０°Ｃの温度でジシランの熱分解により堆
積される。もちろん、アモルファスシリコン層４５を形
成するための原料ガスはジシランに限定されるものでは
なく、シラン（ＳｉＨ4 ）あるいはトリシラン（Ｓｉ3
Ｈ8 ）を使ってもよい。
【００３６】本発明では、アモルファスシリコン層４５
が形成された後、ＣＶＤ装置中にＮ 2 Ｏガスが導入さ
れ、基板温度をＮ2 Ｏの熱分解温度以上に昇温させる。
その結果、アモルファスシリコン層４５の表面には図１
（Ｂ）の酸化膜２３に対応する薄い酸化膜４５ａが形成
される。
が形成された後、ＣＶＤ装置中にＮ 2 Ｏガスが導入さ
れ、基板温度をＮ2 Ｏの熱分解温度以上に昇温させる。
その結果、アモルファスシリコン層４５の表面には図１
（Ｂ）の酸化膜２３に対応する薄い酸化膜４５ａが形成
される。
【００３７】アモルファスシリコン層４５の表面に酸化
膜４５ａを形成した後、基板３１はクラスタ式製造装置
中の搬送室を通って、外気に触れることなくＣＶＤ装置
からイオン注入装置に送られ、イオン注入装置において
加速電圧５ｋｅＶの条件下でＰイオンの注入がドーズ量
４×１０15／ｃｍ2 なされる。
膜４５ａを形成した後、基板３１はクラスタ式製造装置
中の搬送室を通って、外気に触れることなくＣＶＤ装置
からイオン注入装置に送られ、イオン注入装置において
加速電圧５ｋｅＶの条件下でＰイオンの注入がドーズ量
４×１０15／ｃｍ2 なされる。
【００３８】イオン注入がなされた後、基板３１はクラ
スタ式製造装置の搬送室を通って、やはり外気に触れる
ことなくＣＶＤ装置の反応室に戻され、ＳｉＯ2 層４６
がアモルファスシリコン層４５上に約１０００°Ｃの温
度で３０ｎｍの厚さに堆積される。その際、ＳｉＯ2 層
４６の堆積に伴い、アモルファスシリコン層４５は結晶
化しポリシリコン層となる。本発明では、アモルファス
シリコン層４５の表面に酸化膜を形成してあるため、ア
モルファスシリコン層４５の結晶化にあたりその表面が
粒成長により荒れることが生じない。
スタ式製造装置の搬送室を通って、やはり外気に触れる
ことなくＣＶＤ装置の反応室に戻され、ＳｉＯ2 層４６
がアモルファスシリコン層４５上に約１０００°Ｃの温
度で３０ｎｍの厚さに堆積される。その際、ＳｉＯ2 層
４６の堆積に伴い、アモルファスシリコン層４５は結晶
化しポリシリコン層となる。本発明では、アモルファス
シリコン層４５の表面に酸化膜を形成してあるため、ア
モルファスシリコン層４５の結晶化にあたりその表面が
粒成長により荒れることが生じない。
【００３９】次いで、図６（Ｄ）の工程で図５（Ｃ）の
構造体はＣＶＤ装置から取り出され、フォトリソグラフ
ィによりコンタクトホール４７が、基板３１中の拡散領
域３７を露出するように形成される。
構造体はＣＶＤ装置から取り出され、フォトリソグラフ
ィによりコンタクトホール４７が、基板３１中の拡散領
域３７を露出するように形成される。
【００４０】さらに図６（Ｅ）の工程において、図６
（Ｄ）の工程で得られた構造体はＣＶＤ装置に戻され、
アモルファスシリコン層４８が４５０°ＣにおけるＣＶ
Ｄプロセスにより、約２０ｎｍの厚さに堆積される。そ
の結果、アモルファスシリコン層４８はコンタクトホー
ル４７の側壁および露出された拡散領域３７の表面を覆
う。さらに、本発明では、アモルファスシリコン層４８
を堆積した後基板温度を８００°Ｃまで昇温させ、Ｎ2
Ｏガスを導入することにより、層４８の表面に薄い酸化
膜４８ａを形成する。このようにしてアモルファスシリ
コン層４８を形成された後、アモルファスシリコン層４
８は引続きＮ2 中における８００°Ｃの熱処理により結
晶化され、ポリシリコン層とされる。図示の構造体は上
記の処理の後、ＣＶＤ装置からイオン注入装置にクラス
タ装置の搬送室を通って移され、Ｐのイオン注入により
アモルファスシリコン層に導電性が付与される。さら
に、Ｓｉ3 Ｎ4 層４４をエッチングストッパとして層４
５〜４９をＲＩＥ法によりパターニングすることによ
り、図６（Ｅ）に示すようにスタックトフィン電極５０
が形成される。図６（Ｅ）の構造においても、アモルフ
ァスシリコン層４８を結晶化する際に酸化膜４８ａが表
面に形成されているため、シリコン結晶の粒成長による
表面の荒れは生じない。
（Ｄ）の工程で得られた構造体はＣＶＤ装置に戻され、
アモルファスシリコン層４８が４５０°ＣにおけるＣＶ
Ｄプロセスにより、約２０ｎｍの厚さに堆積される。そ
の結果、アモルファスシリコン層４８はコンタクトホー
ル４７の側壁および露出された拡散領域３７の表面を覆
う。さらに、本発明では、アモルファスシリコン層４８
を堆積した後基板温度を８００°Ｃまで昇温させ、Ｎ2
Ｏガスを導入することにより、層４８の表面に薄い酸化
膜４８ａを形成する。このようにしてアモルファスシリ
コン層４８を形成された後、アモルファスシリコン層４
８は引続きＮ2 中における８００°Ｃの熱処理により結
晶化され、ポリシリコン層とされる。図示の構造体は上
記の処理の後、ＣＶＤ装置からイオン注入装置にクラス
タ装置の搬送室を通って移され、Ｐのイオン注入により
アモルファスシリコン層に導電性が付与される。さら
に、Ｓｉ3 Ｎ4 層４４をエッチングストッパとして層４
５〜４９をＲＩＥ法によりパターニングすることによ
り、図６（Ｅ）に示すようにスタックトフィン電極５０
が形成される。図６（Ｅ）の構造においても、アモルフ
ァスシリコン層４８を結晶化する際に酸化膜４８ａが表
面に形成されているため、シリコン結晶の粒成長による
表面の荒れは生じない。
【００４１】次に、図６（Ｆ）の工程において、酸化シ
リコン層４４，４６はウェットエッチング法により選択
的に除去される。図６（Ｆ）のエッチング工程により、
酸化膜４５ａ，４８ａも酸化シリコン層４４および４６
と同時に除去される。さらに図７（Ｇ）の工程で、ポリ
シリコンフィンキャパシタ５０の表面にＳｉ3 Ｎ4 膜５
３が、８００°ＣでのＣＶＤ法により約７ｎｍの厚さに
堆積される。その際、ポリシリコンフィンキャパシタ５
０は、アモルファスシリコン層を、シリコン結晶の粒成
長を酸化膜４５ａ，４８ａにより抑止しながら結晶化し
て形成したものであるため、表面が非常に平滑で、堆積
されるＳｉ3 Ｎ4 膜５３の厚さが薄くてもピンホール等
の欠陥は殆ど形成されない。
リコン層４４，４６はウェットエッチング法により選択
的に除去される。図６（Ｆ）のエッチング工程により、
酸化膜４５ａ，４８ａも酸化シリコン層４４および４６
と同時に除去される。さらに図７（Ｇ）の工程で、ポリ
シリコンフィンキャパシタ５０の表面にＳｉ3 Ｎ4 膜５
３が、８００°ＣでのＣＶＤ法により約７ｎｍの厚さに
堆積される。その際、ポリシリコンフィンキャパシタ５
０は、アモルファスシリコン層を、シリコン結晶の粒成
長を酸化膜４５ａ，４８ａにより抑止しながら結晶化し
て形成したものであるため、表面が非常に平滑で、堆積
されるＳｉ3 Ｎ4 膜５３の厚さが薄くてもピンホール等
の欠陥は殆ど形成されない。
【００４２】さらに、図７（Ｇ）の工程の後、ポリシリ
コン層５４が図７（Ｇ）の構造上に図７（Ｈ）に示すよ
うに堆積され、ポリシリコン層５４はスタックトフィン
キャパシタの対向電極を構成する。ポリシリコン層５４
の堆積の後、ＰＯＣｌ3 を使った熱拡散プロセスにより
ポリシリコン層５４にＰをドープし、これに導電性を付
与する。さらに、ＳＯＧやＢＰＳＧ等による平坦化層５
５を形成した後配線５６を形成し、ＤＲＡＭが完成す
る。
コン層５４が図７（Ｇ）の構造上に図７（Ｈ）に示すよ
うに堆積され、ポリシリコン層５４はスタックトフィン
キャパシタの対向電極を構成する。ポリシリコン層５４
の堆積の後、ＰＯＣｌ3 を使った熱拡散プロセスにより
ポリシリコン層５４にＰをドープし、これに導電性を付
与する。さらに、ＳＯＧやＢＰＳＧ等による平坦化層５
５を形成した後配線５６を形成し、ＤＲＡＭが完成す
る。
【００４３】上記の第１および第２の実施例において、
アモルファスシリコン層表面に酸化層を形成するために
ＣＶＤ装置中に供給される酸化ガスはＮ2 Ｏに限定され
るものではなく、Ｏ2 ，あるいは酸素を分子中に含む例
えばＮＯｘ，ＣＯ，ＣＯ2 等、他のガスであってもよ
い。
アモルファスシリコン層表面に酸化層を形成するために
ＣＶＤ装置中に供給される酸化ガスはＮ2 Ｏに限定され
るものではなく、Ｏ2 ，あるいは酸素を分子中に含む例
えばＮＯｘ，ＣＯ，ＣＯ2 等、他のガスであってもよ
い。
【００４４】以上、本発明を実施例について説明した
が、本発明は上記の実施例に限定されるものではなく、
本発明の要旨内において様々な変形・変更が可能であ
る。
が、本発明は上記の実施例に限定されるものではなく、
本発明の要旨内において様々な変形・変更が可能であ
る。
【００４５】
【発明の効果】本発明によれば、アモルファスシリコン
層が結晶化する際に、アモルファスシリコン層表面に人
工的に酸化膜を形成することにより、結晶化時における
アモルファスシリコン層表面のシリコン結晶の粒成長を
効果的に抑止することができ、結晶化の結果形成される
ポリシリコン層の表面形状を平坦に制御することができ
る。このため、ポリシリコン層の表面に非常に薄い誘電
体層を、欠陥を生じることなく形成することが可能にな
る。
層が結晶化する際に、アモルファスシリコン層表面に人
工的に酸化膜を形成することにより、結晶化時における
アモルファスシリコン層表面のシリコン結晶の粒成長を
効果的に抑止することができ、結晶化の結果形成される
ポリシリコン層の表面形状を平坦に制御することができ
る。このため、ポリシリコン層の表面に非常に薄い誘電
体層を、欠陥を生じることなく形成することが可能にな
る。
【図１】（Ａ）〜（Ｄ）は本発明の第１実施例によるＭ
ＩＭキャパシタの製造工程を示す図である。
ＩＭキャパシタの製造工程を示す図である。
【図２】本発明の方法により得られるポリシリコン層の
表面形状を示す図である。
表面形状を示す図である。
【図３】アモルファスシリコン層を堆積後、直ちに結晶
化させた場合のポリシリコン層の表面形状を示す図であ
る。
化させた場合のポリシリコン層の表面形状を示す図であ
る。
【図４】アモルファスシリコン層を堆積後、短時間の大
気暴露の後結晶化指せた場合のポリシリコン層の表面形
状を示す図である。
気暴露の後結晶化指せた場合のポリシリコン層の表面形
状を示す図である。
【図５】（Ａ）〜（Ｃ）は本発明の第２実施例によるＤ
ＲＡＭの製造工程を示す図（その一）である。
ＲＡＭの製造工程を示す図（その一）である。
【図６】（Ｄ）〜（Ｆ）は本発明の第２実施例によるＤ
ＲＡＭの製造工程を示す図（その二）である。
ＲＡＭの製造工程を示す図（その二）である。
【図７】（Ｇ）〜（Ｈ）は本発明の第２実施例によるＤ
ＲＡＭの製造工程を示す図（その三）である。
ＲＡＭの製造工程を示す図（その三）である。
【図８】従来のスタックトフィンキャパシタの構成を示
す断面図である。
す断面図である。
【図９】（Ａ），（Ｂ）は本発明で使用するクラスタ式
のＣＶＤ装置の概略的構成を示す図である。
のＣＶＤ装置の概略的構成を示す図である。
【図１０】本発明で使用する別のクラスタ式ＣＶＤ装置
の概略的構成を示す図である。
の概略的構成を示す図である。
１，２１，３１ 基板 ２，３２ フィールド酸化膜 ４，７，２１ａ，３６，３７ 拡散領域 ５，８，３９，４７ コンタクトホール ６，５０ スタックトフィンキャパシタ ６ａ 根幹部 ６ｂ〜６ｄ フィン ６ｅ 誘電体層 ６ｆ 対向電極 ２２，４５，４８ アモルファスシリコン層 ２２’ ポリシリコン電極 ２３，４５ａ，４８ａ 酸化膜 ２４ 誘電体膜 ２５ 対向電極 ３３ ゲート酸化膜 ３４，４４，４６ 酸化シリコン層 ３５ ゲート電極 ４２ ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (56)参考文献 特開 平３−8367（ＪＰ，Ａ) 特開 平５−48031（ＪＰ，Ａ) 特開 平６−232369（ＪＰ，Ａ) 特開 平４−44263（ＪＰ，Ａ) 特開 平４−113621（ＪＰ，Ａ) 特開 平１−270313（ＪＰ，Ａ) 特開 平１−66928（ＪＰ，Ａ) 特開 平２−81421（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．91，Ｎｏ．487（ＥＤ91 181−192) （1992），ｐｐ．19−23 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/108 H01L 21/8242 H01L 27/10 H01L 21/20 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (9)
- 【請求項１】 気相堆積装置中に設置された基板の温度
を第１の温度に設定する工程と；前記気相堆積装置中に
シリコンを含む原料ガスを導入し、前記原料ガスを前記
第１の温度に保持された前記基板の表面近傍で分解し、
前記基板表面にアモルファスシリコン層を堆積する堆積
工程と；前記アモルファスシリコン層を堆積する工程の
後、前記気相堆積装置中において前記基板の温度を前記
第１の温度からこれよりも高い、前記アモルファスシリ
コン層の結晶化が生じる第２の温度まで昇温させる昇温
工程と；前記基板を前記第２の温度で保持し、前記アモ
ルファスシリコン層を結晶化させる結晶化工程とよりな
る半導体装置の製造方法において： 前記昇温工程は、前記気相堆積装置中に、分子中に酸素
を含む酸化ガスを、前記アモルファスシリコン層の結晶
化が生じるよりも前に導入し、前記アモルファスシリコ
ン層の表面に酸化膜を形成する酸化工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 さらに、前記アモルファスシリコン層を
結晶化させる工程により形成されたポリシリコン層上
に、誘電体膜を堆積する工程と；前記誘電体膜上にポリ
シリコン電極層を堆積する工程とを含むことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記酸化ガスは分子中に酸素以外の別の
元素をさらに含むことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記酸化ガスはＮ2Ｏ，ＮＯx，ＣＯ，Ｃ
Ｏ2，Ｏ2よりなる群より選ばれることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 前記酸化ガスは、前記昇温工程の開始と
実質的に同時に前記気相堆積装置中に導入されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記酸化ガスは、前記基板温度が前記酸
化ガス分子の熱分解温度に到達した時点で前記気相堆積
装置中に導入されることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項７】 前記酸化工程は、前記酸化膜を５ｎｍ以
下の厚さに形成するように実行されることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記昇温工程は、前記堆積装置中におい
て、前記堆積工程に続いて実質的に連続して実行される
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項９】 気相堆積装置中に設置された基板の温度
を第１の温度に設定する工程と；前記気相堆積装置中に
シリコンを含む原料ガスを導入し、前記原料ガスを前記
第１の温度に保持された前記基板の表面近傍で分解し、
前記基板表面にアモルファスシリコン層を堆積する堆積
工程と；前記アモルファスシリコン層を堆積する工程の
後、前記気相堆積装置中において前記基板の温度を前記
第１の温度からこれよりも高い、前記アモルファスシリ
コン層の結晶化が生じる第２の温度まで昇温させる昇温
工程と；前記基板を前記第２の温度で保持し、前記アモ
ルファスシリコン層を結晶化させる結晶化工程とよりな
る半導体装置の製造方法において： 前記堆積工程の後、前記昇温工程に先立って、前記気相
堆積装置中に、分子中に酸素を含むガスを、前記アモル
ファスシリコン層の結晶化が生じるよりも前に導入し、
前記アモルファスシリコン層の表面に酸化膜を、前記ア
モルファスシリコン層が結晶化するよるも前に形成する
酸化工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22919693A JP3313840B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置の製造方法 |
| US08/559,813 US5843829A (en) | 1993-09-14 | 1995-11-17 | Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof |
| US09/069,170 US6300217B1 (en) | 1993-09-14 | 1998-04-29 | Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22919693A JP3313840B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786431A JPH0786431A (ja) | 1995-03-31 |
| JP3313840B2 true JP3313840B2 (ja) | 2002-08-12 |
Family
ID=16888321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22919693A Expired - Fee Related JP3313840B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5843829A (ja) |
| JP (1) | JP3313840B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JP3313840B2 (ja) | 1993-09-14 | 2002-08-12 | 富士通株式会社 | 半導体装置の製造方法 |
| KR970004054A (ko) * | 1995-06-24 | 1997-01-29 | 반도체 소자의 폴리실리콘층 형성방법 | |
| US6703672B1 (en) * | 1995-09-29 | 2004-03-09 | Intel Corporation | Polysilicon/amorphous silicon composite gate electrode |
| KR100238249B1 (ko) * | 1997-07-30 | 2000-01-15 | 윤종용 | 고유전체 커패시터의 제조방법 |
| KR100258979B1 (ko) * | 1997-08-14 | 2000-06-15 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
| JPH11214646A (ja) * | 1998-01-28 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR100282709B1 (ko) * | 1998-08-28 | 2001-03-02 | 윤종용 | 반구형 실리콘을 이용한 캐패시터의 제조 방법 |
| US6083790A (en) * | 1999-02-11 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for making y-shaped multi-fin stacked capacitors for dynamic random access memory cells |
| US6207584B1 (en) * | 2000-01-05 | 2001-03-27 | International Business Machines Corp. | High dielectric constant material deposition to achieve high capacitance |
| DE10034942B4 (de) * | 2000-07-12 | 2004-08-05 | Infineon Technologies Ag | Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung |
| US6916740B2 (en) * | 2001-06-25 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | Method of forming smooth polycrystalline silicon electrodes for molecular electronic devices |
| US20040121566A1 (en) * | 2002-12-23 | 2004-06-24 | Infineon Technologies North America Corp | Method to produce low leakage high K materials in thin film form |
| JP2007266482A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 生産システム及び電子装置の製造方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| US4757360A (en) * | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4814291A (en) * | 1986-02-25 | 1989-03-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making devices having thin dielectric layers |
| JPS6310573A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5514885A (en) * | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
| US4748133A (en) * | 1987-06-26 | 1988-05-31 | Motorola Inc. | Deposition of amorphous silicon for the formation of interlevel dielectrics in semiconductor memory devices |
| US5210598A (en) * | 1988-08-23 | 1993-05-11 | Seiko Epson Corporation | Semiconductor element having a resistance state transition region of two-layer structure |
| US5045488A (en) * | 1990-01-22 | 1991-09-03 | Silicon Storage Technology, Inc. | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device |
| JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
| EP0473194A3 (en) * | 1990-08-30 | 1992-08-05 | Nec Corporation | Method of fabricating a semiconductor device, especially a bipolar transistor |
| JPH0834198B2 (ja) * | 1990-11-28 | 1996-03-29 | 信越半導体株式会社 | Ｓｏｉ基板における単結晶薄膜層の膜厚制御方法 |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2796656B2 (ja) * | 1992-04-24 | 1998-09-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR950005485B1 (ko) * | 1992-09-29 | 1995-05-24 | 주식회사금성사 | 박막트랜지스터 및 그 제조방법 |
| JPH06140631A (ja) * | 1992-10-28 | 1994-05-20 | Ryoden Semiconductor Syst Eng Kk | 電界効果型薄膜トランジスタおよびその製造方法 |
| US5563093A (en) * | 1993-01-28 | 1996-10-08 | Kawasaki Steel Corporation | Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes |
| JPH06260644A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| US5272104A (en) * | 1993-03-11 | 1993-12-21 | Harris Corporation | Bonded wafer process incorporating diamond insulator |
| US5429966A (en) * | 1993-07-22 | 1995-07-04 | National Science Council | Method of fabricating a textured tunnel oxide for EEPROM applications |
| JP3313840B2 (ja) | 1993-09-14 | 2002-08-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US5776809A (en) * | 1996-06-10 | 1998-07-07 | Micron Technology, Inc. | Method for forming a capacitor |
-
1993
- 1993-09-14 JP JP22919693A patent/JP3313840B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-17 US US08/559,813 patent/US5843829A/en not_active Expired - Fee Related
-
1998
- 1998-04-29 US US09/069,170 patent/US6300217B1/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．９１，Ｎｏ．４８７（ＥＤ９１ １８１−１９２）（１９９２），ｐｐ．１９−２３ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6300217B1 (en) | 2001-10-09 |
| US5843829A (en) | 1998-12-01 |
| JPH0786431A (ja) | 1995-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3313840B2 (ja) | 半導体装置の製造方法 | |
| JPH0629219A (ja) | 気相核生成を利用したポリシリコンのテクスチヤ化方法 | |
| US5208479A (en) | Method of increasing capacitance of polycrystalline silicon devices by surface roughening and polycrystalline silicon devices | |
| KR100299784B1 (ko) | 요철상폴리실리콘층의형성방법및이방법의실시에사용되는기판처리장치와반도체메모리디바이스 | |
| JPH11214661A (ja) | Ｈｓｇを含むキャパシタの製造方法 | |
| JPH08250665A (ja) | 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 | |
| US5854095A (en) | Dual source gas methods for forming integrated circuit capacitor electrodes | |
| JPH08330543A (ja) | 半導体素子のキャパシター製造方法 | |
| US6649466B2 (en) | Method of forming DRAM circuitry | |
| JP2674963B2 (ja) | Ｄｒａｍセルのキャパシター製造方法 | |
| JPH05315543A (ja) | 半導体装置およびその製造方法 | |
| JP2590746B2 (ja) | 半導体装置の製造方法 | |
| US5858853A (en) | Method for forming capacitor electrode having jagged surface | |
| JP3149910B2 (ja) | 半導体装置の製造方法 | |
| JP2894361B2 (ja) | 半導体装置およびその製造方法 | |
| US6632721B1 (en) | Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains | |
| US20070042574A1 (en) | Method for manufacturing a semiconductor device | |
| JP2000196035A (ja) | メモリ素子のキャパシタ製造方法 | |
| JPH1022467A (ja) | 半導体装置及びその製造方法 | |
| JP3075620B2 (ja) | 半導体装置の製造方法 | |
| JP2000150511A (ja) | 酸化タンタル膜の熱処理方法 | |
| KR100301037B1 (ko) | 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법 | |
| JPH07111253A (ja) | シリサイド形成方法および半導体装置の製造方法 | |
| JPH0555142A (ja) | 非晶質半導体層の結晶化方法 | |
| JP2001196562A (ja) | シリンダー型容量素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020521 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080531 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090531 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |