KR100282709B1 - 반구형 실리콘을 이용한 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 노드간의 단락을 방지하는 HSG를 이용한 DRAM 셀 캐패시터의 제조 방법을 개시한 것으로, 절연층 상부에 노출된 스토리지 노드의 표면상에 HSG막이 형성된 다음, 상기 스토리지 노드를, 결정화 온도에서 어닐링하므로서 스토리지 노드 표면층의 결정 상태를 안정화한다. 이러한 스토리지노드 표면층의 결정상태를 안정화하는 것에 의해서, HSG 입자가 후속의 세정 공정에 취약한 문제점, 즉 HSG 입자가 후속 세정 공정에서 식각되어 떨어져 나가는 문제점이 방지될 수 있다. 그 결과, 스토리지 노드간의 단락이 발생되는 것을 방지할 수 있어, 안정적인 DRAM 셀의 특성 및 수율이 얻게 된다.
Description
본 발명은 반구형 실리콘(이하 'HSG'라 함)을 이용하는 캐패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 캐패시터 형성시 HSG 입자가 후속 세정 공정에서 식각되어 떨어져 나감으로써 발생하는 스토리지 노드간의 전기적 단락을 방지할 수 있는 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
고집적 DRAM을 형성하기 위해서 메모리 셀의 크기는 축소되어야 한다. 그러나, 메모리 셀 크기의 축소는 정전용량 감소를 수반한다. DRAM 셀 캐패시터에서 전하(charge)는 지속적으로 유실(drain)되며, 캐패시터내에 항상 판독 가능한 수준의 전하량을 유지하기 위해서는 주기적인 리프레쉬(refresh)가 필요하다. 그러나, DRAM 캐패시터의 정전용량이 작아지면 더욱 잦은 리프레쉬를 필요로 한다. DRAM 캐패시터의 리프레쉬 동작중에는 독출(reading)과 기입(writing)이 불가능하므로 리프레쉬의 횟수가 증가하는 것은 바람직하지 못하다. 따라서, 고집적, 고속동작의 추세에 부응하기 위해서는 가능한 한 큰 정전용량을 갖는 DRAM 캐패시터가 필요하다. 메모리 셀 크기는 계속적인 감소추세에 있으며, 따라서 더욱 큰 정전용량을 갖는 스토리지 노드를 형성하기 위해서는 단위 면적당 정전용량을 증가시킬 수 있는 방법이 요구된다.
DRAM 셀 캐패시터의 정전용량(capacitance)를 향상시키는 방법중의 하나가 스토리지 노드의 표면적을 증가시키는 것이다. 이를 실현하기 위해 스토리지 노드 표면에 HSG를 형성하는 방법이 사용된다.
HSG를 이용한 스토리지 노드 형성 방법에는 저압 기상 증착법(이하 'LPCVD'라 함), 플라즈마 증착법(plasma deposition)(U.S.P 5,753,559, 1998) 및 분자 빔 증착법(molecular beam deposition)(Appl. Phys. Lett., Vol 61, No. 2, 13 July 1992)등이 있다. LPCVD법을 사용하면 간단한 공정으로 같은 크기의 평면 스토리지 노드에 비해 1.8배 가량의 정전용량을 얻을 수 있으나, 입자 크기와 입자 밀도가 불균일한 문제점이 있어 정전용량의 제어가 어렵다. 또한 매우 엄격한 온도 조절(±3℃)이 요구됨으로써 양산을 위한 재현성을 확보하기 어렵다. LPCVD법에서 HSG 입자의 성장 온도 이상의 근소한 온도 상승도 스토리지 노드 표면의 편평화를 유발하여 HSG 입자는 성장되지 않는다. 이것은 HSG막 증착 공정중에 온도 상승에 의해 실리콘 원자의 이동도(mobility)가 증가하기 때문이다. 그러나, 상기 LPCVD법이 후속 등온 어닐링(isothermal annealing) 공정과 병합되면 효과적인 HSG 형성 방법으로 사용될 수 있다.
플라즈마 증착법(plasma deposition)에 사용될 수 있는 기술로는 RF 스퍼터링(RF sputtering), 직류 스퍼터링(DC sputtering), 전자 사이클로트론 공명 CVD(electron cyclotron resonance CVD), 플라즈마 강화 CVD (plasma enhanced CVD) 및 RF-CVD(radio frequency CVD)등이 있다. 플라즈마 증착법을 이용한 HSG막 형성 방법의 장점은 기판온도에 대한 제약이 거의 없다는 점이다. 실제로, 200℃ 내지 500℃의 온도 범위에서 성공적으로 HSG막질이 형성되는 기술이 U.S. Patent 5,753,559에 개시되었다. 이에 비해 분자 빔 증착법(MBD)에 의한 HSG는 초고진공(ultra high vacuum) 어닐링공정과 병합함으로써 균일한 입자 크기(grain size)를 재현성있게 얻을 수 있다.
도 1A 내지 도 1C는 통상적인 HSG 형성방법의 공정들을 보여주는 단면도이다.
도 1A를 참조하면, 편의상 미도시되었지만, 커패시터의 하부전극을 형성하기 위하여 기판 또는 층간절연막상에 형성된 비정질 실리콘막(4)이 형성된다. 이 비정질 실리콘막(4)은 예를들어 N형의 불순물이 도핑된 실리콘막의 증착에 의해 형성된다. 또한 실리콘막의 증착은 비정질상태가 되는 증착온도범위에서 실행된다. 이어, 통상의 사진식각공정을 거쳐서 비정질실리콘의 하부전극패턴을 형성한 다음, 상기 비정질 실리콘이 놓여진 반응챔버내에 사일레인(SiH4)가스 또는 다이사일레인(Si2H6)가스등의 실리콘 소오스가스를 공급하여 상기 비정질 실리콘(4)의 하부전극패턴의 표면에 미세결정핵(seed crystal: 5A)이 형성된다.
도 1B에서, 상기 실리콘 소오스가스의 공급을 차단시킨 다음, 고온에서 열처리를 하면 상기 비정질 실리콘(4)의 실리콘원자들이, 화살표의 방향으로 나타낸 바와같이, 상기 미세결정핵(5A)으로 이동하는 것에 의해 상기 미세결정핵(5A)이 성장한다. 계속해서, 소정시간동안 열처리를 진행하면 도 1C에 도시된 바와같이 상기 하부전극표면에 소망했던 사이즈를 갖는 HSG막 또는 HSG입자(5)가 형성된다. 이때, 상기 HSG입자(5)는 특정한 배향을 갖는 결정으로 성장된 것이고, 그리고 상기 비정질 실리콘막인 하부전극의 실리콘은 상기 고온열처리과장에서 일부분이 결정화된다.
그러나, 상술한 방법에 의해 제조된 HSG입자(5)의 목부분은, 상기 미세결정핵(5A)의 주변에 있는 비정질 실리콘막(4)의 실리콘원자들이 상기 미세결정핵(5A)으로 이동하기 때문에, 가늘어진다.
또한 미도시되었지만, 최종 성장된 HSG 입자(5)는 대부분 도 1C와같이 소망했던 형상으로 성장되지만, 일부분은 HSG 목부분이 없는 구조의 HSG 입자, 즉 비정질 실리콘막(4)인 벌크내에 박혀져 있는 HSG 입자가 형성될 수 도 있다. 이러한 구조의 HSG 입자는 그 천이영역까지도 결정화되어 결정적으로는 안정하나 더 이상 성장하지 못한 형상을 갖는다. 따라서 이러한 HSG 입자는 정상적으로 성장된 HSG 입자보다 크기가 작다.
도 2는 상술한 종래 HSG 형성방법을 이용하여 형성된 DRAM 셀 캐패시터에서 발생할 수 있는 문제점을 설명하기 위한 단면도이다.
도 2를 참고하면, 종래의 HSG 형성방법을 이용하여 기판(1)상에 형성된 스토리지노드(4)의 표면상에 HSG막 또는 HSG입자(5)가 형성된 다음, 통상 기판의 세정공정이 실행된다. 이러한 세정공정은 상술한 종래의 HSG 형성방법으로 HSG 입자(5)를 형성한 다음에 실행되는 켜패시터의 유전체막을 형성하기 전에 전체의 실리콘 표면에 형성된 자연산화막을 제거하기 위해 실행되어야 한다.
이때, 상술한 종래의 HSG 형성방법으로 상기 HSG막(5)이 형성될 때, 도 2의 부분확대도, 즉 점선으로 표시된 부분에서와같이 HSG입자의 목부분이 가늘어지는 것 때문에, 후속의 세정공정에서 세정 용액(예를 들어 SC1, HF 또는 묽은 LAL)에 의해 HSG 입자(5)의 목부분이 도 2에서와같이 용이하게 식각되어 떨어져 나간다. 이 떨어져나간 HSG 입자(5)에 의해 도 2와같이 스토리지 노드(4)간에 단락이 발생되는 심각한 문제점을 일으킨다. 상기 SC1(special cleaning-1)은 NH4OH, H2O2및 DI (deionized water)의 혼합용액이고, 그리고 LAL은 NH4F 및 HF의 혼합용액이다.
여기서 우리는 실리콘에 대한 세정용액(특히, SC1)의 식각속도는 결정질보다 비정질인 경우가 더욱 빠르다는 것에 주목해야 한다. 이 발명은 형성된 HSG 입자 및 HSG 입자주변에 있는 비정질 실리콘의 하부전극의 실리콘이 완전히 결정화되면 후속의 세정공정에 의해 HSG 입자의 식각능력이 급격히 저하되는 것에 착안하여 제안된 것이다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, HSG 입자가 후속 세정 공정에서 떨어져 나가는 것을 방지하여, HSG 입자가 떨어져 나가 스토리지 노드간의 단락을 유발하는 것을 방지할 수 있는 HSG를 이용한 DRAM 셀 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1C는 종래의 HSG 형성방법의 제조공정들을 보여주는 단면도;
도 2는 종래의 HSG 형성방법에 따라 제조된 DRAM 셀 캐패시터의 문제점을 설명하기 위한단면도;
도 3A 내지 3D는 본 발명의 방법개념을 이용하여 HSG 형성 방법을 보여주는 단면도;
도 4A 내지 도 4E는 본 발명의 방법개념이 적용된 제1실시예에 따른 DRAM 셀 캐패시터의 제조 방법을 보여주는 단면도;
도 5는 도 4D에 표시된 참조 번호 90의 확대도로서 본 발명의 효과를 설명하기 위한 도면;
도 6A 내지 도 6F는 본 발명의 방법개념이 적용된 제2실시예에 따른 DRAM 셀 캐패시터의 제조방법을 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 20 : 층간 절연막
25 : 콘택홀 30 : 도전층
40 : 실리콘 미세결정핵 60, 60a : HSG
95 : 절연막 101 : 비정질 영역 벌크
102 : 비정질 영역 표면층 103 : 천이 영역
104 : 결정 영역
(구성)
상술한 목적을 달성하기 위한 본 발명에 일 특징에 따른 디램 셀 캐패시터의 제조방법은, 반도체 기판 상에 형성된 스토리지 노드를 형성한 다음, 이 스토리지 노드의 표면상에 HSG막을 형성하며, 상기 스토리지 노드의 표면층과 상기 HSG막의 목부분의 결정 상태를 고온 어닐링 공정에 의해 안정화시키는 단계를 포함한다. 상기 HSG막과 스토리지 노드는 상기 HSG막형성공정에서 비정질 영역의 벌크와, 비정질 영역의 천이영역을 포함하는 표면층 및, 결정 영역으로 구성되며, 고온 어닐링 공정에 의해 상기 비정질 영역의 천이영역을 포함하는 표면층이 결정화된다.
이 방법에 있어서, 상기 고온의 어닐링 공정을 수행하기 전에 상기 HSG막 및 스토리지 노드 표면상에 절연막을 형성하는 단계가 더 포함될 수 있다. 상기 절연막은 진공 브레이크방법으로 형성되는 자연산화막일 수 있고 또는 산화막형성방법에 의한 형성된 산화막일 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 어닐링 공정을 수행하기 전에 상기 HSG막 및 스토리지 노드 표면상에 절연막을 형성하는 단계를 더 포함할 수 있고, 이 절연막은 어닐링 공정에 수반되는 원자 이동을 억제하는 역할을 한다.
(작용)
본 발명의 실시예에 따른 HSG를 이용한 DRAM 셀 캐패시터의 제조 방법에 따르면, 절연층 상부에 노출된 스토리지 노드의 표면상에 HSG막이 형성된 다음, 상기 스토리지 노드를 결정화 온도에서 HSG막이 형성된 스토리지 노드를 어닐링하여 스토리지 노드의 표면층의 결정 상태를 안정화시킨다. 이와 같은 제조 방법에 의해서, 후속 세정 공정에서 HSG 입자가 식각되어 떨어져 나가는 것을 방지하여, HSG 입자가 떨어져 나가 스토리지 노드간의 단락을 유발하는 것을 방지할 수 있다. 이렇게 함으로써, 안정적인 DRAM 셀의 특성 및 수율을 얻을 수 있다.
[본 발명의 방법개념]
도 3A 내지 도 3D는 본 발명의 방법개념을 이용하여 도전층상에 HSG막을 형성하는 방법을 보여주는 단면도이다.
도 3A에서, 반도체기판(10)상에 층간 절연막(20)이 증착되어 있고, 그리고 이 층간절연막(20)상에는 도전층으로서 비정질 실리콘막(30)이 형성되어 있다. 이 도전층(30)은, 도핑되지 않은 실리콘막의 증착, 또는 N형 불순물 예를 들어, 인(Phosphorus)으로 도핑된 실리콘막의 증착에 의해 형성될 수 있다. 상기 도핑되지 않은 실리콘막은 그 위에 HSG막의 형성후에, 도전층(30)표면에 형성되는 HSG입자들이 파괴되어 상실되지 않을 정도로, 이온주입등을 통하여 불순물이 주입된다.
한편, 상기 N형 불순물이 도핑된 실리콘막으로 도전층(30)이 형성되면, 이때 실리콘막의 증착온도를 510℃∼530℃ 범위내에서 조절하여 비정질(amorphous)막이 되도록 한다. 잘 알려져 있는 바와 같이, 비정질이 아닌 막질, 예를 들어 폴리 실리콘(polycrystalline silicon)막상에서는 균일한 HSG막을 얻기가 어렵다. 이는 하부막질(substrate)이 격자 배향(lattice orientation) 갖고 있을 경우, 핵생성(nucleation) 단계에서 만들어진 미세결정(microcrystallites) 핵을 따라 입자 성장(grain growth)이 일어나기보다는, 하부막질의 배향을 따라 연속적인 막질 성장이 일어나기 때문이다. 이렇게 도핑된 실리콘막의 불순물 농도는 1×1020∼2×1020atoms/cm3범위내에 있다.
이어, 식각공정이 실행되어, 상기 비정질 실리콘막(30)의 표면상에 형성되어 있는 자연산화막을 제거한다. 이 식각공정은 묽은 HF용액을 에천트로 사용한다. 상기 비정질 실리콘막(30)상에 있는 자연산화막은 후속 HSG 핵생성 및 입자성장 단계에서 실리콘 원자의 이동(migration)을 억제하고, HSG의 형성을 어렵게하는 장애물(barrier)로 작용하기 때문에 완전한 제거가 요구된다. 자연 산화막의 제거 방법으로는 다양한 기술이 사용될 수 있다. 예를 들어, HF 디핑(HF dipping), HF 스핀 식각(HF spin etching), 기상 HF 세정(vapor HF cleaning), 또는 H2플라즈마 세정(H2plasma cleaning)등의 기술이 사용될 수 있다. 이러한 공정을 수행하면, 상기 비정질 실리콘막(30)의 표면은 수화(hydrogenation)되어 재산화(reoxidation)되지 않는다.
이어, 상기 비정질 실리콘막(30)의 표면에 실리콘 함유 가스 분위기에서 실리콘 미세결정핵(40)이 형성되는 핵형성 공정이 수행된다. LPCVD법을 사용하여 핵형성 공정이 수행될 경우, SiH4(silane), SiH2Cl2(dichloro-silane) 또는 Si2H6가스 분위기가 사용된다. 이때, 분자 빔 증착법을 사용한다면, Si2H6또는 SiH4분자가 비정질 실리콘막의 표면에 조사된다. 이때의 조사 공정 온도는 일반적으로 600℃내외이다. 이 공정은 스토리지 노드 표면에 HSG의 미세결정핵(40)을 형성하기 위한 종자 형성 공정이다. 이러한 종자형성은 약 600℃의 온도에서, 그리고 약 1×10-4내지 1×10-5Torr의 압력범위에서 실행된다.
도 3B를 참조하면, 상기 비정질 실리콘막(30)의 표면에 핵형성 공정이 완료된 후, 1×10-6내지 1×10-10Torr의 고진공 상태에서, 바람직하게는 1×10-7Torr의 진공상태에서 그리고 600℃의 핵성장온도에서, 바람직하게는 작업처리율(throughput)을 높히기 위하여 핵형성 단계의 온도와 거의 동일한 온도에서 어닐링된다. 이러한 어닐링공정은 상기 비정질 실리콘막(30)의 표면에 있는 실리콘 원자가 실리콘 핵(Si nuclei)(40)으로 이동하는데 필요한 구동력(driving force)을 제공하여 HSG의 미세결정핵(40)이 1차성장하여 HSG 입자(60)를 형성하게 한다. 핵형성 및 어닐링 공정이 수행되는 온도 영역에서 핵 형성 단계에서 생성된 것 이외에 열적 핵생성(thermal nucleation)은 일어나지 않는다.
핵형성 단계와 어닐링 단계를 포함하는 근간의 HSG 형성방법에서 입자의 크기 및 밀도를 결정하는 중요한 요소는 각 단계의 지속 시간이다. 즉, 핵형성 공정의 시간이 길어질수록 비정질 실리콘막(30) 표면의 핵생성이 많아져 HSG밀도는 높아지며, 또한 도 3C에서 보여준 바와같이 어닐링 시간이 길어질수록 실리콘 원자의 이동이 더욱 많아져서, 도 3B에서 보여준 HSG 입자(60)는 더욱 성장(즉, 2차성장)하여 도 3C에서 보여준 HSG 입자(60a)로 변한다. 그 밖에, 핵형성 단계에서 실리콘 미세결정핵(40)의 밀도는 기판(10)온도가 상승할수록 커지며, 또한 분자 빔 증착법의 경우에는 실리콘 분자 빔의 플럭스 밀도(flux density)가 증가할수록 커진다.
도 3B와 도 3C에서 보인 상기 어닐링 단계에서, 열처리 시간이 증가함에 따라 실리콘 원자의 이동에 많아져서 HSG 입자의 크기는 도 3B의 HSG 입자(60)에서 도 3C의 HSG 입자(60a)로 변한다. 이때, 실리콘 원자의 이동은 벌크(커패시터의 하부전극의 몸통)내의 실리콘 원자보다는 덜 안정적이고 높은 에너지를 갖는 비정질 실리콘막(30)의 표면 원자(surface atoms)가 주로 이동하게 된다. 이것은 벌크내의 원자에 비해 표면 원자에 연결된 인접 원자의 수가 적어 원자간 결합력이 상대적으로 작은 것에 기인한다. 결과적으로, 어닐링 단계가 진행될수록 HSG입자 주변의 비정질 실리콘 표면은 소모되어 도 3B에 도시된 바와같이 HSG입자(60) 주위에 리세스(recess)(50)가 형성된다. 아울러 계속되는 어닐링 단계에 의해, 도 3B에서 도시된 바와같이 미세결정핵(40)에서 1차성장된 HSG 입자(60)가 도 3C에서 도시된 바와같이 2차성장된 HSG 입자(60a)로 변하면서 그의 목부분(70)은 매우 가늘어진다. 여기서, 우리는 가늘어진 목부분(70)은 앞서 설명한 바와같이 후속 세정공정에서 세정용액에 의해 식각될 때 취약해지는 문제점을 갖고 있다는 점에 주목해야 한다. 또한, 우리는 상기 2차성장된 HSG입자(60a)와 도전층(30)을 잇는 부분은, 도 3C의 확대도에서 도시된 바와같이, 결정질(crystalline) 및 비정질 구조의 실리콘이 혼재된 벌크영역(Br)과, 비정질구조의 천이 영역(transition region: Tr)을 포함하는 표면층 및, HSG 입자의 결정영역(Cr)으로 구분되며, 상기 비정질구조의 천이영역(Tr)인 HSG 목부분(70)을 포함하는 표면층은 원자 이동 과정에 수반되는 많은 격자 결함(lattice defect)을 포함하고 있다는 것에 주목해야 한다.
본 발명의 중요한 방법적인 특징이 상기 목부분(70), 즉 천이영역(Tr)을 포함하는 표면층(Ar)의 격자결함을 제거하기 위한 고온의 어닐링공정이 세정공정전에 추가로 실행되어서 상기 천이영역을 포함하여 도전층(30)의 일부 표면을 결정화시키는 것이다. 이러한 표면층의 결정화는 자연산화막제거를 위한 후속의 세정공정에서 HSG 입자가 떨어져 나가지 않게 되어서, 도전층패턴간의 단락을 방지할 수 있다. 이는 상기 세정공정중에 결정질상태의 실리콘이 비정질상태의 실리콘보다 식각속도가 느리기 때문이다.
상기 천이영역(Tr) 및 표면층(Ar)의 결정화, 즉 천이영역(Tr) 및 표면층(Ar)의 격자결함의 제거 및 도전층(30)의 표면층의 결정화를 위한 상기 어닐링공정은 실리콘 원자의 이동을 방지하기 위하여 진공 브레이크 (vacuum break)단계를 거친 후 자연산화막이 형성된 상태에서 고온열처리하거나, 또는 산소분위기에서 실행하는 열처리하는 것에 의해 달성될 수 있다. 특히, 산소분위기에서 실행되는 어닐링공정에 따르면 실리콘 표면(즉 HSG입자 및 도전층의 표면)상에 얇은 산화막이 형성되면서 상기 실리콘 표면이 열처리되는 것에 의해서, 상기 얇은 산화막이 실리콘 원자의 이동을 유효하게 방지할 수 있어서 HSG 입자의 목부분이 더욱 가늘어지는 것을 방지할 수 있다. 택일적으로, 상기 실리콘 표면상에 산화막등의 절연막을 도포한 다음 고온 어닐링공정을 실행하여도 실리콘 표면의 원자이동을 유효하게 방지할 수 있다.
상술한 본 발명의 방법개념이 적용된 커패시터 형성방법은 HSG막을 이용하여 커패시턴스를 증대시키기 위한 기술에는 모두 적용될 수 있음은 이 기술분야에 종사하는 당업자에게 자명하다.
(제 1 실시예)
다음은, 본 발명의 방법개념이 적용된 제1실시예에 따른 DRAM 셀 캐패시터의 제조방법을 첨부도면 도 4A 내지 도 4E를 참조하여 상세히 설명한다.
도 4A 내지 도 4E는 본 발명의 제1실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다. 도 4A 내지 도 4E에 있어서 도 3A 내지 도 3D에서 보여준 구성요소와 동일한 기능 및 역할을 하는 구성요소에는 동일한 참조번호가 병기된다.
도 4A를 참조하면, 먼저, 반도체 기판(10)상에 산화물로 된 층간 절연막(20)이 형성된다. 상기 층간 절연막(20)이 부분적으로 식각되어 스토리지 노드용 콘택홀(25)을 형성한다. 상기 스토리지 노드용 콘택홀(25)을 채우면서 산화막(20)상에 불순물이 도핑된 실리콘막(27)을 증착한다. 이때, 불순물로는 N형 불순물 예를 들어, 인을 사용하며, 불순물의 최종 농도는 대략 1×1020∼2×1020atoms/cm3범위에 있다. HSG는 불순물이 도핑되지 않은 실리콘(undopped Si) 막상에서 더욱 미세하고 균일한 크기로 성장될 수 있다. 그러나, 불순물이 도핑되지 않은 실리콘막을 사용할 경우, 캐패시터 전극으로 사용되기 위해서는, HSG형성후 이온주입등의 방법으로 불순물을 주입해주어야 한다. 상기 이온주입에 의한 불순물 주입은 전극 상부표면에 형성된 HSG가 파괴되어 평면으로 환원되지 않는 범위내에서 실행된다.
만일 불순물이 도핑되지 않은 실리콘막을 사용할 경우, 추후 불순물 가스 분위기에서 열처리를 통하여 불순물 도핑을 할 수도 있다. 그러나, 열처리를 이용한 불순물 주입의 경우에는 열처리에 따른 반도체 장치의 전기적 특성 변화등 원치않는 부수적 효과가 발생될 수 있기 때문에, 상기 실리콘막은 증착 온도를 조절하여 비정질 상태가 되도록 한다.
도 4B에 있어서, 상기 비정질 실리콘막(27)을 패터닝, 식각하여 스토리지 노드의 하부 전극(27a)이 형성된다.
도 4C에서와 같이, 상기 스토리지 노드의 하부 전극(27a)이 형성된 후, 상기 스토리지 노드의 하부 전극(27a)을 포함하여 산화막(20)상에 HSG 핵(40)형성을 위한 핵형성 공정이 수행된다. 상기 핵형성 공정은 LPCVD법으로 수행된다. 이때, 핵형성 공정은 대략 1×10-4내지 1×10-5Torr의 압력범위에서, 약 600℃ 온도에서, 그리고 SiH4(silane), Si2H6등의 분위기에서 실행된다. 이렇게 하여, HSG 핵(40)은 상기 스토리지 노드 하부 전극(27a)의 표면 및 산화막(20)상에 형성된다. 핵형성 단계에서 실리콘 미세결정핵(40)의 밀도는 기판온도가 상승할수록 커지며, 또한 실리콘 분위기 가스의 압력이 증가할수록 커진다.
도 4D에 있어서, 상기 미세결정핵(40)의 형성후, 일정한 핵성장온도에서, 바람직하게는 상기 핵형성공정의 온도와 동일한 온도범위에서 실행되는 핵성장을 위한 어닐링이 수행되어서, 스토리지 노드 하부전극(27a) 표면의 HSG 핵(40)이 성장하여 균일한 밀도 및 크기를 갖는 HSG(80)가 형성된다. HSG(80)의 밀도 및 크기는 상기 핵형성 및 어닐링 공정의 몇가지 공정 인자를 사용하여 조절가능하다. 즉, 핵형성 공정의 시간이 증가할수록 HSG(80)의 밀도는 커지며, 어닐링 시간이 길어질수록 HSG(80)의 크기는 증가한다. HSG(80)의 성장은 스토리지 노드의 표면 및 벌크의 실리콘 원자가 이동함으로써 나타난다. HSG 핵(40)의 성장은 주로 핵 주변의 자유 에너지가 큰 표면 원자가 이동함으로써 얻어진다. 핵 주변의 표면 원자가 이동함으로써, 리세스가 형성되고, HSG가 스토리지 노드로 연결되는 목부위는 취약해진다. 또한, 상기 HSG의 목부분은 결정질 내지 다결정질 구조와 비정질 구조의 천이 영역을 형성하며, 많은 격자 결함을 포함한다.
HSG형성후 캐패시터 유전막 증착전 스토리지 노드 표면의 자연 산화막을 제거하기 위하여 세정 공정이 수행된다. 이때, 실리콘의 식각능력을 갖는 세정 용액으로는 SC1(special cleaning-1), 묽은 HF 또는 묽은 LAL이 사용될 수 있다. 이러한 세정공정중에 상기 HSG의 목부분(70)은 상술한 바와 같은 취약한 구조 및 높은 에너지 상태로 인하여 실리콘의 세정용약의 식각 반응에 더욱 민감하게 반응한다. 이 실시예에서, 우리는 실리콘의 세정용액에 의해 식각되어 부분적으로 떨어져나간 HSG가 스토리지 노드간에 위치함으로써 단락을 유발하였다는 점을 주의해야 할 필요가 있다. 본 발명은 이러한 문제점을 해결하기 위해 제안된 것으로서, 그 특징은 아래에서 설명한다.
도 4E를 참조하면, HSG 형성후 고온의 어닐링 공정이 수행된다. 어닐링 공정을 수행하여 상기 HSG의 목부분, 즉 천이영역을 포함한 스토리지 노드 하부 전극(27a)의 표면층이 결정화된다. 결정질 실리콘은 비정질 실리콘에 비해 SC1에 의한 식각 속도가 느리다. 상기 어닐링 공정은 600℃ 내지 650℃ 온도 범위에서 수행된다.
도 5를 참조하면, 상술한 등온 어닐링 공정에 따라 형성된 상기 스토리지 노드의 하부전극(27a)표면에 형성된 HSG막(80)과 하부전극(27a)은 비정질 영역의 벌크(101), 비정질 영역의 표면층(102), 비정질영역의 천이 영역(103) 및 결정 영역(104)으로 구분될 수 있다. 즉, 상기 고온의 어닐링 공정이 수행되기 전에는 상기 천이 영역(103)을 포함하는 상기 비정질 영역 표면층(102)은 결정화되어 있지 않기 때문에, 후속의 세정공정에서 세정용액의 식각속도가 결정질상태의 실리콘보다 비정질상태의 실리콘에서 더 빠르게 되어 HSG(80)가 떨어지게 된다. 이 떨어져 나간 HSG(80)가 하부전극패턴간에 위치하게 되면, 패턴간 단락이 유발된다. 그러나, HSG형성후, 고온의 어닐링공정이 추가로 진행되므로서 비정질영역의 상기 천이영역(103)을 포함하는 상기 표면층(102)이 결정화되기 때문에 후속의 세정공정에 의해 HSG(80)가 떨어져나가는 것을 방지할 수 있다.
상기 천이영역 및 비정질실리콘표면층의 결정화를 위한 상기 어닐링공정은 실리콘 원자의 이동을 방지하기 위하여 진공 브레이크 (vacuum break)단계를 거친 후에 실리콘 표면상에 자연산화막이 형성된 상태에서 고온열처리되거나, 또는 산소분위기에서 실행하는 열처리하는 것에 의해 달성될 수 있다. 진공 브레이크에 의해서 상기 자연산화막의 형성후에 실행되는 결정화 어닐링공정은 아르곤(Ar)가스 또는 질소(N2)가스의 분위기에서 실행된다.
특히, 산소분위기에서 실행되는 어닐링공정은 실리콘 표면(즉 HSG입자 및 도전층의 표면)에 얇은 산화막이 형성되면서 열처리되는 것에 의해서, 그 얇은 산화막이 실리콘 원자의 이동을 유효하게 방지할 수 있어서 HSG 입자의 목부분이 더욱 가늘어지는 것을 방지한다.
(제 2 실시예)
다음은 본 발명의 제2실시예에 따른 캐패시터의 제조방법을 상세히 설명한다.
도 6A 내지 도 5F는 본 발명의 제2실시예에 따른 캐패시터의 형성방법을 보여주는 단면도이다. 도 6A 내지 도 5F에 있어서 도 4A 내지 도 4E에서 보여준 구성요소와 동일한 기능 및 역할을 하는 구성요소에는 동일한 참조번호가 병기된다.
이 실시예에 따른 캐패시터의 형성방법은, 상기 비정질영역표면층(102)과 천이영역(103)의 결정화를 위한 어닐링공정이 실행되기전에, HSG막(80)과 스토리지 노드의 하부전극(27a)상에 절연막(95)을 형성하는 것을 제외하고는 제1실시예에 따른 캐패시터의 형성방법과 실제로 동일하므로, 동일한 공정들(도 6A 내지 도 6D)에 대해서는 편의상 생략한다.
도 6E를 참조하면, 제2실시예는 제1실시예와 마찬가지로 HSG입자의 목부분인 천이영역을 포함하는 비정질영역의 표면층을 결정화하기 위한 어닐링 공정을 수행하기 전에, 상기 HSG막 및 스토리지 노드의 전체 표면상에 절연막(95)을 형성하는 단계를 더 포함한다. 이렇게 함으로써, 상기 절연막(95)에 의해 어닐링 공정중 HSG막내에서 원자 이동이 일어나는 것을 방지하여 HSG의 목부분이 더욱 가늘어지는 것을 방지할 수 있다. 이때, 상기 절연막(95)의 형성공정은 상기 어닐링 공정을 실행하는 프로세스챔버내에서 실행되기 때문에, 즉 공정변화없이 실행되기 때문에 공정이 매우 간단해진다.
혹은, 상기 절연막(95)은 상기 어닐링 공정을 수행하기 전에 진공 브레이크를 거침으로써 형성되는 자연산화막일 수 있다. 이같이 폴리 실리콘층이 공기중에 노출될 경우, 20Å내외의 얇은 자연 산화막이 형성된다.
이 실시예에서는, 상기 절연막(95)는 상기 결정화를 위한 어닐링 공정을 수행하기 전, 도포 공정을 수행함으로써, 인위적으로 형성되고, 예를들어 산화막, 또는 질화막(Si3N4를 포함), Ta2O5, TiO2등이 사용될 수 있다.
상기 절연막(95)이 질화막으로 형성될 경우에는, 캐패시터 유전체막을 형성하기 위한 추가로 실행되는 공정이 생략될 수 있다.
상술한 결정화 공정이 수행되고 난 후, HSG의 목부분은 식각 속도가 저하되어 후속 세정 공정에서 용이하게 식각되어 떨어져 나가지 않게 된다.
본 발명은 스토리지 노드의 표면층 및 HSG입자 목부분의 결정 상태를 안정화시키면서 그 목부분이 더욱 가늘어지는 것을 방지할 수 있어서, HSG 입자가 후속 세정 공정에서 식각되어 떨어져 나가는 것을 방지될 수 있는 효과가 있다. 따라서, HSG 입자가 식각되어 떨어져 나가 스토리지 노드간의 단락을 유발하는 것을 방지할 수 있으며, 이렇게 함으로써, 안정적인 DRAM 셀의 특성 및 수율을 얻을 수 있는 효과가 있다.
Claims (14)
- 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 완전히 채우면서 층간절연막 상에 도전층을 형성하는 단계;상기 도전층을 패터닝하여 스토리지 노드를 형성하는 단계;상기 층간 절연막 상부에 노출된 스토리지 노드의 표면상에 HSG막을 형성하는 단계; 및상기 스토리지 노드의 표면층과 상기 HSG막의 목부분의 결정 상태를 안정화시키는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 결정 상태 안정화 공정은 산소분위기의 어닐링에 의해 수행되는 디램 셀 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 어닐링 공정은 600℃이상의 온도에서 수행되는 디램 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 어닐링 공정을 수행하기 전에 상기 HSG막 및 스토리지 노드 표면상에 절연막을 형성하는 단계를 더 포함하는 디램 셀 캐패시터의 제조 방법.
- 제 4 항에 있어서,상기 절연막은 진공 브레이크(vacuum brake)방법으로 형성되는 자연 산화막인 디램 셀 캐패시터의 제조 방법.
- 제 4 항에 있어서,상기 절연막은 산화막, 질화막, Ta2O5, TiO2으로 이루어진 그룹중에서 선택된 하나인 디램 셀 캐패시터의 제조 방법.
- 제 4 항에 있어서,상기 절연막은 진공 브레이크 방법으로 형성된 자연 산화막이고, 그리고 상기 자연 산화막 형성후 실행되는 상기 결정화 상태 안정화 공정은 아르곤 가스 및 질소 가스로 이루어진 그룹중에서 선택된 하나인 디램 셀 캐패시터의 제조 방법.
- 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 완전히 채우면서 층간절연막 상에 도전층을 형성하는 단계;상기 도전층을 패터닝하여 스토리지 노드를 형성하는 단계;상기 스토리지 노드의 표면에 HSG막을 형성하되, 이 HSG막과 스토리지 노드는 비정질 영역의 벌크와, 비정질 영역 천이영역을 포함하는 표면층 및, 결정 영역으로 이루어지게 하는 단계; 그리고상기 비정질 영역의 천이영역을 포함하는 표면층을 결정화하는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
- 제 8 항에 있어서,상기 결정화 공정은 산소분위기의 어닐링 공정에 의해 수행되는 디램 셀 캐패시터의 제조 방법.
- 제 8 항에 있어서,상기 어닐링 공정은 600℃이상의 온도에서 수행되는 디램 셀 캐패시터의 제조 방법.
- 제 8 항에 있어서,상기 어닐링 공정을 수행하기 전에 상기 HSG막 및 스토리지 노드 표면상에 절연막을 형성하는 단계를 더 포함하는 디램 셀 캐패시터의 제조 방법.
- 제 11 항에 있어서,상기 절연막은 진공 브레이크(vacuum brake)방법으로 형성되는 자연 산화막인 디램 셀 캐패시터의 제조 방법.
- 제 11 항에 있어서,상기 절연막은 산화막, 질화막, Ta2O5, TiO2으로 이루어진 그룹중에서 선택된 하나인 디램 셀 캐패시터의 제조 방법.
- 제 11 항에 있어서,상기 절연막은 진공 브레이크 방법으로 형성된 자연 산화막이고, 그리고 상기 자연 산화막 형성후 실행되는 상기 결정화 상태 안정화 공정은 아르곤 가스 및 질소 가스로 이루어진 그룹중에서 선택된 하나인 디램 셀 캐패시터의 제조 방법.
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