KR100266282B1

KR100266282B1 - 반도체장치의 hsg박막 제조방법

Info

Publication number: KR100266282B1
Application number: KR1019970030644A
Authority: KR
Inventors: 우상호; 채수진; 한일근
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-07-02
Filing date: 1997-07-02
Publication date: 2000-09-15
Also published as: KR19990008606A

Abstract

본 발명은 수소화 처리를 적용하여 균일한 요철구조를 가지는 HSG 박막 제조방법을 제공하기 위하여, 소정 공정을 거친 반도체 기판 상에 실리콘산화막과 비정질(amorphous) 실리콘박막을 각각 소정 두께로 순차 형성하는 단계와; 상기 비정질 실리콘박막을 식각하여 소정의 전극패턴을 형성하는 단계와; 전극패턴으로 형성된 상기 비정질 실리콘의 표면에 수소화 처리를 행하여 미결합 실리콘 원자를 수소 종단처리된 실리콘(hydrogen terminated silicon) 원자로 바꾸는 단계와; 실리콘 소스가스를 상기 결과물에 흘림으로써, 비정질 실리콘 표면 상에만 실리콘 시드를 형성시키는 단계; 및 상기 실리콘 시드를 중심으로 HSG 박막을 형성시킴으로써, 비정질 실리콘 표면 상에만 HSG 박막을 형성시키는 단계를 포함하여 이루어진 것을 특징으로 한다. 본 발명에 따르면, 공정의 단순화 및 공정 마진(margin)을 확보할 수 있고, 오염입자 및 결함의 수도 줄일 수 있을 뿐 아니라, 반도체장치의 특성과 수율의 향상에 기여할 수 있으며, 커패시터의 절연내압 특성이 향상되고, 누설전류가 감소하는 효과를 얻을 수 있다.

Description

반도체장치의 ＨＳＧ박막 제조방법

본 발명은 반도체 장치의 반구형 다결정 실리콘(Hemispherical Silicon Grain; 이하 HSG라 칭함) 박막 제조방법에 관한 것으로서, 특히 수소화 처리를 적용하여 균일한 요철구조를 가지는 HSG 박막 제조방법에 관한 것이다.

DRAM을 비롯한 일반적인 반도체장치에 있어서, 집적도가 높아짐에 따라 셀의 면적은 급격하게 축소되는 추세에 있으나, 반도체장치의 일정 특성, 예컨대 독출능력의 향상, 소프트 에러율의 감소 등을 유지하기 위해서는 셀 면적의 감소에도 불구하고 셀 커패시턴스는 일정량 이상으로 유지해야 할 필요가 있다. 따라서, 셀의 동작에 필요한 커패시턴스는 그대로 유지하면서 반도체장치에서 요구되는 일정 용량 이상의 전하보전용량의 확보 및 소자의 신뢰성 확보를 위한 공정개발은 현재 DRAM 등을 비롯한 반도체장치에서 해결되어야 할 가장 큰 과제로 대두되고 있다.

이와 같은 과제를 해결하기 위해, 3차원의 전하저장 전극구조, 예컨대 박스구조, 핀(fin)구조 또는 실린더구조 등에 고유전 특성을 갖는 재료의 박막을 형성시키는 연구가 진행되고 있다. 상기 고유전 박막재료에는 박막화된 실리콘산화막과 실리콘질화막의 다층구조인 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxi de)구조라든지 Ta₂O₅또는 BST(BaSrTiO₃) 등이 채택되고 있으나, 이들 재료는 예컨대 과도한 누설전류 등 아직 DRAM 등과 같은 장치에 적용하기에 해결해야 할 문제점이 있다. 따라서, 최근에는 커패시터용 유전체 박막의 재료에 대한 개발 외에도, 커패시터 전극의 물리적 성질을 이용하여 커패시턴스를 증가시키는 방법이 제시되고 있는데, 그 중 가장 가능성 있는 해결책 중의 하나는, 미세한 요철을 가지는 HSG 박막을 커패시터의 전극으로 이용하여 전극면적을 극대화시킴으로써 커패시턴스를 증가시키는 방법이다.

상기의 HSG 박막을 전하저장 전극으로 이용하기 위해, 종래기술에서 사용되는 바와 같이 HSG 박막의 형성 후에 도전용의 불순물을 주입하는 도핑(doping)공정을 실시하는 경우, 도핑공정에서 발생하는 HSG상의 유리질을 제거하기 위한 디글레이즈(deglaze) 공정이 추가되어 공정이 복잡해질 뿐 아니라, 디글레이즈 공정단계에서 HSG 박막상의 요철이 식각되어 전하저장 전극의 표면적이 감소하는 문제점이 있다. 또한, 셀과 셀 사이를 격리시키기 위해 HSG를 형성한 후 셀 에치백(cell etchback) 공정을 실시하면, 오염입자나 결함을 발생시킨다는 문제점도 있다.

또한, 비정질 실리콘 박막을 이용한 종래기술을 통하여 상기의 HSG 박막을 형성하는 경우, 결합되지 않은 실리콘 원자의 본드(dangling bond)에서 실리콘 시드(seed)가 이상 성장을 하여 HSG의 요철구조가 균일하지 않게 되므로, 후속공정으로 커패시터를 형성할 경우 커패시터의 절연내압의 감소, 누설전류의 증가와 같은 문제점이 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 HSG 박막의 형성공정을 단순화시켜 오염입자나 결함을 저감시키는 데 있다.

본 발명의 다른 목적은 HSG 박막상의 요철구조를 균일하게 하여 후속공정으로 형성되는 커패시터의 특성에 대한 신뢰성을 향상시키는 데 있다.

도1은 반도체 기판 상에 소정 공정에 의한 결과물 상에 실리콘산화막과 비정질 실리콘박막이 순차 형성된 상태를 나타낸 단면도,

도2는 도1의 비정질 실리콘박막이 전극패턴화된 상태를 나타낸 단면도,

도3은 도2의 전극패턴 표면상의 산화막이 제거된 상태를 나타낸 단면도,

도4는 도3의 비정질 실리콘에 대한 수소화 처리 후, 실리콘 원자의 결합상태를 나타내는 단면도,

도5는 도4의 비정질 실리콘 상에 실리콘 시드가 형성된 후의 상태를 나타내는 단면도,

도6은 도5의 비정질 실리콘이 열처리공정 후 반구형 다결정 실리콘 박막으로 변화한 상태를 나타내는 단면도,

도7은 도6의 반구형 다결정 실리콘 박막에 대한 SEM 사진이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 … 반도체 기판 상에 소정 공정에 의해 형성된 결과물

20 … 실리콘 산화막

30 … 비정질 실리콘박막

40 … 비정질 실리콘의 전극패턴

50 … 자연산화막

60 … 실리콘 시드

70 … HSG(MPS; Metastable PolySilicon)

상기한 목적을 실현하기 위한 본 발명은, 소정 공정을 거친 반도체 기판 상에 실리콘산화막과 비정질(amorphous) 실리콘 박막을 각각 소정 두께로 순차 형성하는 단계와;

상기 비정질 실리콘 박막을 식각하여 소정의 전극패턴을 형성하는 단계와;

전극패턴으로 형성된 상기 비정질 실리콘의 표면에 수소화 처리를 행하여 미결합 실리콘 원자를 수소 종단처리된 실리콘(hydrogen terminated silicon) 원자로 바꾸는 단계와;

실리콘 소스가스를 상기 결과물에 흘림으로써, 비정질 실리콘 표면 상에만 실리콘 시드를 형성시키는 단계; 및

상기 실리콘 시드를 중심으로 HSG 박막을 형성시킴으로써, 비정질 실리콘 표면 상에만 HSG 박막을 형성시키는 단계를 포함하여 이루어진 반도체장치의 HSG 박막 제조방법을 제공한다.

본 발명에 있어서, 상기 비정질 실리콘은 Si₂H₆혹은 SiH₄가스와 같이 실리콘 소스를 얻을 수 있는 것을 사용하여 형성될 수 있으며, 상기 비정질 실리콘을 도핑된 상태로 형성하는 경우에는, PH₃가스와 같이 인(phosphorus) 소스가 함유된 가스를 이용하는 것이 바람직하다. 즉, 도핑된 비정질 실리콘을 형성하는 경우 인-시튜(in-situ)방식으로 비정질 실리콘을 형성할 수 있다. 반면에 비정질 실리콘을 도핑되지 않은 상태로 형성하는 경우에는, 불순물 주입공정이 추가된다.

또한, 상기 비정질 실리콘의 박막을 식각하여 소정의 전극패턴을 형성하는 단계는 DRAM 셀의 커패시터 전하저장 전극용 패턴이거나, SRAM 또는 플래쉬 메모리의 패턴을 형성하는 단계라도 무방하다.

또한, 상기 비정질 실리콘의 박막을 식각하여 소정의 전극패턴을 형성하는 단계 이후에는 상기 비정질 실리콘 박막의 표면을 세정하여 표면의 산화막을 제거하는 단계를 더 포함하는 것이 바람직하며, 이 단계는 일정한 비율로 희석된 HF 수용액 또는 BOE(buffered oxide etchant)를 이용한 식각이나, HF/CH₃OH 가스를 이용한 가스상태의 건식식각을 이용할 수 있다.

한편, 상기 수소화 처리를 행하는 단계는, 일정량 이상의 수소 가스를 소정 온도에서 비정질 실리콘의 표면에 흘리는 단계로서, 실리콘 시드를 형성시키는 단계로 진입하기 위해 500∼800℃의 범위의 온도로 상승하는 과정(ramp-up step) 중에 이루어지는 것이 바람직하다. 이와 같이 하면, 후속의 실리콘 시드 형성공정 및 어닐링 공정이 이루어지는 장비에서 연속적으로 공정이 행해질 수 있으므로(in-situ 공정), 수소화 처리에 소요되는 공정시간을 단축할 수 있다.

상기 실리콘 시드를 형성하는 단계는 실리콘 소스 가스인 Si₂H₆를 2∼100sccm(standard cubic centimeter per minute)으로, 10^-3∼10^-7torr 압력범위 및 500∼800℃의 온도범위에서 상기 비정질 실리콘 표면 상에 흘림으로써 이루어 질 수 있다.

또한, 상기 HSG 박막을 형성시키는 단계는 10^-5torr 이하의 압력 및 600∼800℃의 온도범위에서 어닐링(annealing) 처리를 함으로써 이루어 질 수 있다.

본 발명에 있어서, 상기 실리콘 시드를 형성하는 단계는,

상기 반도체기판을 급속열처리(Rapid Thermal Process; 이하 RTP라 한다)공정을 이용하여 5분 이내의 시간에 350∼700℃ 범위의 일정온도로 승온시키는 단계와;

상기 일정온도에서 실리콘 소스 가스인 Si₂H₆를 2∼100sccm으로, 10^-3∼10^-7torr 압력범위에서, 10∼60초간 상기 비정질 실리콘 표면 상에 흘리는 단계를 더 구비하게 함으로써 이루어질 수도 있다. 이와 같이, RTP공정에 의해 실리콘시드를 형성시키면, 실리콘시드가 장시간의 열처리에 의해 상기 비정질실리콘막 쪽으로 확산해버리는 것을 방지할 수 있다. 따라서, 균일하고 미세한 실리콘시드의 형성이 가능하다.

그 다음, 상기 실리콘 시드를 중심으로 HSG 박막을 형성시키는 단계는; 상기 실리콘시드가 형성된 결과물을 상기 RTP공정이 진행된 챔버와 동일챔버에서 450∼800℃ 범위의 일정 온도에서, 10^-3∼10^-9torr 압력범위에서, 10∼60초간 열처리하는 단계로 이루어지게 할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도1은 반도체 기판 상에 소정 공정에 의한 결과물(10) 형성 후, 실리콘산화막(20)과 비정질 실리콘박막(30)이 각각 소정 두께로 순차 형성된 상태를 나타낸 단면도이다.

여기서, 비정질 실리콘박막(30)은, 결정상태를 분석할 수 있는 장비를 이용하여 미세구조(Microstructure)를 분석하였을 때, 비결정질인 특성을 조금이라도 포함하도록 형성되며, 불순물의 주입 여부에 따라 도핑상태가 결정된다. 본 실시예에서는 Si₂H₆가스를 실리콘 소스로 하고 PH₃가스를 통해 불순물을 주입하는 인-시튜 도핑된(in-situ doped) 비정질 실리콘 형성공정에 의해 비정질 실리콘박막(30)을 형성하였다.

도2는 도1의 비정질 실리콘박막(30)이 전극패턴(40)화된 상태를 나타낸 단면도로서, 전극패턴의 형성은 비정질 실리콘박막(30)에 포토리소그래피 공정 및 식각공정을 순차 적용시켜 행한다. 이 때, 전극패턴은 사용하고자 하는 반도체장치의 종류(예컨대, SRAM 또는 플래쉬 메모리 등)에 따라 다양하게 선택할 수 있으나, 본 실시예에서는 DRAM 셀의 커패시터용 전하저장(storage) 전극패턴(40)으로 형성하였다. 한편, 상기 식각공정이 완료하고 난 후에는 보통 비정질 실리콘의 전극패턴(40) 표면에는 자연산화막(50)이 불가피하게 형성된다. 이와 같은 자연산화막은 후술할 실리콘 시드가 비정질 실리콘의 표면 상에 형성되는 것을 방해하므로 제거하는 것이 바람직하다.

도3은 도2의 전극패턴(40) 표면 상의 자연산화막(50)이 제거된 상태를 나타낸 단면도이다. 이러한 자연산화막의 제거는 주로 희석화된 HF수용액 또는 가스상태의 HF/CH₃OH를 이용한 화학적 식각이 세정공정에 포함되어 행해진다. 본 실시예에서는 희석화된 HF 수용액을 사용하여 자연산화막(50)을 제거하였다.

도4는 도3의 비정질 실리콘에 대해 수소화 처리를 거친 후, 실리콘 원자의 결합상태를 나타내는 단면도이다. 상기 수소화 처리는, 실리콘 시드를 형성시키는 단계로 진입하기 위해 500∼800℃의 범위 내의 일정 온도로 상승하는 과정(ramp-up step) 중, 또는 실리콘 시드의 형성공정 온도에 도달한 상태에서, 일정량 이상의 수소 가스를 비정질 실리콘의 표면에 흘림으로써 이루어진다. 이와 같이 수소화 처리공정에 별도의 장비를 사용하지 않고, 후속하는 실리콘 시드 형성공정의 준비단계를 이용하면, 실리콘 시드형성공정 및 어닐링 공정이 이루어지는 장비에서 연속적으로 공정이 행해질 수 있으므로(in-situ 공정), 수소화 처리에 소요되는 공정시간을 단축할 수 있다. 또한, 웨이퍼를 장비간에 이동시키지 않아도 되므로, 오염입자(particle)의 발생이 줄어든다. 더욱이, 수소화 처리를 위해 별도의 열처리를 거칠 필요가 없으므로, 웨이퍼에 가해지는 열이력(thermal history) 측면에서 유리하기 때문에, 결함의 발생도 줄어든다. 도4에 과장되게 도시된 바와 같이, 이 공정에서는 결합되지 않은 실리콘 원자의 본드(dangling bond)에 수소가 결합하게 된다.

한편, 이 단계는 상기 반도체기판을 RTP공정을 이용하여 5분 이내의 시간에 350∼700℃ 범위의 일정온도로 승온시키는 단계와; 상기 일정온도에서 실리콘 소스 가스인 Si₂H₆를 2∼100sccm으로, 10^-3∼10^-7torr 압력범위에서, 10∼60초간 상기 비정질 실리콘 표면 상에 흘리는 단계를 통하여 이루어질 수도 있다. 이 경우, 짧은 공정시간에 균일하고 미세한 실리콘시드를 형성할 수 있다.

도5는 도4의 비정질 실리콘 상에 실리콘 시드(60)가 형성된 후의 상태를 나타내는 단면도이다.

실리콘 시드(60)를 형성하는 단계는 실리콘 소스 가스인 Si₂H₆를 2∼100sccm(standard cubic centimeter per minute)으로, 10^-3∼10^-7torr 압력범위 및 500∼800℃의 온도범위에서 상기 비정질 실리콘 표면 상에 흘림으로써 이루어진다. 이 과정에서는 수소 종단처리된 실리콘(hydrogen terminated silicon) 원자의 수소본딩을 끊고 실리콘 시드가 형성되기 때문에, 수소 종단처리되지 않은 실리콘 원자와 결합하여 실리콘 시드가 형성되는 경우의 필요 에너지에 비해 더 많은 에너지가 소모된다. 따라서, 실리콘 시드의 균일성이 향상되며, 노출된 산화막의 상부에는 실리콘 시드의 생성은 최소화된다. 만약 수소 종단처리되지 않은 실리콘 원자의 미결합 본드와 결합하여 실리콘 시드가 형성된다면, 실리콘 시드의 형성에 필요한 에너지가 상대적으로 적어도 되므로 실리콘 시드가 급격히 성장하게 된다. 이렇게 실리콘 시드가 불균일하게 성장하면, 이 실리콘 시드를 바탕으로 성장하는 HSG 역시 불균일해지고, 결국, 전극의 표면구조의 불균일을 야기하게 된다. 전극의 표면구조가 불균일하면, 그 전극 표면에 후속공정에서 형성되는 캐패시터 절연막의 두께도 불균일해져서, 결과적으로 캐패시터의 절연내압 및 누설전류 특성에 악영향을 미치게 된다.

이 공정 역시, 실리콘시드(60)가 형성된 결과물을 상기 RTP공정이 진행된 챔버와 동일챔버에서 450∼800℃ 범위의 일정 온도에서, 10^-3∼10^-9torr 압력범위에서, 10∼60초간 열처리하는 단계로 진행하여도 좋다.

도6은 열처리공정 후, 실리콘 시드(60)가 형성된 도5의 비정질 실리콘이 HSG 박막(70)으로 변화한 상태를 나타내는 단면도이다.

이러한 HSG 박막을 형성시키는 단계는 10^-5torr 이하의 압력 및 600∼800℃의 온도범위에서 어닐링(annealing) 처리를 함으로써 이루어 질 수 있다. 상기 어닐링 처리를 행하면, 이미 형성된 실리콘 시드를 중심으로 주위에 형성되어 있던 실리콘 원자의 수소본딩이 끊어지고, 하부의 비정질 실리콘 원자들이 비정질 실리콘의 표면으로 이동하면서, 균일한 반구형상의 다결정 실리콘(HSG) 박막(70)을 형성하게 된다.

도면을 통하여 균일한 요철구조가 실리콘 박막 상에 형성됨을 알 수 있다.

상기와 같은 공정에 의해 형성된 HSG 박막 위에 고유전 박막, 예컨대 ONO 층, Ta₂O₅등을 형성한 후, 예정된 플레이트 폴리실리콘막을 형성시킨 후 패턴에치하면, DRAM 셀의 커패시터를 완성할 수 있다.

상기한 본 발명과 같이 인-시튜(in-situ) 수소화 처리공정을 적용하여 반도체장치의 HSG 박막을 제조하면, 공정의 단순화 및 공정 마진(margin)을 확보할 수 있고, 오염입자 및 결함의 수도 줄일 수 있어서, 반도체장치의 특성과 수율의 향상에 기여할 수 있다. 또한, 본 발명에 따르면, 수소화 처리공정에 의해 HSG의 요철구조가 균일하게 되므로, 후속공정으로 커패시터를 형성한 경우, 커패시터의 절연내압 특성이 향상되고, 누설전류가 감소하는 효과를 얻을 수 있다.

Claims

소정 공정을 거친 반도체 기판 상에 실리콘산화막과 비정질 실리콘을 각각 소정 두께로 순차 형성하는 단계와;

상기 비정질 실리콘의 박막을 식각하여 소정의 전극패턴을 형성하는 단계와;

전극패턴으로 형성된 상기 비정질 실리콘의 표면에 수소화 처리를 행하여 미결합 실리콘 원자를 수소 종단처리된 실리콘 원자로 바꾸는 단계와;

실리콘 소스가스를 상기 결과물에 흘림으로써, 비정질 실리콘 표면 상에만 실리콘 시드를 형성시키는 단계; 및

상기 실리콘 시드를 중심으로 HSG 박막을 형성시킴으로써, 비정질 실리콘 표면 상에만 HSG 박막을 형성시키는 단계를 포함하는 이루어진 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 비정질 실리콘을 형성하는 단계는 Si₂H₆가스 및 SiH₄가스로 이루어진 실리콘 소스군으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제2항에 있어서, 상기 비정질 실리콘을 형성하는 단계는 인-시튜 방식의 공정으로 도핑된 비정질 실리콘을 형성하는 단계인 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제3항에 있어서, 상기 도핑된 비정질 실리콘의 도핑물질은 PH₃가스를 통해 주입되는 인 원자인 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 비정질 실리콘의 박막을 식각하여 소정의 전극패턴을 형성하는 단계 이후에는 상기 비정질 실리콘의 표면을 세정하여 표면의 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제5항에 있어서, 상기 표면산화막을 제거하는 단계는, 희석된 HF 수용액 또는 BOE를 이용한 습식 식각공정을 포함하는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제5항에 있어서, 상기 표면산화막을 제거하는 단계는, HF/CH₃OH 가스를 이용한 가스상태의 건식 식각공정을 포함하는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 수소화 처리를 행하는 단계는, 상기 실리콘 시드를 형성시키는 단계로 진입하기 위해 500∼800℃의 범위의 일정 온도로 상승하는 과정 중에 이루어지는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 수소화 처리를 행하는 단계는, 상기 실리콘 시드를 형성시키는 단계의 공정온도에서 이루어진 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 실리콘 시드를 형성하는 단계는, 실리콘 소스 가스인 Si₂H₆를 2∼100sccm으로, 10^-3∼10^-7torr 압력범위에서, 또한 500∼800℃ 범위의 일정 온도에서 상기 비정질 실리콘 표면 상에 흘리는 단계인 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 HSG 박막을 형성시키는 단계는 10^-5torr 이하의 압력 및 600∼800℃의 범위의 일정 온도에서 어닐링 처리를 함으로써 이루어지는 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제1항에 있어서, 상기 실리콘 시드를 형성하는 단계는,

상기 반도체기판을 RTP공정을 이용하여 5분 이내의 시간에 350∼700℃ 범위의 일정온도로 승온시키는 단계와;

상기 일정온도에서 실리콘 소스 가스인 Si₂H₆를 2∼100sccm으로, 10^-3∼10^-7torr 압력범위에서, 10∼60초간 상기 비정질 실리콘 표면 상에 흘리는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.
제12항에 있어서, 상기 실리콘 시드를 중심으로 HSG 박막을 형성시키는 단계는;

상기 실리콘시드가 형성된 결과물을 상기 RTP공정이 진행된 챔버와 동일챔버에서 450∼800℃ 범위의 일정 온도에서, 10^-3∼10^-9torr 압력범위에서, 10∼60초간 열처리하는 단계인 것을 특징으로 하는 반도체장치의 HSG 박막 제조방법.