KR100275754B1 - 커패시터 하부전극의 반구형 그레인 형성전 전처리방법 - Google Patents

커패시터 하부전극의 반구형 그레인 형성전 전처리방법 Download PDF

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Abstract

반구형 그레인(HSG)을 갖는 반도체 커패시터 하부전극을 형성하기 전, 식각잔류물에 의해 HSG 성장이 억제되는 것을 해결하기 위한 전처리 방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판 위에 형성된 하부전극용 물질막을 건식식각하는 제1 공정과, 상기 건식식각을 위해 사용된 포토레지스트 패턴을 자연산화막에 대한 제거능력을 갖는 가스를 포함하는 에칭가스를 사용하여 다단계 에싱으로 제거하는 제2 공정과, 상기 에싱공정 후에 반도체 기판 표면에 잔류하는 물질을 제거하기 위한 황산세정을 진행하는 제3 공정과, 상기 황산세정이 완료된 반도체 기판에 식각 손상의 영향을 억제하기 위하여 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정을 진행하는 제4 공정과, 상기 결과물에 HSG를 성장시키는 제5 공정을 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법을 제공한다.

Description

커패시터 하부전극의 반구형 그레인 형성전 전처리방법
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 포함되는 커패시터의 하부전극 형성전에 수행하는 전처리 방법에 관한 것이다.
반도체 소자에 대한 제조기술의 발달과 응용 분야의 확장에 따라 대용량 메모리 소자의 개발이 진척되고 있다. 이러한 대용량을 충족하기 위한 메모리 회로의 고집적화에 따라 단위 메모리 셀(cell)의 면적은 점차 감소하고 셀 커패시턴스(cell capacitance)도 감소하고 있다. 특히, 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호전달 수단인 스위칭 트랜지스터(switching transistor)로 구성된 DRAM(Dynamic Random Access Memory, 이하 'DRAM'이라 칭함) 소자에 있어서, 단위 메모리 셀의 면적 감소에 기인한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고, 소프트 에러율(soft error rate)을 증가시키므로 반도체 메모리 소자의 고집적화를 위해서는 반드시 해결되어야 할 문제이다.
메모리 셀에서 커패시터(capacitor)의 기본 구조는 하부 전극인 스토리지 전극(storage electrode)과 유전체막 그리고 상부전극인 플레이트 전극(plate electrode)으로 구성되며, 작은 면적 내에서 보다 큰 커패시턴스를 얻기 위한 방법으로 다음과 같은 3가지 관점에서의 연구가 이루어지고 있다.
첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질을 유전체막으로 사용하는 것이다. 여기서, 유전체막의 두께는 유전체의 성질과 밀접한 관계가 있으며, 두께를 제한하는 이유는 유전체의 누설전류와 파괴전압 때문이다. 그러므로 정해진 유전체막의 두께에서 누설전류가 적어지면 적어질수록 파괴전압이 커지면 커질수록 좋은 유전체가 된다. 그리고, 커패시터의 유효면적을 증가시키기 위해서 플래너(planar), 트랜치(trench), 스택(stack). 실린더(cylinder)형과 이들의 복합형 등 다양한 종류의 커패시터가 형성되고 있다. 마지막으로, 누설전류가 적고, 파괴전압이 크며, 큰 유전상수를 지니는 고유전체일수록 물리적 두께에 비하여 유전체막의 두께를 얇게 할 수 있으며, 메모리 셀의 크기를 작게 하고 커패시턴스를 증가시킬 수 있다.
이중에서 커패시터의 유효면적을 늘리기 위한 여러 가지 방법 중에서, 현재 상용화되고 있는 16 메가(Mega)에서 256 메가급의 DRAM소자에는 주로 하부전극(storage node) 표면에 반구형 그레인(HSG: Hemi Spheral Grain, 이하 'HSG'라 칭함)을 성장시켜 커패시터 표면적을 증가시킴으로서 커패시턴스를 증가시키려는 방법이, 나머지 커패시터의 구조를 트랜치(trench)형, 실린더(cylinder)형 등과 같은 3차원 구조로 형성함으로써 커패시터 표면적을 증가시키는 방법보다 많이 응용되고 있다. 이렇게 하부전극의 표면에 HSG를 성장시켜 커패시턴스를 증가시키는 방법은 비정질 실리콘이 다결정 실리콘으로 상 변화하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것으로서, 반도체 기판에 비정질 실리콘을 증착한 후 열처리를 하면 비정질 실리콘은 성장하여 미세한 반구 모양의 그레인(grain)들을 형성하여 울퉁불퉁한 표면을 갖는 다결정 실리콘으로 변화하게 된다. 이러한 과정을 통하여 형성된 HSG 형태의 커패시터 하부전극(storage node)은 기존의 평평한 표면보다 2∼3배의 표면적이 증가된다.
도 1은 종래기술에 의한 커패시터 하부전극의 반구형 그레인(HSG) 형성전 전처리 방법을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 트랜지스터와 비트라인과 같은 하부구조(도시 안됨)를 형성하고 커패시터 형성을 위한 층간절연막(20)을 형성한다. 이어서 상기 층간절연막(20)에 사진 및 식각공정을 진행하여 반도체 기판(10)의 일부를 노출시키는 콘택홀을 형성하고 이를 매립하는 플러그(plug, 30)를 형성한다. 이어서 폴리실리콘으로 구성된 하부전극막을 침적(Deposition)하고 이를 패터닝하여 하부전극 패턴(50)을 형성한다. 계속해서 상기 패터닝 과정에서 잔류하는 폴리머(polymer)와 같은 식각잔류물을 산소가스를 에칭가스로 사용하는 에싱(ashing) 공정과, 황산 스트립(strip) 공정으로 제거하고, 하부전극 패턴(50) 표면에서 자라난 자연산화막(native oxide)을 제거하기 위한 세정을 불산을 포함하는 세정액을 사용하여 진행한다. 마지막으로 상기 결과물의 표면에 비정질 실리콘을 도포하고 이를 성장시켜 HSG(도시 안됨)를 형성한다.
그러나, 상술한 불산(HF)을 이용한 세정공정을 진행하여도 상기 하부전극 패턴(50)을 식각하는 과정에서 하부전극 패턴(50)의 표면에 폴리머(polymer)와 플라즈마에 의한 손상, 그리고 자연산화막과 같은 식각잔류물층(etching residue layer, 40)이 남게된다.
도 2는 식각잔류물층을 제대로 제거하지 못한 채, 비정질 실리콘을 증착하고 이를 열처리하여 HSG를 형성하였을 때의 주사전자 현미경(SEM: Scanning Electronic Microscope)이다. 즉, 도 1의 식각잔류물층은 후속되는 HSG 성장공정에서 폴리실리콘에 있는 실리콘(Si) 성분이 비정질 실리콘 씨드(seed)를 중심으로 이동하는 것을 방해하여 HSG 성장이 제대로 되지 않게 한다. 결국 HSG 성장이 제대로 되지 않으면, 하부전극 패턴의 유효 표면적이 증가되는 것이 제한되어 반도체 메모리 소자의 셀 커패시턴스(cell capacitance)를 떨어뜨린다.
본 발명이 이루고자 하는 기술적 과제는 커패시터 하부전극 패턴을 식각한 다음 자연산화막에 대한 제거능력을 갖는 가스를 에칭가스로 사용하여 에싱(Ashing)을 다단계로 진행하고, 황산 스트립(H2SO4 strip) 공정을 진행한 후에, 암모늄과 과산화수소의 혼합물(APM: Ammonium Peroxide Mixture, 이하 'APM'이라 칭함)을 이용하여 세정공정을 진행함으로써 하부전극 패턴의 표면에 잔류하는 폴리머와 플라즈마에 의한 손상(Damage)과 같은 식각잔류물을 효과적으로 제거할 수 있는 커패시터 하부전극의 HSG 형성전 전처리 방법을 제공하는데 있다.
도 1은 종래기술에 의한 커패시터 하부전극의 반구형 그레인(HSG) 형성전 전처리 방법을 설명하기 위해 도시한 단면도이다.
도 2는 종래기술에 따라서 커패시터 하부전극의 반구형 그레인(HSG)을 형성하였을 때의 주사전자현미경(SEM) 사진이다.
도 3은 본 발명에 의한 커패시터 하부전극의 반구형 그레인(HSG) 형성전 전처리 방법을 설명하기 위해 도시한 공정흐름도이다.
도 4는 본 발명과 같이 전처리 공정의 에싱을 진행하였을 때의 커패시턴스의 변화를 보여주기 위해 도시한 그래프이다.
도 5는 본발명에 의한 커패시터 하부전극의 반구형 그레인(HSG) 형성전 전처리 방법을 설명하기 위해 도시한 단면도이다.
도 6는 본 발명에 의해 커패시터 하부전극의 반구형 그레인(HSG)을 형성하였을 때의 주사전자현미경(SEM) 사진이다.
＜ 도면의 주요부분에 대한 부호의 설명 ＞
200: 반도체 기판, 210: 플러그,
220: 층간절연막, 230: 커패시터 하부전극
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 위에 형성된 하부전극용 물질막을 건식식각하는 제1 공정과, 상기 건식식각을 위해 사용된 포토레지스트 패턴을 자연산화막에 대한 제거능력을 갖는 가스를 포함하는 에칭가스를 사용하여 다단계 에싱으로 제거하는 제2 공정과, 상기 에싱공정 후에 반도체 기판 표면에 잔류하는 물질을 제거하기 위한 황산세정을 진행하는 제3 공정과, 상기 황산세정이 완료된 반도체 기판에 식각 손상의 영향을 억제하기 위하여 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정을 진행하는 제4 공정과, 상기 결과물에 HSG를 성장시키는 제5 공정을 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 공정의 에싱(ashing)가스는 산소(O2), 사불화탄소(CF4) 및 질소(N2)를 사용하여 진행하는 것이 적합하고, 일괄처리 방식의 에싱 장비에서 인시튜(In-situ)로 진행하는 것이 적합하다.
바람직하게는, 상기 제2 공정의 다단계의 에싱은 3단계로 나누어 진행하는 것이 적합하며, 이러한 3단계의 에싱은 건식식각된 하부전극용 물질막 측벽의 폴리머를 위주로 제거하는 제1 단계와, 포토레지스트 패턴을 주로 제거하는 제2 단계와, 상기 하부전극 물질막 표면의 식각손상층 및 자연산화막을 위주로 제거하는 제3 단계로 구성되는 것이 적당하다.
여기서, 상기 제1 단계 에싱은 산소와 사불화탄소가 100: 2.5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하고, 챔버 압력을 0.8∼1.2 Torr, 챔버의 온도를 240∼260℃, 전력을 920∼980W 사이에 놓고 20∼40초간 실시하는 것이 적합하다.
그리고 제2 단계 에싱은 산소와 질소가 100: 5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하고, 챔버 압력을 0.9∼1.3 Torr, 챔버의 온도를 240∼260℃, 전력을 870∼930W 사이에 놓고 30∼50초간 실시하는 것이 바람직하다.
또한 제3 단계 에싱은 산소와 사불화탄소가 100: 1.5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하고, 챔버 압력을 0.9∼1.3 Torr, 챔버의 온도를 240∼260℃, 전력을 870∼930W 사이에 놓고 10∼30초간 실시하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 제3 공정의 황산 세정 공정 후에 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정을 진행하는 공정을 더 구비하는 것이 적합하다. 이때, 세정시간은 5∼15분 사이로 진행하고, 세정액은 수산화암모늄(NH4OH)+과산화수소(H2O2)+ 순수한 물(DI water)을 혼합한 용액, 수산화암모늄(NH4OH)+과산화수소(H2O2)의 혼합한 용액, 불화암모늄(NH4F)+불산(HF)+과산화수소(H2O2)+순수한 물(DI water)을 혼합한 용액, 아세트산(CH3COOH)+질산(HNO3)+불산(HF)+순수한 물(DI water)을 혼합한 용액 및 수산화암모늄(NH4OH)+순수한 물(DI water)을 혼합한 용액 중에서 선택된 어느 하나를 사용하는 것이 적합하다.
상기 제4 공정의 암모늄과 과산화수소의 혼합물로 수산화암모늄(NH4OH)+과산화수소(H2O2)+ 순수한 물(DI water)을 혼합한 용액, 수산화암모늄(NH4OH)+과산화수소(H2O2)의 혼합한 용액, 불화암모늄(NH4F)+불산(HF)+과산화수소(H2O2)+순수한 물(DI water)을 혼합한 용액, 아세트산(CH3COOH)+질산(HNO3)+불산(HF)+순수한 물(DI water)을 혼합한 용액 및 수산화암모늄(NH4OH)+순수한 물(DI water)을 혼합한 용액중에서 선택된 어느 하나를 사용하는 것이 적합하며, 세정시간은 20분에서 40분 사이로 진행하여 하부전극 패턴의 표면을 100∼500Å의 두께로 식각하는 것이 바람직하다. 상기 제4 공정의 암모늄과 과산화수소의 혼합물을 이용한 세정은 1회 연속 또는 2회 이상으로 나누어서 실시하는 것이 적합하다.
또한, 상기 제4 공정의 암모늄과 과산화수소의 혼합물을 이용한 세정공정 후에 동일한 세정액을 이용하여 5∼15분간 세정을 추가로 진행할 수 있다.
바람직하게는, 상기 제5 공정의 HSG를 성장하기 전에 커패시터 하부전극 표면의 자연산화막을 제거하는 공정을 더 진행하는 것이 적합하다.
본 발명에 따르면, HSG를 성장시키기 전, 커패시터 하부전극 패턴의 표면에 잔류하는 폴리머와 플라즈마에 의한 손상(Damage)과 같은 식각잔류물층을 효과적으로 제거하여 보다 높은 커패시턴스를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 의한 커패시터 하부전극의 반구형 그레인 형성전 전처리 방법을 설명하기 위해 도시한 공정 흐름도이다.
도 3을 참조하면, 트랜지스터 및 비트라인과 같은 하부구조가 형성된 반도체 기판에 하부전극용을 물질막, 예컨대 폴리실리콘막을 적층(deposition)하고, 이를 건식식각하여 하부전극 패턴을 형성(100)한다. 이어서 상기 건식식각 공정에서 사용된 포토레지스트 패턴을 에싱공정으로 제거하되, 종래와 같이 산소 가스(O2 gas)만을 사용하지 않고, 자연산화막(Native Oxide layer)에 대한 제거능력을 갖는 가스인 사불화탄소 가스(CF4 gas)를 포함하는 에칭가스를 사용한다. 또한, 종래기술과 같이 매엽식 챔버를 갖는 에싱장비에서 한번에 에싱을 진행하지 않고, 일괄처리 방식(Batch type)의 챔버를 갖는 에싱장비에서 다단계, 인시튜(In-situ) 방식으로 에싱을 진행한다. 즉, 종래기술에서는 하부전극용 물질막을 에싱한 후에 잔류하는 폴리머(polymer), 식각손상층 및 자연산화막이 하부전극용 물질막의 표면에 그대로 남아 있어 후속되는 HSG 공정시에 반구형 그레인의 성장을 방해하였다. 그러나 본 발명에서는 이러한 문제를 해결하기 위해 에싱공정을 다단계, 예컨대 3단계로 나누어 진행하며, 제1 단계 에싱(110)에서는 건식식각된 하부전극 패턴 측벽의 폴리머를 위주로 제거하고, 제2 단계 에싱(112)에서는 포토레지스트 패턴을 주로 제거하고, 제3 단계 에싱(114)에서는 상기 하부전극 패턴 표면의 식각손상층 및 자연산화막을 주로 제거하는 방식으로 진행한다.
이때 상기 제1 단계 에싱(110)의 공정조건은 일괄처리 방식의 챔버 압력을 1.0 Torr, 온도를 250℃, 장비의 파워를 950W로 설정하고, 산소와 사불화탄소가 100:2.5의 비율로 혼합된 에칭가스를 사용하여 포토레지스트의 식각율이 14020Å／min, 산화막의 식각율이 70Å/min이 되도록 폴리머(polymer)에 대한 에싱(ashing)을 진행한다. 이때의 에싱시간은 약 30초간 진행하는 것이 적당하다. 상기 제2 단계 에싱(112)은 챔버 압력을 1.1 Torr, 온도를 250℃, 장비의 파워를 900W로 설정하고, 산소와 질소가 100:4의 비율로 혼합된 에칭가스를 사용하여 포토레지스트의 식각율이 55000Å／min이 되도록 에싱(ashing)을 진행한다. 이때의 에싱시간은 약 40초 동안 진행하는 것이 바람직하다. 마지막으로 상기 제3 단계의 에싱(114)은 챔버 압력을 1.1 Torr, 온도를 250℃, 장비의 파워를 900W로 설정하고, 산소와 사불화탄소가 100:1.5의 비율로 혼합된 에칭가스를 사용하여 포토레지스트의 식각율이 14020Å／min, 산화막의 식각율이 100Å/min이 되도록 자연산화막 및 식각손상층에 대한 에싱(ashing)을 약 20초 동안 진행한다.
상술한 바와 같이 하부전극 패턴 표면의 폴리머, 식각손상층 및 자연산화막을 제거할 경우는 후속공정에서 반구형 그레인의 성장을 보다 원활하게 하여 커패시턴스를 높일 수 있는데, 이것에 대한 결과의 검증은 하부전극 패턴에 대한 접촉각의 측정 및 XPS(X-ray Photoelectrons Spectroscopy)를 이용한 표면분석을 통하여 간접적으로 할 수 있다.
접촉각(contact angle)은 웨이퍼 표면이 친수성인지 소수성인지를 알아보는 척도로 이용된다. 일반적으로 소수성일 경우 접촉각은 커지고, 친수성일수록 접촉각은 작아지게 되는데, 자연산화막은 대표적인 친수성 막질이다. 따라서 일반적인 산화막의 접촉각은 너무 작아서 측정이 거의 불가능하며, 일반적으로 소수성을 띠는 실리콘막 표면의 접촉각은 약 65도 정도이다. 상술한 에싱공정의 효과를 확인하기 위하여, 제1 시료를 가지고 본 발명과 같이 사불화탄소(CF4)를 포함하는 에칭가스를 사용하여 3단계로 에싱을 진행한 후, 90초간 불산(HF)용액으로 세정(cleaning)을 진행하고 접촉각을 측정하였고, 제2 시료를 가지고는 종래와 같이 산소 가스만을 사용하여 에싱공정을 진행한 후, 제1 시료와 동일조건에서 세정공정을 진행한 후 접촉각을 측정하였다. 제1 시료의 접촉각은 63도가 나왔으며, 제2 시료는 45도 나왔다. 즉, 본 발명이 적용된 제1 시료의 하부전극 패턴 표면에서, 자연산화막에 대한 제거 효과가 우수함을 확인할 수 있다.
다음으로 XPS를 통한 표면분석을 진행하여 하부전극용 물질막 표면의 원소의 상태를 아래의 표 1에 나타내었다. 제3 시료는 에싱을 진행하기 전의 시료이고, 제2 시료는 종래와 같이 산소만을 에칭가스로 사용한 경우이고, 제1 시료는 본 발명과 같이 CF4 가스를 에칭가스로 사용하고 다단계 에싱을 진행 경우이다. 데이터의 단위는 Atomic %이다.
성분 실리콘(Si) 산소(O) 불소(F)
제3 시료 47 44.6 1.6
제2 시료 54.6 35.9 0.3
제1 시료 57.4 33.2 -
상기 결과로부터 본 발명과 같이 에싱을 진행한 제3 시료의 하부전극용 물질막 표면에서는 산화막을 구성하는 산소 성분이 가장 작게 검출되었고, 불소와 같은 폴리머 및 식각손상층을 이루는 물질은 거의 검출되지 않은 것을 알 수 있다.
이어서, 황산(H2SO4) 스트립(strip) 공정을 진행(120)하여 에싱으로 제거되지 않은 식각잔류물을 제거한다. 상기 황산 스트립 공정이 진행된 반도체 기판에 APM을 이용하여 첫 번째 세정공정을 5∼15분간 진행(130)한다. 여기서, 세정액으로는 수산화암모늄(NH4OH)+과산화수소(H2O2)+ 순수한 물(DI water)을 혼합한 용액, 수산화암모늄(NH4OH)+과산화수소(H2O2)의 혼합한 용액, 불화암모늄(NH4F)+불산(HF)+과산화수소(H2O2)+순수한 물(DI water)을 혼합한 용액, 아세트산(CH3COOH)+질산(HNO3)+불산(HF)+순수한 물(DI water)을 혼합한 용액 및 수산화암모늄(NH4OH)+순수한 물(DI water)을 혼합한 용액중에서 선택된 어느 하나를 사용하는 것이 적합하며, 일 예로 수산화암모늄(NH4OH)+과산화수소(H2O2)+ 순수한 물(DI water)이 1:4:20의 비율로 혼합한 용액을 사용할 수 있다. 본 발명에서 추가된 APM을 이용한 세정의 효과는 아래의 표 2에 기재된 실험 데이터를 통해 입증된다.
APM 세정 조건 식각율(Å／Min)
10분간 APM 세정을 수행한 시료 17
20분간 APM 세정을 수행한 시료 22
30분간 APM 세정을 수행한 시료 29
40분간 APM 세정을 수행한 시료 33
표 2을 설명하면, APM 세정을 10분에서 40분까지 적용한 시료에 대해 습식식각(wet etch)을 진행한 후, 개개의 시료에 대한 식각율(etching rate)을 조사하였다. 이때, APM 세정을 많이 할수록 식각율이 선형적으로 증가함을 표 2의 식각량에 대한 데이터로 알 수 있다. 이것은 하부전극 패턴 표면에 잔류하는 식각을 방해하는 요소, 즉 폴리머(Polymer), 건식식각 공정에서 발생한 플라즈마 손상 및 CF계열의 성분과 같은 식각잔류물층이 APM 세정으로 제거되어 식각율이 증가된 것을 의미한다. 이러한 식각량의 증가는 APM 세정을 60분 이상으로 진행하면 포화(Saturation)되어 더 이상 증가하지 않게 된다. 1차 APM 세정이 끝난 결과물에 2차 APM 세정을 1차 동일한 세정액을 사용하여 20∼40분간 진행(140)하여 하부전극 패턴의 표면이 100∼500Å의 범위로 식각되게 한다. 마지막으로 3차 APM 세정을 1차와 동일한 세정액을 사용하여 5∼15분간 진행(150)한다. 여기서, 본 발명에 의한 APM 세정은 하부전극 패턴의 표면이 100∼500Å 범위로 식각되도록 1회 연속 또는 2회 이상으로 나누어서 실시할 수 있다. 그러나, 동일한 시간범위의 APM 세정을 진행하더라도 1회 연속으로 APM 세정을 진행한 경우가 2회 이상으로 APM 세정을 진행한 경우보다 후속공정의 HSG 성장측면에서 유리하다. 이것을 아래 표 3를 참조하여 설명한다.
APM 세정 조건 성장이 안된 HSG 갯수
20분 연속 APM 세정을 한 시료 #1 33
20분 연속 APM 세정을 한 시료 #2 34
20분 연속 APM 세정을 한 시료 #3 26
10분씩 2회로 나누어 APM 세정을 진행한 시료 #1 98
즉, 1회 연속으로 20분간 APM 세정을 실시한 경우가 10분씩 2회로 나누어서 APM 세정을 실시한 경우보다 성장이 안된 HSG 개수가 3배정도 작기 때문에, HSG 성장측면에서는 유리함을 알 수 있다. 이어서 하부전극 패턴의 표면에 잔류하는 자연산화막(Native Oxide)을 희석된 불산 수용액을 사용하여 습식식각으로 제거(160)한다. 상기 결과물에 비정질 실리콘을 커패시터 하부전극 패턴의 표면에 침적하면서 열처리를 수행하여 HSG를 성장시켜 형성(170)한다.
도 4는 본 발명과 같이 전처리 공정의 에싱을 진행하였을 때의 커패시턴스의 변화를 보여주기 위해 도시한 그래프이다.
도 4를 참조하면, 그래프에서 X축은 커패시턴스의 값(pF)을 가리키고, Y축은 분포도(%)를 가리킨다. 그리고 그래프에서 ◆에 의해 연결된 선은 종래기술과 같이 산소만을 에칭가스로 사용하여 에싱을 진행하여 커패시터를 형성한 후, 측정한 커패시턴스 데이터이고, ■로 연결된 선은 본 발명과 같이 사불화탄소를 포함하는 에칭가스를 사용하고 다단계로 에싱을 수행하여 커패시터를 형성한 후에 측정한 커패시턴스 값이다. 분포도가 50%인 지점을 기준으로 커패시턴스를 서로 비교하였을 때, 종래와 같이 에싱을 진행한 경우는 621pF가 측정되었고, 본 발명과 같이 진행한 경우는 653pF가 측정되었다. 즉, 본 발명과 같이 에싱을 진행한 경우가 상대적으로 반구형 그레인의 성장의 더 많이 시켜 높은 커패시턴스를 얻을 수 있음이 입증됨을 알 수 있다.
도 5를 참조하면, 본 발명에 의해 추가된 다단계 에싱과, APM 세정을 진행한 후의 커패시터 하부전극의 패턴(230)의 모양을 도시한 단면도이다. 종래기술과 같이 에싱을 진행하고 세정을 하였을 때는 식각잔류물층이 커패시터 하부전극 패턴에 존재하여 후속되는 HSG 성장 공정에서 반구형 그레인의 성장을 방해하였지만, 본 발명에 의한 다단계 에싱과 APM 세정공정이 추가되면 식각잔류물층이 충분히 제거되어 HSG가 성장이 않되는 문제가 해결된다. 도면에서 참조부호 200은 반도체 기판을, 210은 콘택홀을 채우는 플러그(plug)를, 220은 층간절연막을 각각 나타낸다.
도 6은 본 발명에 의한 APM 세정을 50분간 진행하였을 때의 커패시터 하부전극의 표면에 성장된 HSG의 형상을 찍은 주사전자 현미경(SEM) 사진이다. 참고로 본 발명에 의한 APM 세정을 10분에서 40분까지 연속으로 진행한 후에 HSG 성장공정에서 성장이 안된 HSG의 개수를 조사하면 아래 표 4와 같다.
APM 세정 조건 성장이 안된 HSG 개수
10분 연속 APM 세정을 진행한 시료 108
20분 연속 APM 세정을 진행한 시료 72
30분 연속 APM 세정을 진행한 시료 5
40분 연속 APM 세정을 진행한 시료 2
APM 세정을 진행하지 않은 시료 342
즉, 표 4의 데이터에 의하면 1회 연속으로 30∼40분 사이에서 APM 세정을 진행한 경우가 가장 바람직하나, 필요에 따라 이를 2회 이상으로 나누어서 진행할 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 폴리실리콘으로 된 하부전극 패턴을 건식식각한 후, 사불화탄소를 포함하는 에칭가스를 사용하여 다단계 에싱을 진행하고, HSG를 성장하기 전에 APM 세정을 추가로 실시하여 건식식각에서 발생한 식각잔류물을 효과적으로 제거함으로써, 후속공정에서 HSG의 성장을 원활히하여 반도체 메모리 소자의 커패시턴스를 높일 수 있다.

Claims (17)

  1. 반도체 기판 위에 형성된 하부전극용 물질막을 건식식각하는 제1 공정;
    상기 건식식각을 위해 사용된 포토레지스트 패턴을 자연산화막에 대한 제거능력을 갖는 가스를 포함하는 에칭가스를 사용하여 다단계 에싱으로 제거하는 제2 공정;
    상기 에싱공정 후에 반도체 기판 표면에 잔류하는 물질을 제거하기 위한 황산세정을 진행하는 제3 공정;
    상기 황산세정이 완료된 반도체 기판에 식각 손상의 영향을 억제하기 위하여 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정을 진행하는 제4 공정; 및
    상기 결과물에 HSG를 성장시키는 제5 공정을 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  2. 제 1항에 있어서, 상기 제2 공정의 에싱(ashing)가스는 산소(O2), 사불화탄소(CF4) 및 질소(N2)를 사용하여 진행하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  3. 제 1항에 있어서, 상기 제2 공정의 다단계 에싱은 3 단계로 나누어 진행하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  4. 제 3항에 있어서, 상기 3단계의 에싱은 먼저 건식식각된 하부전극 패턴 측벽의 폴리머를 주로 제거하는 제1 단계와, 포토레지스트 패턴을 주로 제거하는 제2 단계와, 하부전극용 물질막 표면의 식각손상층 및 자연산화막을 주로 제거하는 제3 단계로 구성되는 것을 특징으로 하는 HSG 성장전 전처리방법.
  5. 제 1항에 있어서, 상기 제2 공정의 다단계 에싱은 인시튜(In-situ) 방식으로 진행하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  6. 제 4항에 있어서, 상기 제1 단계의 에싱은 산소와 사불화탄소가 100: 2.5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  7. 제 6항에 있어서, 상기 제1 단계의 에싱은 챔버 압력을 0.8∼1.2 Torr, 챔버의 온도를 240∼260℃, 전력을 920∼980W 사이에 놓고 20∼40초간 실시하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  8. 제 4항에 있어서, 상기 제2 단계의 에싱은 산소와 질소가 100: 5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  9. 제 8항에 있어서, 상기 제2 단계의 에싱은 챔버 압력을 0.9∼1.3 Torr, 챔버의 온도를 240∼260℃, 전력을 870∼930W 사이에 놓고 30∼50초간 실시하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  10. 제 4항에 있어서, 상기 제3 단계의 에싱은 산소와 사불화탄소가 100: 1.5 퍼센트(%)의 비율로 섞인 혼합가스를 에칭가스로 사용하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  11. 제 10항에 있어서, 상기 제3 단계의 에싱은 챔버 압력을 0.9∼1.3 Torr, 챔버의 온도를 240∼260℃, 전력을 870∼930W 사이에 놓고 10∼30초간 실시하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  12. 제 1항에 있어서, 상기 제3 공정의 황산 세정 후에 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정을 진행하는 공정을 더 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  13. 제 1항에 있어서, 상기 제4 공정의 식각 손상의 영향을 억제하기 위한 세정은 세정액으로 수산화암모늄(NH4OH)+과산화수소(H2O2)+ 순수한 물(DI water)을 혼합한 용액, 수산화암모늄(NH4OH)+과산화수소(H2O2)의 혼합한 용액, 불화암모늄(NH4F)+불산(HF)+과산화수소(H2O2)+순수한 물(DI water)을 혼합한 용액, 아세트산(CH3COOH)+질산(HNO3)+불산(HF)+순수한 물(DI water)을 혼합한 용액 및 수산화암모늄(NH4OH)+순수한 물(DI water)을 혼합한 용액중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  14. 제 1항에 있어서, 상기 제4 공정의 식각 손상의 영향을 억제하기 위한 세정은 상기 식각된 하부전극용 물질막의 표면을 100∼500Å의 두께로 식각하도록 세정을 진행하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  15. 제 1항에 있어서, 상기 제4 공정의 식각 손상의 영향을 억제하기 위한 세정을 진행하는 시간은 20분 내지 40분 사이인 것을 특징으로 하는 HSG 성장전 전처리방법.
  16. 제 1항에 있어서, 상기 제4 공정의 식각 손상의 영향을 억제하기 위한 세정공정 후에 하부전극 패턴의 표면에서 형성된 자연산화막(native oxide)을 제거하는 공정을 더 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법.
  17. 제 16항에 있어서, 상기 자연산화막을 제거하는 공정 전에 암모늄과 과산화수소의 혼합물(APM)을 이용하여 세정하는 공정을 더 구비하는 것을 특징으로 하는 HSG 성장전 전처리방법.
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