KR20000005609A - 반도체소자제조방법및반도체소자용절연막형성방법 - Google Patents

반도체소자제조방법및반도체소자용절연막형성방법 Download PDF

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Abstract

본 발명은 오염을 방지할 수 있는 공정에 의해 반도체장치의 전극 및 커패시터를 형성함으로써 반도체 소자를 제조하는 방법에 관한 것이다. 또한, 본 발명은 반도체 소자의 신뢰성을 높일 수 있도록 좋은 특성을 갖는 절연막을 형성하는 방법에 관한 것이기도 하다. 본 발명의 반도체 소자 제조방법은, 사전 세정공정, 하부전극 형성공정, 도핑공정, 장벽막 형성공정, 유전막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 모두 동일한 챔버에서 진행하거나, 저 산소 분위기를 통해 다른 챔버에 이동시켜 진행하는 것을 특징으로 한다. 본 발명의 절연막 형성방법은, 산소성분 함유기체와 중수소성분 함유기체에 암모니아기체를 혼합한 가스의 플라즈마 내에서 반도체 기판을 가열하여 질소를 포함하는 절연막을 형성하는 것을 특징으로 한다. 본 발명의 반도체 소자 제조방법에 따르면, 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다. 또한, 고용량 커패시터의 형성에 적합한 박막 재료물질을 이용할 수 있기 때문에, 고집적 반도체의 제조가 가능하다. 그리고, 본 발명의 절연막 형성방법에 따르면, 전하트랩 및 절연파괴에서 우수한 특성을 갖는 절연막을 형성할 수 있다.

Description

반도체 소자 제조방법 및 반도체 소자용 절연막 형성방법 {Method for fabricating semiconductor devices and thin dielectric film used therefor}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 오염을 방지할 수 있는 공정에 의해 반도체장치의 전극 및 커패시터를 형성함으로써 반도체 소자를 제조하는 방법에 관한 것이다. 또한, 본 발명은 반도체 소자의 신뢰성을 높일 수 있도록 좋은 특성을 갖는 절연막을 형성하는 방법에 관한 것이기도 하다.
반도체장치의 집적도가 높아짐에 따라 셀의 면적은 급격하게 축소되는 추세에 있으나, 셀 면적의 감소에도 불구하고 반도체장치가 우수한 특성을 가지기 위해서는 셀 커패시턴스가 일정량 이상으로 유지되어야 한다. 따라서, 셀 동작에 필요한 커패시턴스는 그대로 유지하면서 반도체소자의 신뢰성도 확보할 수 있는 공정개발이 현재 여러 가지 반도체장치에서 해결되어야 할 가장 큰 과제로 대두되고 있다.
이와 같은 과제를 해결하기 위해 최근에는, 반구형 그레인을 갖는 다결정실리콘층(HemiSpherical Grained Silicon; 이하 "HSG 실리콘층")을 전극으로 이용하고 여기에 고유전박막을 형성시키는 공정이 반도체장치의 양산과정에서 채택되고 있다. 이러한 고유전박막에는, 박막화된 실리콘산화막과 실리콘질화막의 다층구조인 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조, 오산화탄탈륨막(Ta2O5) 또는 BST(BaSrTiO3) 등이 포함된다.
한편, HSG 실리콘층의 형성시 그레인의 이동이 원활하게 이루어지기 위해서는 HSG 실리콘층의 형성에 앞서 자연산화막을 제거하는 사전 세정단계가 필수적이다. 종래의 공정에서는, 일정한 비율로 희석된 HF 수용액 또는 BOE(Buffered Oxide Etchant)를 이용한 습식세정을 이용하여 자연산화막을 제거한 후 적어도 2시간 이내에 HSG 실리콘층을 형성하였다. 이와 같은 시간제약은, 자연산화막의 제거 후 장시간이 경과하면 자연산화막이 재성장하는 현상에 기인한 것이다. 따라서, 공정진행에 있어서, 시간지연 없이 공정이 이루어져야만 하는 문제점이 있었다.
한편, 형성된 HSG 실리콘층에 도전성을 부여하기 위해 불순물이 도핑된다. 예를 들어, 인(P: Phosphorus)을 도핑하는 경우에는, 통상 POCl3를 이용하여 도핑을 행하고 이 과정에서 발생하는 HSG 실리콘층 상의 유리질을 제거하기 위해 디글레이즈(deglaze)공정을 진행하였다. 그러나, 이러한 방법은 추가적인 디글레이즈 공정을 요구하기 때문에 공정이 복잡할 뿐 아니라, 디글레이즈 공정단계에서 HSG 실리콘층 상의 요철까지 식각되어 전하저장전극의 표면적이 감소하는 문제점이 있다.
또한, 유전막으로 실리콘질화막과 실리콘산화막의 복합층을 사용할 경우, 기존의 질화막 상에 산화막을 형성하는 방법인 "가열로(furnace)를 이용한 배치타입 산화(batch-type oxidation) 방식"이 통상 750℃이상의 고온 공정을 사용하기 때문에 반도체 소자의 열다발(thermal budget)을 가중시켜 접합의 깊이를 증가시켜 소자를 열화 시키는 문제가 있었고, 웨이퍼간의 균일도가 떨어지는 문제가 있었다. 더욱이, 산화막 형성 전에 질화막이 형성된 웨이퍼가 대기에 노출되면서 계면에 불필요한 자연 산화막이 형성되거나 기타 오염이 발생하는 문제가 있었다.
그리고, 상기한 사전 세정공정, HSG 실리콘층 형성공정 및 도핑공정이 하나의 공정챔버 내에서 시간지연 없이 일관적으로 이루어지지 않는다면, 자연산화막이나 오염입자(particle)에 의한 소자불량의 문제점이 발생하기 쉽다.
한편, 반도체 기판으로 실리콘 웨이퍼를 사용할 경우, 종래에는 게이트 절연막으로서 실리콘 산화막(SiO2)을 형성하였는데, 이는 산소와 수소를 반응시켜 나오는 수증기 분위기에서 실리콘 웨이퍼를 고온으로 가열하는 공정을 통해 이루어졌다. 그런데, 반도체 소자의 집적도가 증가할수록 게이트 절연막의 두께도 얇아지게 되어 우수한 특성의 절연막이 요구되므로, 기존의 게이트 절연막 형성방법을 개선하여 소자의 신뢰성을 높이려는 시도가 활발히 행해지고 있다. 그 중에서, Si/SiO2계면 상태와, SiO2내의 전하 트랩(charge trap)을 SiO2형성과정에서 조절하려는노력이 많이 행해지고 있다.
Si/SiO2계면 상태의 조절은 1997년 IEEE 일렉트론 디바이스 레터스 제 18권 제 3호 81-83쪽(IEEE Electron Device Letter, Vol. 18, No. 3, March, pp 81-83)에 기재된 논문에 잘 나타나 있다. 상기 논문에 의하면, 반도체 소자의 제작을 마친 후 최종 단계에서 중수소(D2) 분위기에서 어닐링을 하면, Si/SiO2계면에 존재하는 실리콘 댕글링 본드가 Si-D 결합을 형성하여 소자의 신뢰성을 높인다는 것을 알 수 있다. 그러나, 논문에 기재된 바와 같이 소자의 제작을 마친 후에 D2로 처리하면, D2가 패시베이션층(passivation layer)으로 통상 사용되는 Si3N4층을 투과하지 못하여 비효율적이다. 또한, 어닐링을 하기 위해 반도체 기판을 고온으로 가열해야 하는 문제점도 있다.
SiO2내의 전하 트랩에 대한 조절은, 1997년 저널 오브 어플라이드 피직스 제 81권 제 4호 1825-1828쪽(J. Appl. Phys., Vol. 81, No. 4, pp 1825-1828)에 "SiO2실리콘 극박막에 대한 옥시나이트라이드화가 전하 트래핑에 미치는 영향"의 제하로 히사시 후쿠다 등이 발표한 논문에 잘 나타나 있다. 논문에서는, 급속 열처리장비에서 1100℃의 온도로 먼저 SiO2막을 형성하고 인시튜(in-situ)로 시간을 바꾸어가며 N2O나 NH3를 공급하여 SiO2막을 질화시킴으로써 50∼100Å 두께의 실리콘 질화산화막 또는 실리콘 질화막을 형성하였다. 분석 결과에 따르면, 산화막을 질화시키는 시간이 길어질수록 Si/SiO2계면 근처에서 안정된 SiN 결합이 형성되어 낮은 전하 트래핑 밀도(charge trapping density) 및 높은 절연파괴 전하값(charge-to- breakdown)을 나타냄을 알 수 있다. 그러나, 급속 열처리장비를 이용할 경우 실리콘 웨이퍼에 급격한 온도 변화가 가해지기 때문에 웨이퍼에 무리가 가해질 뿐만 아니라 균일한 두께의 게이트 절연막을 형성하기 어려운 문제가 있다.
따라서, 본 발명의 기술적 과제는 사전 세정공정, 하부전극 형성공정, 도핑공정, 장벽막 형성공정, 유전막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 일관적으로 진행할 수 있는 반도체 제조방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 고용량 커패시터의 형성에 적합한 박막 재료물질을 이용하여 반도체를 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 반도체 소자의 신뢰성을 높일 수 있도록 좋은 특성을 갖는 절연막을 형성하는 방법을 제공하는 데 있다.
도 1은 본 발명의 일 실시예로서 반도체장치의 커패시터를 형성할 경우에 따른 공정순서를 나타낸 순서도이다.
상기한 기술적 과제를 해결하기 위한 본 발명의 반도체 제조방법은, 하나 이상의 챔버를 가진 반도체 제조장비에서 반도체 제조공정을 진행함에 있어서, 사전 세정공정, 하부전극 형성공정, 도핑공정, 장벽막 형성공정, 유전막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 모두 동일한 챔버에서 진행하거나, 저 산소 분위기를 통해 다른 챔버에 이동시켜 진행하는 것을 특징으로 한다.
사전세정공정에서는 불화물 기체의 플라즈마가 이용되며, 여기에 비활성 기체를 혼합하여 사용하거나, 수소성분을 함유한 기체의 플라즈마를 함께 사용할 수도 있다.
상기 도핑공정은 도핑성분과 수소의 화합물 기체의 플라즈마를 이용하는 것이 바람직하다. 한편, 하부전극의 도핑 후에는 그 상부에 장벽막이 형성될 수도 있다.
본 발명의 또 다른 기술적 과제를 해결하기 위한 본 발명의 절연막 형성방법은, 산소성분 함유기체와 중수소성분 함유기체에 암모니아기체를 혼합한 가스의 플라즈마 내에서 반도체 기판을 가열하여 질소를 포함하는 절연막을 형성하는 것을 특징으로 한다. 이 때, 상기 산소성분 함유기체와 중수소성분 함유기체로서, 산소(O2) 및 중수소(D2)를 각각 사용하거나, 중수(D2O)를 공통적으로 사용하는 것이 바람직하다. 더욱이, 상기 질소 포함 절연막의 형성 전 또는 후에, D2O 플라즈마 내에서 상기 반도체 기판을 가열하여 절연막을 형성하는 단계를 더 거치게 하여, 절연막을 서로 다른 성분으로 구성된 2층으로 형성하여도 좋다.
한편, 상기 절연막의 형성 전에 상기 반도체기판을 불화물 기체의 플라즈마, 예컨대 불화탄소, 불화질소, 불화염소, 불화규소, 불화브롬, 불화인, 불화 황, 불화염소 및 불화아세닉으로 구성된 기체군으로부터 선택된 어느 하나의 플라즈마를이용하여 세정함으로써 자연산화막과 오염물을 제거하는 단계를 더 거치는 것도 바람직하다. 이 때, 상기 불화물 기체를 비활성 기체를 혼합하여 희석할 수도 있다. 그리고, 상기 세정단계에서 상기 불화물 기체의 플라즈마를 중수소성분, 산소성분, 혹은 중수성분을 함유한 기체의 플라즈마와 함께 사용하는 것도 바람직하다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예로서 반도체장치의 커패시터를 형성할 경우에 따른 공정순서를 나타낸 순서도이다. 본 실시예의 공정은 하나 이상의 챔버를 가진 반도체 제조장비에서 진행된다.
도 1을 참조하면, 우선, 소정 공정을 거친 반도체기판 상의 오염물과 자연산화막을 제거하기 위한 사전 세정공정이 행해진다(S1). 이 사전 세정공정에는 불화규소(SF6)와 아르곤(Ar)의 혼합기체의 플라즈마가 사용되었다. 물론 이 공정에서, 플라즈마 세정을 위해 사용되는 기체는 일반적인 불화물 기체를 단독으로 사용해도 무방하며, 여기에 비활성 기체나 수소성분을 함유한 기체, 또는 산소성분을 함유한 기체를 혼합하여 사용할 수도 있다. 불화물 기체로서, 불화탄소, 불화질소, 불화염소, 불화규소, 불화브롬, 불화인, 불화황, 불화염소 및 불화아세닉 중의 어느 하나를 사용할 수 있다. 또한, 혼합하여 사용되는 비활성 기체로서, 아르곤, 네온, 크립톤과 같은 기체가 선택될 수 있으며, 수소성분을 함유한 기체로서는 H2, D2, SiH4, Si2H6, BH3, AsH3, PH3, GeH4, SiH2Cl2및 NH3중의 어느 하나가 선택될 수 있다. 그리고, 산소성분을 함유한 기체로서, O2, N2O, D2O 및 NO2중의 어느 하나가 선택될 수 있다.
그 다음, 커패시터용 하부전극을 형성한다(S2). 본 실시예에서는, 버섯돌기를 갖는 다결정 실리콘막을 먼저 형성하고 이를 포스핀(PH3) 기체의 플라즈마에 의해 처리함으로써 불순물 도핑 및 표면세정을 행하는 동시에 그 표면의 버섯 돌기를 강화하였다(S3). 물론, 도핑되는 불순물의 종류에 따라 플라즈마 처리에 사용되는 기체가 달라지는데, 일반적으로는 도핑하고자 하는 성분과 수소의 화합물 기체의 플라즈마를 사용하면 된다. 이 때, 발생하는 수소 플라즈마가 표면세정을 행하는 동시에 그 표면의 버섯 돌기를 강화하는 역할을 하게 된다. 따라서, 보론(Boron)이나 아세닉(Arsenic)을 도핑하고자 할 때에는, BH3나 AsH3가 각각 사용된다.
또한, 하부전극으로서, 도핑된 실리콘막, 질화 금속막, 노블(noble) 금속막, 내화물 금속막 및 니어-노블(near-noble) 금속막 및 전도성 산화막 중의 어느 하나를 사용하여도 무방하다. 상기 전도성 산화막에는 RuO2또는 IrO2가 포함된다.
이와 같이, 플라즈마 처리된 버섯돌기를 가진 다결정 실리콘층을 이용하여 하부전극을 형성한 다음, 그 위에 장벽막을 형성한다(S4). 이러한 장벽막은, 하부전극이 실리콘인 경우에는 표면 질화막일 수도 있고, 질화규소막, 산화막, 질화금속막, 노블금속막, 내화물금속막, 니어-노블금속막 중의 어느 하나를 선택할 수도 있다. 또한, 도면에서는 공정단계로서 표시되지 않았지만, 상기 장벽막의 형성 전·후에 O2, N2O 및 NO2와 같이 산소성분을 함유한 기체를 이용한 플라즈마 처리를 하는 것도 바람직하다.
그 다음, 장벽막 상에 유전막을 형성한다(S5). 이러한 유전막으로서, 실리콘질화막과 실리콘산화막의 복합층, 탄탈륨 산화막(Ta2O5), BaSrTiO3막, SrBiTiO3막, PbZrTiO3막 및 SrBi2Ta2O9막, 탄탈륨 질화산화막(TaON) 중의 어느 하나를 선택할 수 있다.
상기 유전막 상에 상부전극을 형성하면(S6), 커패시터의 형성이 완료된다. 이 때, 상부전극은, 도핑된 실리콘막, 버섯돌기를 갖는 다결정 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막 및 니어-노블 금속막 및 전도성 산화막 중의 어느 하나를 사용할 수 있으며, 하부전극과 마찬가지로 전도성 산화막에는 RuO2또는 IrO2가 포함된다.
이와 같은 일련의 공정이 하나 이상의 챔버를 가진 반도체 제조장비에서 진행될 때, 사전 세정단계(S1), 하부전극 형성단계(S2), 도핑 및 플라즈마 처리단계(S3), 장벽막 형성단계(S4), 유전막 형성단계(S5) 및 상부전극 형성단계(S6)를 차례로 동일 챔버에서 진행하거나, 저 산소 분위기를 통해 이동한 후 다른 챔버에서 진행하면, 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다.
다음은 본 발명의 다른 실시예로서 게이트 산화막을 형성하는 방법에 대해 설명한다. 게이트 산화막을 형성하기 전에 우선 실리콘 웨이퍼를 SF6기체와 D2기체의 플라즈마 내에서 세정하여 자연산화막과 오염입자를 제거하였다. 이 때, SF6기체는 실리콘 웨이퍼의 표면을 건식식각하는 역할을, D2기체는 실리콘 웨이퍼의 표면에서 자연산화막을 제거한 후에 잔류하는 "결합하지 못한 실리콘 본드(dangling bond)"에 대해 Si-D 결합을 유도하여 실리콘 웨이퍼의 표면을 안정화시키는 역할을 한다. 이 때, SF6기체와 D2O 기체의 플라즈마를 사용하여도 무방하다.
이와 같이 세정이 이루어진 실리콘 웨이퍼를 O2와 D2를 부피비 1:1로 혼합한 상태에서 미량의 NH3기체를 넣은 후, 이들 기체의 플라즈마 분위기에서 가열하여 80Å 두께의 게이트 산화막을 형성하였다. 이 때, 웨이퍼를 가열하는 온도는 통상의 습식 산화공정(pyrogenic oxidation)에서 사용하는 온도인 750∼850℃보다 낮아도 되는데, 그 이유는 반응기체를 플라즈마에 의해 활성화시켰기 때문이다. 물론, 실리콘 웨이퍼를 N2O나 NO와 같이 질소와 산소를 공통으로 포함하는 기체에 D2나 D2O를 혼합하여 실리콘 웨이퍼의 표면에 Si-D 결합을 유도하는 동시에 형성되는 게이트 산화막 내에 질소를 포함시키는 것도 가능하다. 그러나, 질소를 게이트 산화막 내에 다량 도입하는 방법에 있어서, N2O나 NO 기체보다도 NH3 기체를 사용하는 것이 더 효율적이므로 본 실시예에서는 NH3 기체를 사용하였다.
한편, 상기한 바와 같은 게이트 산화막 형성방법은 커패시터용 유전막으로 실리콘질화막과 실리콘산화막의 복합층을 사용할 경우, 먼저 실리콘질화막을 형성하고 그 위에 실리콘산화막을 형성할 경우에도 마찬가지로 적용될 수 있다.
본 발명의 소자 제조방법에 따르면, 사전 세정공정, 하부전극 형성공정, 도핑공정, 장벽막 형성공정, 유전막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 일관적으로 진행할 수 있으므로 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다. 또한, 고용량 커패시터의 형성에 적합한 박막 재료물질을 이용할 수 있기 때문에, 고집적 반도체의 제조가 가능하다.
본 발명의 절연막 형성방법에 따르면, 형성된 절연막이 낮은 전하 트래핑 밀도 및 높은 절연파괴 전하값 특성을 가지므로 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. 하나 이상의 챔버를 가진 반도체 제조장비에서 반도체 제조공정을 진행함에 있어서,
    소정 공정을 거친 반도체기판을 불화물 기체의 플라즈마를 이용하여 세정함으로써 자연산화막과 오염물을 제거하는 단계와;
    상기 세정공정을 진행한 챔버와 동일한 챔버 또는 저 산소 분위기를 통해 이동한 다른 챔버에서, 상기 세정공정을 거친 반도체기판 상에 버섯 돌기를 가진 다결정 실리콘층을 형성하는 단계를 구비하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 불화물 기체는:
    불화탄소, 불화질소, 불화염소, 불화규소, 불화브롬, 불화인, 불화황, 불화염소 및 불화아세닉으로 구성된 기체군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 세정단계에서 상기 불화물 기체에 비활성 기체를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 상기 세정단계에서 상기 불화물 기체의 플라즈마를 수소성분을 함유한 기체의 플라즈마와 함께 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 세정단계에서 상기 불화물 기체의 플라즈마를 산소성분을 함유한 기체의 플라즈마와 함께 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 세정공정 및 다결정 실리콘층의 형성공정을 진행한 챔버와 동일한 챔버 또는 저산소 분위기를 통해 이동한 다른 챔버에서, 상기 다결정 실리콘층에 대해 불순물 도핑 및 표면세정을 행하는 동시에 그 표면의 버섯 돌기를 강화하기 위해, 상기 다결정 실리콘층을 플라즈마 처리하는 단계를 더 거치는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서, 상기 플라즈마 처리는 도핑성분과 수소의 화합물 기체의 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 플라즈마 처리된 버섯돌기를 가진 다결정 실리콘층 상에 장벽막을 형성하는 단계를 더 포함하되,
    상기 장벽막의 형성을, 상기 세정공정, 다결정 실리콘층의 형성 및 플라즈마 처리를 실시한 챔버와 동일 챔버에서 진행하거나 저산소 분위기를 통해 다른 챔버로 이동하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제8항에 있어서, 상기 장벽막은:
    상기 다결정 실리콘의 표면 질화막, 질화 규소막, 산화막, 질화금속막, 노블 금속막, 내화물 금속막 및 니어-노블 금속막으로 구성된 박막군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제8항에 있어서, 상기 장벽막의 형성 전, 후에 산소 성분을 함유한 기체 플라즈마 처리를 하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제8항에 있어서, 상기 장벽막 상에 유전막을 형성하는 단계를 더 포함하되, 상기 유전막의 형성을, 상기 세정공정, 다결정실리콘의 형성, 플라즈마 처리 및 장벽막의 형성을 행한 챔버와 동일 챔버에서 진행하거나 저산소 분위기를 통해 다른 챔버로 이동하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제11항에 있어서, 상기 유전막은:
    실리콘질화막과 실리콘산화막의 복합층, 탄탈륨 산화막, BaSrTiO3막, SrBiTiO3막, PbZrTiO3막 및 SrBi2Ta2O9막, 탄탈륨 질화산화막으로 구성된 유전막군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  13. 하나 이상의 챔버를 가진 반도체 제조장비에서 반도체 제조공정을 진행함에 있어서,
    소정 공정을 거친 반도체기판을 불화물 기체의 플라즈마를 이용하여 세정함으로써 자연산화막과 오염물을 제거하는 단계와;
    상기 세정공정을 거친 반도체기판 상에 하부 전극을 형성하는 단계와;
    상기 하부 전극상에 유전막을 형성하는 단계와;
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하되,
    상기 세정공정, 하부 전극 형성공정, 유전막 형성공정 및 상부전극 형성공정을 동일 챔버에서 진행하거나 저산소 분위기를 통해 서로 다른 챔버로 이동하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제 13항에 있어서, 상기 하부전극 혹은 상부전극은:
    실리콘막, 버섯돌기를 갖는 다결정 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막 및 니어-노블 금속막, 전도성 산화막으로 구성된 박막군으로부터 선택된 것을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 반도체 소자용 절연막 형성방법에 있어서, 산소성분 함유기체와 중수소성분 함유기체에 암모니아기체를 혼합한 가스의 플라즈마 내에서 반도체 기판을 가열하여 질소를 포함하는 절연막을 형성하는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  16. 제15항에 있어서, 상기 산소성분 함유기체와 중수소성분 함유기체로서, 산소 및 중수소를 각각 사용하거나, 중수를 공통적으로 사용하는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  17. 제15항에 있어서, 상기 질소 포함 절연막의 형성 전 또는 후에, 중수 플라즈마 내에서 상기 반도체 기판을 가열하여 절연막을 형성하는 단계를 더 거치는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  18. 제15항에 있어서, 상기 절연막의 형성 전에 상기 반도체기판을 불화물 기체의 플라즈마를 이용하여 세정함으로써 자연산화막과 오염물을 제거하는 단계를 더 거치는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  19. 제18항에 있어서, 상기 불화물 기체는:
    불화탄소, 불화질소, 불화염소, 불화규소, 불화브롬, 불화인, 불화황, 불화염소 및 불화아세닉으로 구성된 기체군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  20. 제18항에 있어서, 상기 세정단계에서 상기 불화물 기체에 비활성 기체를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
  21. 제18항에 있어서, 상기 세정단계에서 상기 불화물 기체의 플라즈마를 중수소성분을 함유한 기체, 산소성분을 함유한 기체 및 중수성분을 함유한 기체로 구성된 군으로부터 선택된 적어도 하나의 기체의 플라즈마와 함께 사용하는 것을 특징으로 하는 반도체 소자용 절연막 형성방법.
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