KR102599015B1 - 기판 처리 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 기판 처리 방법은, 도핑된(doped) 다결정질 실리콘이 형성된 기판을 마련하는 단계, 및 염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물(interhalogen compound) 가스를 포함하는 식각 가스를 이용하여 기상 식각(gas phase etching) 방법으로 상기 도핑된 다결정질 실리콘을 제거하는 단계를 포함할 수 있다. 본 발명의 실시예에 따른 기판 처리 방법은, ClF3 가스를 포함하는 식각 가스를 이용함으로써, 플라즈마에 의한 데미지를 유발하지 않으면서 빠른 식각률로 도핑된 다결정질 실리콘을 하부 구조물로부터 선택적으로 제거할 수 있다.

Description

기판 처리 방법{SUBSTRATE PROCESSING METHOD}
본 발명은 기판 처리 방법에 관한 것으로서, 보다 상세하게는 불순물 도핑된 실리콘으로 이루어진 막을 선택적으로 제거하는 방법을 포함하는 기판 처리 방법에 관한 것이다.
또한 본 발명은 불순물 도핑된 실리콘으로 이루어진 막 제거 후 하부 구조물 표면의 불소를 제거하는 방법을 포함하는 기판 처리 방법에 관한 것이다.
반도체 장치를 제조하는 공정은 다양한 물질들을 식각하기 위한 식각 공정들을 포함하는 데, 예를 들어, 실리콘 산화막, 실리콘 질화막 등을 식각하는 공정에서 하드 마스크로 비정질 탄소막(Amorphous Carbon Layer, ACL)이 주로 사용되었다.
한편, 반도체 장치들의 집적도가 증가하면서, 디램(DRAM), 3D 낸드 플래시 메모리(3D Flash Memory) 등에서 수십:1 이상의 고종횡비(high aspect ratio)의 홀들을 식각해야 하는 식각 공정, 이른바, HARC(High Aspect Ratio Contact) 식각 공정이 요구되고 있다.
고종횡비의 홀들을 식각하기 위해 하드 마스크로 사용되는 비정질 탄소막(ACL)의 두께가 점점 두꺼워질 수 밖에 없다. 비정질 탄소막(ACL)의 두께가 증가되면 웨이퍼의 휨(warpage) 현상이 심해지고, 웨이퍼의 휨 현상이 심해지면 후속에 진행되는 포토리소그래피 공정 시 정확한 패턴을 형성하기 어려운 문제점이 생긴다.
이러한 문제점을 해결하기 위해, 하부 막(예를 들어, 실리콘 산화막, 실리콘 질화막 등)에 대해 비정질 탄소막보다 높은 식각 선택비를 가지는 새로운 하드 마스크 물질에 대한 개발이 요구되고 있다. 최근, 붕소(B)를 도핑한 비정질 탄소막 등에 대한 개발이 진행되고 있다.
이와 더불어, 건식 식각 공정이 완료된 후에, 비정질 탄소막보다 높은 식각 선택비를 가지는 새로운 하드 마스크 물질을 하부막에 영향을 주지 않으면서 선택적으로 제거하는 방법에 대한 개발도 함께 진행되고 있다.
본 발명은 불순물 도핑된 다결정질 실리콘으로 이루어진 하드 마스크를 선택적으로 제거할 수 있는 기판 처리 방법을 제공하는 것을 과제로 한다.
또한, 본 발명은 하드 마스크 제거 후 하부 구조물 표면의 불소를 제거할 수 있는 기판 처리 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위한, 본 발명의 일실시예에 따른 기판 처리 방법은, 불순물이 도핑된 다결정질 실리콘층이 상부에 형성된 기판을 마련하는 단계; 및 염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물(interhalogen compound) 가스를 포함하는 식각 가스를 이용하여 기상 식각(gas phase etching) 방법으로 상기 다결정질 실리콘층을 제거하는 단계;를 포함한다.
상기 다결정질 실리콘층은 붕소(B) 도핑된 다결정질 실리콘층일 수 있다.
상기 다결정질 실리콘층은 패터닝된 하드 마스크층일 수 있다.
또한, 상기 할로겐간 화합물 가스는 삼불화염소(ClF3) 가스일 수 있다.
또한, 상기 다결정질 실리콘층을 식각하는 단계는 10℃내지 100℃의 온도에서 수행될 수 있다.
또한, 상기 다결정질 실리콘층의 하부에는 하부 구조물을 포함하되, 상기 다결정질 실리콘층을 식각하는 단계에서, 상기 다결정질 실리콘과 상기 하부 구조물의 식각 선택비가 8:1 이상일 수 있다.
상기 하부 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물(SiCN), 티타늄 질화물 중 적어도 어느 하나를 포함할 수 있다.
상기 다결정질 실리콘층 제거 후에, 열처리 또는 플라즈마를 이용하여 상기 하부 구조물의 표면에 잔존하는 불소(F)를 제거하는 단계를 더 포함할 수 있다.
상기 불소를 제거하는 단계는, 이하의 단계들 중 하나 이상을 포함할 수 있다.
1) 상기 하부 구조물을 150℃~400℃의 온도로 가열하는 단계,
2) 상기 하부 구조물을 150℃~250℃의 온도로 가열하고 냉각하는 과정을 반복적으로 수행하는 단계,
3) 100℃~400℃의 온도에서 상기 하부 구조물을 O2, H2, N2 또는 Ar을 포함하는 플라즈마에 노출시키는 단계.
상기 과제를 해결하기 위한, 본 발명의 다른 실시예에 따른 기판 처리 방법은, 기판 상에 실리콘 산화물 또는 실리콘 탄질화물을 포함하는 하부 구조물 및 불순물이 도핑된 다결정질 실리콘층을 형성하는 단계; 상기 다결정질 실리콘층을 하드 마스크로 하여 상기 하부 구조물을 식각하는 단계; 염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물 가스를 포함하는 식각 가스를 이용하여 기상 식각 방법으로 상기 다결정질 실리콘층을 제거하는 단계; 및 O2를 포함하는 플라즈마를 이용하여, 상기 하부 구조물의 표면에 잔존하는 불소(F)를 제거하는 단계를 포함한다.
본 발명에 따른 기판 처리 방법에 의하면, ClF3 가스와 같은 할로겐간 화합물을 포함하는 식각 가스를 이용함으로써, 하부 구조물에 플라즈마에 의한 데미지를 유발하지 않으면서 불순물 도핑된 다결정질 실리콘으로 이루어진 하드 마스크를 하부 구조물로부터 선택적으로 제거할 수 있다. 특히 기상 식각 방법에 의해 불순물 도핑된 다결정질 실리콘으로 이루어진 하드 마스크를 하부 구조물로부터 선택적으로 제거할 수 있다.
본 발명에 따른 기판 처리 방법에 의하면, 불순물 도핑된 다결정질 실리콘으로 이루어진 하드 마스크를 ClF3 가스를 포함하는 식각 가스를 이용한 기상 식각 방법에 의해 저온에서 그리고 높은 식각률로 제거할 수 있으므로, 하드 마스크층을 제거하는 공정의 시간이 단축되고, 하드 마스크층을 제거하는 처리 장치의 스루풋(throughput)이 향상될 수 있다.
본 발명에 따른 기판 처리 방법에 의하면, 하드 마스크의 제거 시에 하부 구조물의 표면에 잔존하는 불소(F)를 제거함으로써, 최종적으로 제조된 반도체 소자의 신뢰성이 확보될 수 있다. 또한, 하부 구조물이 실리콘 산화막 또는 실리콘 탄질화막을 포함하는 경우, O2 플라즈마를 이용함으로써 하부 구조물 표면의 불소를 효과적으로 제거할 수 있다.
도 1은 본 발명의 실시예에 따른 기판 처리 방법을 나타내는 순서도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 기판 처리 방법을 나타내는 도면들이다.
도 3은 ClF3 가스를 포함하는 식각 가스에 의한 다양한 물질들의 식각량을 온도에 따라 나타낸 그래프이다.
도 4는 ClF3 가스를 포함하는 식각 가스에 의한 도핑된 다결정질 실리콘 및 도핑되지 않은(undoped) 다결정질 실리콘의 식각량을 온도에 따라 나타낸 그래프이다.
도 5a는 여러 공정 조건들에 대해서 하부 실리콘 산화막의 표면의 불소(F)의 양을 이차이온질량분석기(SIMS)로 분석한 데이터들을 나타내는 도면이다.
도 5b는 여러 공정 조건들에 대해서 하부 실리콘 탄질화막의 표면의 불소(F)의 양을 이차이온질량분석기(SIMS)로 분석한 데이터들을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
상술한 바와 같이, 반도체 장치의 제조에 있어서, 비정질 탄소막보다 높은 식각 선택비를 가지는 새로운 하드 마스크가 요구되고 있으며, 또한, 건식 식각 공정이 완료된 후에, 하드 마스크를 하부막에 대해 선택적으로 제거하는 방법에 대한 개발이 필요하다.
본 발명은 비정질 탄소막을 대체할 수 있는 물질로서 불순물 도핑된 다결정질 실리콘막을 하드 마스크로 이용한 건식 식각 공정을 수행하고, 건식 식각 공정이 완료된 후에 불순물 도핑된 다결정질 실리콘막을 하부막에 대해 선택적으로 제거하는 방법을 포함한다.
도 1은 본 발명의 실시예에 따른 기판 처리 방법을 나타내는 순서도이다. 도 2a 내지 도 2c는 본 발명의 실시예에 따른 기판 처리 방법을 나타내는 도면들이다. 이하, 도 1, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 기판 처리 방법을 설명한다.
본 발명의 실시예에서는 불순물 도핑된 다결정질 실리콘이 하드 마스크 층으로 사용하는 경우를 예시하였으나, 아래에 기재된 바와 같이 반드시 하드 마스크 층으로 사용되는 것으로 한정되지 않는다.
본 발명의 실시예에 따른 기판 처리 방법은, 불순물 도핑된(doped) 다결정질 실리콘이 형성된 기판을 마련하는 단계(S100); 및 염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물(interhalogen compound) 가스를 포함하는 식각 가스를 이용하여 기상 식각(gas phase etching) 방법으로 불순물 도핑된 다결정질 실리콘을 제거하는 단계(S300)를 포함한다.
도 1 및 도 2a를 참조하면, 불순물 도핑된 다결정질 실리콘이 형성된 기판을 마련하는 단계(S100)는, 기판(110) 상에 하부 구조물(120)을 마련하는 단계; 상기 하부 구조물(120) 상에 하드 마스크층(130)을 마련하는 단계; 및 상기 하드 마스크층(130)을 패터닝하는 단계를 포함할 수 있다.
기판(110)은 반도체 물질을 포함하고, 예를 들어, 실리콘 웨이퍼일 수 있다.
화학기상증착(CVD) 공정을 이용하여 기판(110) 상에 하부 구조물(120)을 마련할 수 있다. 하부 구조물(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물(SiCN), 티타늄 질화물(TiN) 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는 상기 하부 구조물(120)은 실리콘 산화물 및 실리콘 탄질화물 중 하나 이상을 포함한다. 예를 들어, 기판(110) 상에 번갈아 적층된 실리콘 산화물막과 실리콘 탄질화물막을 번갈아 적층함으로써, 하부 구조물(120)을 마련할 수 있다. 실리콘 산화물막과 실리콘 탄질화물막은 각각 수십 내지 수백 층으로 기판(110) 상에 적층될 수 있다.
화학기상증착(CVD) 공정을 이용하여 상기 하부 구조물(120) 상에 불순물 도핑된 다결정질 실리콘을 증착함으로써, 하드 마스크층(130)을 마련할 수 있다. 예를 들어, 도핑된 다결정질 실리콘층은 붕소(B), 인듐(In), 갈륨(Ga), 인(P) 등의 불순물이 도핑된 다결정질 실리콘으로 형성될 수 있다. 예를 들어 불순물 도핑된 다결정질 실리콘은 인(P)으로 도핑된 다결정질 실리콘이거나, 붕소(B) 및 인(P)으로 도핑된 다결정질 실리콘일 수 있다. 불순물은 바람직하게는 붕소(B)이다. 화학기상증착(CVD) 공정에서 이용되는 실리콘 소스 가스로는 SiH4, Si2H6, Si3H8 등 다양한 소스가 사용될 수 있다. 붕소 소스 가스로는 B2H6 등의 가스를 사용할 수 있다.
한편 본 발명의 상기 도핑된 다결정질 실리콘이 반드시 하드 마스크층(130)으로만 그 용도가 한정되는 것은 아니다. 본 발명의 상기 도핑된 다결정질 실리콘은 비한정적인 예로써 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물(SiCN), 티타늄 질화물(TiN) 중 적어도 어느 하나를 포함하는 상기 하부 구조물(120)을 이루는 단위막들 사이에 종방향 또는 횡방향으로 위치할 수 있다. 나아가 본 발명의 단위막들 사이에 위치한 상기 도핑된 다결정질 실리콘은 필요에 따라 후속 에칭 공정등을 통해 선택적으로 제거될 수 있다.
포토리소그래피 공정 및 식각 공정을 이용하여 상기 하드 마스크층(130)을 패터닝할 수 있다. 포토리소그래피 공정을 위해, 하드 마스크층(130) 상에 포토레지스트막이 형성될 수 있다. 상기 포토레지스트막은 하드 마스크층(130)의 패터닝이 완료된 후에 제거될 수 있다. 또한 공정에 따라, 하드마스크층과 포토레지스트막 사이에 반사 방지막이 추가로 형성될 수도 있다.
도 1 및 도 2c를 참조하면, 도핑된 다결정질 실리콘으로 이루어진 상기 하드 마스크층(130)을 제거하는 단계(S300)는 처리 챔버 내에 염소(Cl) 및 불소(F)를 포함하는 할로겐간 화합물 가스를 포함하는 식각 가스를 공급하고, 상기 할로겐간 화합물 가스와 하드 마스크층(130)의 물질, 도핑된 다결정질 실리콘을 기상 반응시킴으로써, 수행될 수 있다. 상기 처리 챔버는 하부 구조물(120)의 건식 식각 공정이 수행되는 처리 챔버와 동일한 처리 챔버이거나 별도의 처리 챔버일 수 있다.
상기 할로겐간 화합물 가스는 일불화염소(ClF), 삼불화염소(ClF3), 오불화염소(ClF 5 ) 가스 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 상기 할로겐간 화합물 가스는 삼불화염소(ClF3) 가스일 수 있다. 상기 식각 가스는 질소(N2), 아르곤(Ar) 등의 캐리어 가스를 더 포함할 수 있다.
상기 하드 마스크(130)를 제거하는 단계(S300)는 10℃내지 100℃의 온도에서 수행될 수 있다. 10℃ 미만의 온도에서는 상기 할로겐간 화합물 가스, 예를 들어, 삼불화염소(ClF3) 가스에 의해 하드 마스크(130)의 식각이 이루어지지 않는 문제가 있다. 그리고, 100℃ 초과의 온도에서는 하드 마스크(130)의 식각량이 늘어나는 것과 더불어, 하부 구조물(120)의 식각량이 타겟 값 이상으로 높아지게 될 것으로 예상된다.
상기 하드 마스크(130)를 제거하는 단계에서, 상기 하드 마스크(130)와 상기 하부 구조물(120)의 식각 선택비가 8:1 이상일 수 있다. 구체적으로, 상기 하드 마스크(130)와 상기 하부 구조물(120)의 식각 선택비가 8:1 이상일 수 있다.
본 발명에서는 염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물 가스, 예를 들어, ClF3 가스를 포함하는 식각 가스를 이용함으로써, 기상 식각 방법에 의해 도핑된 다결정질 실리콘(예를 들어, 붕소(B)로 도핑된 다결정질 실리콘)으로 이루어진 하드 마스크를 하부 구조물로부터 선택적으로 제거할 수 있다.
또한, 본 발명에서는 처리 챔버 내에 플라즈마를 형성하지 않고 ClF3 가스에 의해 기상 식각(gas phase etching) 방법으로 하드 마스크층(130)을 제거함으로써, 플라즈마에 의한 데미지(damage), 즉 플라즈마에 의해 활성화된 이온으로 인한 하부 구조물(120)의 물리적 및 전기적 손상을 최소화할 수 있다. 또한, 플라즈마를 이용하지 않으면서, 저온에서 (예를 들어 100℃ 이하) 높은 식각률로 하드 마스크를 제거할 수 있으므로, 하드 마스크층(130)을 제거하는 처리 장치의 스루풋(throughput)이 향상되고, 처리 장치의 유지 관리가 더 용이하다.
본 발명의 실시예에 따른 기판 처리 방법은, 상기 하드 마스크층(130)을 제거하는 단계(S300) 전에, 상기 패터닝된 하드 마스크층(130)을 식각 마스크로 이용하여 상기 하부 구조물(120)을 건식 식각하는 단계(S200)를 더 포함할 수 있다.
도 1 및 도 2b를 참조하면, 상기 하부 구조물(120)을 건식 식각하는 단계(S200)는 예를 들어, 처리 챔버 내로 식각 가스를 공급하고, 도핑된 다결정질 실리콘으로 이루어진 하드 마스크층(130)을 식각 마스크로 이용하여 기판(110) 상에 번갈아 적층된 실리콘 산화물막과 실리콘 질화물막을 건식 식각하는 단계일 수 있다. 이 단계에서, 하부 구조물(120)에는 수십:1 이상의 고종횡비를 가지는 홀들이 형성될 수 있다.
본 발명의 실시예에 따른 기판 처리 방법은, 상기 하부 구조물(120)의 표면에 잔존하는 불소(F)를 제거하는 단계(S400)를 더 포함할 수 있다.
염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물 가스, 예를 들어, ClF3 가스를 이용하여 하드 마스크층(130)을 제거하는 경우, 하부 구조물(120)의 표면에 불소(F)가 잔존할 수 있다. 그런데 잔존하는 불소(F)는 후속 공정 중 수소(H2)와 결합하여 불화수소(HF)를 형성할 수 있다. 이렇게 생성된 불화수소(HF)는 주위의 실리콘 산화막을 식각하여 예상치 않은 공정 불량을 유발하거나, 최종적으로 제조된 반도체 장치의 신뢰성을 저하시킬 수 있다. 또한 상기 잔존하는 불소는 C, O 등과 결합 또는 반응하여 흄(Hume)이 발생할 가능성이 있다. 따라서 ClF3 가스를 이용하여 하드 마스크층을 제거한 후, 하부 구조물의 표면에 잔존하는 불소(F)를 특정 수준 이하로 제거할 필요가 있다.
상기 불소를 제거하는 단계는, 하부 구조물(120)을 150℃~400℃의 온도로 가열함으로써, 수행될 수 있다. 처리 챔버 내에 배치된 기판의 온도를 150℃~400℃로 증가시켜 수분 내지 수십분 동안 상기 하부 구조물을 가열함으로써, 하드 마스크층가 제거된 후에 상기 하부 구조물(120)의 표면에 잔존하는 불소(F)를 제거할 수 있다. 상기 처리 챔버는 하드 마스크층(130)을 제거하는 공정이 수행된 처리 챔버와 동일한 처리 챔버이거나 별도의 처리 챔버일 수 있다.
불소를 제거하는 단계는, 처리 챔버 내에서 램프를 이용하여 상기 하부 구조물(120)을 150℃~250℃의 온도로 가열하고 냉각시키는 과정을 반복적으로 수행하는 것(램프 사이클)일 수 있다. 불소를 제거하는 단계는, 램프(예를 들어, 할로겐 램프)에 의해 약 200도의 온도까지 급속하게 가열하고 냉각시키는 사이클을 수회 반복적으로 수행함으로써, 하드 마스크층을 제거한 후에 상기 하부 구조물(120)의 표면에 잔존하는 불소(F)를 제거할 수 있다. 처리 챔버는 하드 마스크층(130)을 제거하는 공정이 수행된 처리 챔버와 동일한 처리 챔버이거나 별도의 처리 챔버일 수 있다.
램프를 이용하는 경우나 위에서의 기판을 가열하는 경우 모두 상기 하드 마스크층(130)을 제거하는 공정이 수행된 처리 챔버는 식각 가스의 불소 성분이 처리 챔버 내에 잔존할 가능성이 높다. 따라서 상기 불소 성분의 잔존으로 인한 처리 챔버의 오염으로 인해, 불소를 제거하는 단계에서의 챔버는 별도의 처리 챔버를 이용하는 것이 보다 바람직하다. 또한 상기 불소를 제거하는 단계는 상온보다는 높은 온도에서 진행되므로 기판의 온도를 상승 또는 하강시키는데 시간이 소요된다. 따라서 상기 불소를 제거하는 단계에서 별도의 처리 챔버를 이용하게 되면, 상기 식각 단계가 대기시간 없이 진행될 수 있으므로 전체 공정의 스루풋(throughput)이 향상될 수 있는 장점이 있다.
램프를 이용하는 경우는, 기판을 가열하는 경우에 비해 상기 불소를 제거하는 단계의 공정 시간이 단축될 수 있다. 따라서, 상기 불소를 제거하는 단계가 하드 마스크층(130)을 제거하는 공정이 수행된 처리 챔버와 다른 별도의 처리 챔버 내에서 이루어지는 경우, 상기 불소를 제거하기 위한 처리 챔버들의 개수를 줄일 수 있다.
본 발명에서는 상술한 열처리 공정에 의해 하드 마스크(130)의 제거 후 하부 구조물(120)의 표면에 잔존하는 불소(F)를 제거할 수 있고, 이로써 공정 불량을 방지하고, 최종적으로 제조된 반도체 소자의 신뢰성이 확보될 수 있다.
이와 달리, O2, H2, N2 또는 Ar을 포함하는 플라즈마를 이용한 기판 처리를 통해 하부 구조물(120)의 표면에 잔존하는 불소(F)를 제거할 수도 있다. 불소 제거 효율을 높이기 위해 상기 하부 구조물(120)을 100℃~400℃의 온도로 가열하며 O2, H2, N2, Ar 중 하나 이상을 포함하는 플라즈마 처리를 통하여 불소를 제거하는 공정이 수행될 수 있다.
도 3은 ClF3 가스를 포함하는 식각 가스에 의한 다양한 물질들의 식각량을 온도에 따라 나타낸 그래프이다.
도 3 및 아래 표 1을 참조하면, 붕소(B)로 도핑된 다결정질 실리콘(B_poly)은 -10℃에서는 식각되지 않으며, 온도가 10℃ 이상에서 식각되었다. 그리고, 온도가 10℃에서 50℃로 증가갈수록 붕소(B)로 도핑된 다결정질 실리콘의 식각량은 급격하게 증가하였다.
실리콘 질화물(SiN)은 온도가 -10℃에서도 식각되며, 온도가 증가할수록 실리콘 질화물의 식각량은 서서히 증가하였다. 실리콘 탄질화물(SiCN)은 온도가 30℃ 이하일 때에는 식각되지 않으며, 50℃에서 식각되기 시작하였다. 실리콘 산화물(SiOx)은 온도에 상관없이 식각되지 않았다. 티타늄 질화물(TiN)은 실리콘 질화물(SiN)보다 식각량은 적지만, 실리콘 질화물(SiN)와 유사한 경향을 보였다.
[표 1]
단위 시간 당 붕소(B)로 도핑된 다결정질 실리콘의 식각량은 처리 챔버내의 공정 압력이 상승할수록, ClF3 가스의 유량이 증가할수록, 캐리어 가스인 질소 가스의 유량이 감소할수록 증가할 수 있다.
그리고, 단위 시간 당 붕소(B)로 도핑된 다결정질 실리콘의 식각량이 높은 식각 조건일수록 실리콘 질화물(SiN)의 식각량이 줄어들고, 붕소(B)로 도핑된 다결정질 실리콘의 실리콘 질화물(SiN)에 대한 식각 선택비가 증가할 수 있다.
도 4는 ClF3 가스를 포함하는 식각 가스에 의한 도핑된 다결정질 실리콘 및 도핑되지 않은(undoped) 다결정질 실리콘의 식각량을 온도에 따라 나타낸 그래프이다.
도 4를 참조하면, 앞서 도 3을 참조하여 설명한 바와 같이, 붕소(B)로 도핑된 다결정질 실리콘(B_poly)은 -10℃에서는 식각되지 않으며, 온도가 10℃ 이상에서 50℃로 증가갈수록 붕소(B)로 도핑된 다결정질 실리콘(U_poly)의 식각량은 급격하게 증가하였다.
그러나 동일한 식각 조건으로 식각되었음에 불구하고, 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 경우, 붕소(B)로 도핑된 다결정질 실리콘(B_poly)과 달리, -10℃에서 가장 큰 식각량이 관찰되었고, 온도가 50℃로 증가갈수록 도핑되지 않은 다결정질 실리콘(U_poly)의 식각량은 점점 감소하였다.
30℃에서는 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각량과 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각량이 거의 동일하였다. 30℃ 미만의 온도에서는 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각량이 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각량보다 크고, 30℃ 초과의 온도에서는 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각량이 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각량보다 더 컸다.
다르게 말하면, 30℃ 미만의 온도에서는 실리콘 질화물에 대한 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각 선택비가 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각 선택비보다 크고, 30℃ 초과의 온도에서는 실리콘 질화물에 대한 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각 선택비가 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각 선택비보다 더 큰 것을 알 수 있다.
도핑되지 않은(undoped) 다결정질 실리콘(U_poly)과 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 온도에 따른 식각 선택비의 경향이 서로 변하는 현상은 매우 특이하면서 동시에 본 발명의 기판 처리 방법의 활용성을 높일 수 있는 가능성을 제시한다.
비한정적인 예로써 만일 일층은 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)이 위치하고 다른 층은 도핑된 다결정질 실리콘(B_poly)이 위치하는 다층 구조의 하드 마스크는, 필요에 따라 단순히 온도만을 제어함으로써 선택적으로 식각되는 것이 가능하게 된다. 또한 다른 비 한정적인 예로써 위치에 따라 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)과 도핑된 다결정질 실리콘(B_poly)을 포함하는 단일층의 하드 마스크는 필요에 따라 공간적인 구간(예를 들면, 좌측/중앙/우측)별로 선택적으로 식각되는 것이 가능하게 된다.
한편 도 5는 예시적인 것이며, 식각 조건에 따라, 도핑되지 않은(undoped) 다결정질 실리콘(U_poly)의 식각량 그래프와 붕소(B)로 도핑된 다결정질 실리콘(B_poly)의 식각량 그래프가 서로 교차하는 온도는 달라질 수 있다.
도 5a는 여러 공정 조건들에 대해서 하부 실리콘 산화막의 표면의 불소(F)의 양을 이차이온질량분석기(SIMS)로 분석한 데이터들을 나타내는 도면이다.
도 5b는 여러 공정 조건들에 대해서 하부 실리콘 탄질화막의 표면의 불소(F)의 양을 이차이온질량분석기(SIMS)로 분석한 데이터들을 나타내는 도면이다.
도 5a 및 도 5b에서, 레퍼런스(Ref.) 상태는 붕소(B)로 도핑된 다결정질 실리콘으로 이루어진 하드 마스크층이 형성되기 전에 실리콘 산화막의 표면(도 5a) 및 실리콘 탄질화막의 표면(도 5b)에 존재하는 불소(F)의 양을 SIMS 분석한 것이다. 도 5a 및 도 5b는 레퍼런스(Ref.) 상태의 불소(F)의 강도(intensity)를 1로 하고, 다른 상태에서의 불소의 강소를 레퍼런스 상태의 불소의 강도에 대한 상대적인 강도로 나타내었다.
도 5a를 참조하면, 하드 마스크층을 제거한 직후에서는 실리콘 산화막의 표면에 존재하는 불소(F)의 강도(intensity)가 3.2 정도로 증가하였다(도 5a에서 'HM 제거' 참조). 하드 마스크층을 제거한 후 실리콘 산화막을 200℃에서 4분 동안 열처리한 경우, 실리콘 산화막의 표면에 존재하는 불소(F)의 강도가 1.8 정도로 감소하였다(도 5a의 '200℃' 참조). 한편, 하드 마스크를 제거한 후 실리콘 산화막을 350℃에서 4분 동안 열처리한 경우, 실리콘 산화막의 표면에 존재하는 불소(F)의 강도가 1.6 정도로 감소하였다(도 5a의 '350℃' 참조). 그리고, 하드 마스크층을 제거한 후 실리콘 산화막을 램프(예를 들어, 할로겐 램프)에 의해 약 200℃의 온도까지 급속하게 가열하고 냉각시키는 사이클을 10회 반복적으로 수행한 경우, 실리콘 산화막의 표면에 존재하는 불소(F)의 강도가 1.3 정도로 감소하였다(도 5a의 'lamp cycle' 참조).
도 5b를 참조하면, 하드 마스크층을 제거한 직후에서는 실리콘 탄질화막의 표면에 존재하는 불소(F)의 강도(intensity)가 1.9 정도로 증가하였다(도 5a에서 'HM 제거' 참조). 한편, 하드 마스크층을 제거한 후, 실리콘 탄질화막을 300℃에서 4분 동안 열처리한 경우(도 5b의 '300℃' 참조), 하드 마스크층을 제거한 후 실리콘 탄질화막을 램프(예를 들어, 할로겐 램프)에 의해 약 200℃의 온도까지 급속하게 가열하고 냉각시키는 사이클을 10회 반복적으로 수행한 경우(도 5b의 'lamp 10cycle' 참조), 하드 마스크층을 제거한 후 실리콘 탄질화막을 300℃에서 Ar 플라즈마에 노출시킨 경우(도 5b의 Ar Plasma), 하드 마스크층을 제거한 후 실리콘 탄질화막을 300℃에서 H2 플라즈마에 노출시킨 경우(도 5b의 H2 Plasma)의 경우, 불소의 강도가 크게 감소하지는 않았다. 그러나, 하드 마스크층을 제거한 후 실리콘 탄질화막을 300℃에서 O2 플라즈마에 10분 및 20분 노출시킨 경우(도 5b의 O2 Plasma 1X 및 2X), 실리콘 탄질화막의 표면에 존재하는 불소의 강도가 0.7 및 0.6 정도로 크게 감소한 것을 볼 수 있다. 즉, 불순물 도핑된 다결정질 실리콘 마스크 하부의 하부 구조물이 실리콘 탄질화물인 경우, 다결정질 실리콘 마스크 제거 후 산소 플라즈마에 의한 불소 제거 방법이 가장 효과적인 것임을 알 수 있다.
O2 플라즈마에 의한 불소 제거 메커니즘은 다음과 같다.
ClF3에 의한 다결정질 실리콘 하드마스크 제거 후 SiCN 표면은 예를 들어 Si-F와 같은 F가 Si에 결합된 상태에 있다. F를 제거하기 위해 기판 가열 또는 플라즈마 노출을 고려할 수 있는데, 실험 결과 기판 가열 및 다른 플라즈마의 경우 F 강도가 크게 감소하지 않았으나, O2 플라즈마의 경우 F 강도가 크게 감소하였다. O2 플라즈마의 경우 산소 라디컬의 높은 반응성에 기인하여 Si-F 결합을 Si-O 결합으로 변환시킴으로써 F가 제거될 수 있다. 이는 O의 전기음성도가 F 다음으로 높기 때문인 것으로 판단된다.
하부 구조물이 실리콘 산화막인 경우도 상기와 같은 메커니즘에 의해 높은 불소 제거 효과를 얻을 수 있다고 판단된다.
따라서, 붕소 도핑된 다결정질 실리콘 하드마스크를 제거한 후에 노출되는 하부구조물이 SiO2로 이루어진 경우에는 램프 사이클 공정을 통해서 잔류 F를 제거할 수 있고, 하부구조물이 SiCN으로 이루어진 경우에는 O2 플라즈마가 바람직하다. 또한, 노출된 하부구조물에 SiO2와 SiCN이 모두 포함되어 있으면 전술한 바와 같이 O2 플라즈마가 효과적일 수 있다
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
110 : 기판 120 : 하부 구조물
130 : 하드 마스크층

Claims (11)

  1. 불순물이 도핑된 다결정질 실리콘층이 상부에 형성되고, 상기 다결정질 실리콘층의 하부에는 하부 구조물을 포함하는 기판을 마련하는 단계;
    염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물(interhalogen compound) 가스를 포함하는 식각 가스를 이용하여 기상 식각(gas phase etching) 방법으로 상기 다결정질 실리콘층을 제거하는 단계; 및
    상기 다결정질 실리콘층 제거 후에, 열처리 또는 플라즈마를 이용하여 상기 하부 구조물의 표면에 잔존하는 불소(F)를 제거하는 단계를 포함하고,
    상기 하부 구조물의 표면에 잔존하는 불소를 제거하는 단계는:
    1) 상기 하부 구조물을 150℃∼400℃의 온도로 가열하는 단계,
    2) 상기 하부 구조물을 150℃∼250℃의 온도로 가열하고 냉각하는 과정을 반복적으로 수행하는 단계,
    3) 100℃∼400℃의 온도에서 상기 하부 구조물을 O2, H2, N2 또는 Ar을 포함하는 플라즈마에 노출시키는 단계
    중 하나를 포함하는, 기판 처리 방법.
  2. 제1항에 있어서,
    상기 다결정질 실리콘층은 붕소(B) 도핑된 다결정질 실리콘층인, 기판 처리 방법.
  3. 제1항에 있어서,
    상기 다결정질 실리콘층은 패터닝된 하드 마스크층인, 기판 처리 방법.
  4. 제1항에 있어서,
    상기 할로겐간 화합물 가스는 삼불화염소(ClF3) 가스인, 기판 처리 방법.
  5. 제1항에 있어서,
    상기 다결정질 실리콘층을 제거하는 단계는 10℃ 내지 100℃의 온도에서 수행되는, 기판 처리 방법.
  6. 제1항에 있어서,
    상기 다결정질 실리콘층을 제거하는 단계에서, 상기 다결정질 실리콘과 상기 하부 구조물의 식각 선택비가 8:1 이상인, 기판 처리 방법.
  7. 제6항에 있어서,
    상기 하부 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물(SiCN), 티타늄 질화물 중 적어도 어느 하나를 포함하는, 기판 처리 방법.
  8. 삭제
  9. 삭제
  10. 기판 상에 실리콘 산화물 또는 실리콘 탄질화물을 포함하는 하부 구조물 및 불순물이 도핑된 다결정질 실리콘층을 형성하는 단계; 및
    상기 다결정질 실리콘층을 하드 마스크로 하여 상기 하부 구조물을 식각하는 단계;
    염소(Cl) 및 불소(F)로 이루어진 할로겐간 화합물 가스를 포함하는 식각 가스를 이용하여 기상 식각 방법으로 상기 다결정질 실리콘층을 제거하는 단계; 및
    O2를 포함하는 플라즈마를 이용하여, 상기 하부 구조물의 표면에 잔존하는 불소(F)를 제거하는 단계를 포함하고,
    상기 하부 구조물의 표면에 잔존하는 불소를 제거하는 단계는, 상기 하부 구조물을 100℃∼400℃의 온도로 가열한 상태에서 수행되는, 기판 처리 방법.
  11. 삭제
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324718B1 (ko) 1998-06-10 2002-02-28 황 철 주 반도체 소자 제조방법
JP2005085893A (ja) 2003-09-05 2005-03-31 Yamaha Corp ドライエッチング方法
JP2006156486A (ja) * 2004-11-25 2006-06-15 Tokyo Electron Ltd 基板処理方法および半導体装置の製造方法
JP2012134525A (ja) 2012-02-22 2012-07-12 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
KR101256797B1 (ko) 2012-01-20 2013-04-22 주식회사 테스 반도체소자 제조방법
WO2015060069A1 (ja) * 2013-10-22 2015-04-30 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004036803A1 (de) * 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
US20070006893A1 (en) * 2005-07-08 2007-01-11 Bing Ji Free radical initiator in remote plasma chamber clean

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324718B1 (ko) 1998-06-10 2002-02-28 황 철 주 반도체 소자 제조방법
JP2005085893A (ja) 2003-09-05 2005-03-31 Yamaha Corp ドライエッチング方法
JP2006156486A (ja) * 2004-11-25 2006-06-15 Tokyo Electron Ltd 基板処理方法および半導体装置の製造方法
KR101256797B1 (ko) 2012-01-20 2013-04-22 주식회사 테스 반도체소자 제조방법
JP2012134525A (ja) 2012-02-22 2012-07-12 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
WO2015060069A1 (ja) * 2013-10-22 2015-04-30 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体

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