KR100575854B1 - 캐패시터 제조방법 - Google Patents

캐패시터 제조방법 Download PDF

Info

Publication number
KR100575854B1
KR100575854B1 KR1019990028421A KR19990028421A KR100575854B1 KR 100575854 B1 KR100575854 B1 KR 100575854B1 KR 1019990028421 A KR1019990028421 A KR 1019990028421A KR 19990028421 A KR19990028421 A KR 19990028421A KR 100575854 B1 KR100575854 B1 KR 100575854B1
Authority
KR
South Korea
Prior art keywords
film
capacitor
nitride film
dielectric film
dielectric
Prior art date
Application number
KR1019990028421A
Other languages
English (en)
Other versions
KR20010009828A (ko
Inventor
박상혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990028421A priority Critical patent/KR100575854B1/ko
Publication of KR20010009828A publication Critical patent/KR20010009828A/ko
Application granted granted Critical
Publication of KR100575854B1 publication Critical patent/KR100575854B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캐패시터 제조방법에 관한 것으로서, 특히, 유전막을 Ta2O5 등의 고유전상수를 갖는 물질로 형성할 경우 산화방지막 역할을 하는 질화막을 플라즈마 암모니아로 도핑시켜 형성하고 이를 열처리하여 전기적 특성과 산화방지막 기능을 개선하므로서 누설전류를 감소시키는 동시에 캐패시터의 정전용량을 증가시키는 반도체장치의 MIS(metal-insulator-silicon) 캐패시터 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극의 표면을 플라즈마 NH3로 처리하여 질화막을 형성하는 단계와, 질화막에 열처리를 실시하여 치밀화하는 단계와, 치밀화된 질화막의 표면에 유전막을 형성하는 단계와, 유전막에 열처리를 실시하는 단계와, 열처리된 유전막 표면에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

캐패시터 제조방법{A method of fabricating a capacitor}
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
본 발명은 캐패시터 제조방법에 관한 것으로서, 특히, 유전막을 Ta2O5 등의 고유전상수를 갖는 물질로 형성할 경우 산화방지막 역할을 하는 질화막을 플라즈마 암모니아로 도핑시켜 형성하고 이를 열처리하여 전기적 특성과 산화방지막 기능을 개선하므로서 누설전류를 감소시키는 동시에 캐패시터의 정전용량을 증가시키는 반도체장치의 MIS(metal-insulator-silicon) 캐패시터 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다.
메모리 소자의 셀이 갖는 제한된 영역에서 캐패시터의 정전용량을 확보하기 위하여 유효면적을 증대시키는 방법과 유전상수가 큰 물질로 유전막을 형성하여 캐패시터의 정전용량(capacitance)을 증가시키는 기술이 있다. 이때, 유전막으로 사용되는 물질로는 Ta2O5, BST(Ba1Sr1-xTiO3) 등이 있다.
따라서, 첫째 기술과 둘째 기술을 결합하여 캐패시터의 정전용량을 확보하는 기술이 가장 바람직하다.
그러나, Ta2O5를 유전체로 사용하고, 스토리지전극을 실리콘으로 형성하고, 상부전극인 플레이트전극을 TiN 등의 금속으로 형성하는 MIS(metal-insulator-semiconductor)구조에서 Ta2O5 증착 및 후처리시 Ta2O5막과 하부전극인 실리콘 계면에 Si-O-N 구조의 계면층이 형성되어 결과적으로 유전막의 두께가 증가되어 캐패시터의 정전용량을 감소시키게 된다. 왜냐하면, 캐패시터의 정전용량은 유전막의 두께에 반비례하고 그 표면적에 비례하기 때문이다.
따라서, 캐패시터의 스토리지전극을 폴리실리콘으로 형성하고 유전막으로 Ta2O5를 사용할 경우 후처리공정에서 형성되는 산화막 등의 절연막으로 인하여 Ta2O5 박막 고유의 유전상수를 얻기 곤란하다.
고유전상수(high dielectric constant)를 갖는 Ta2O5를 사용하는 유전막은 캐패시터의 하부전극위에 증착되었을 경우, 자체결함과 C, H, O 등의 베이컨시(vacancy), 비결정구조 등에 의하여 커다란 누설전류 특성을 나타낸다. 따라서, 이를 개선하기 위한 유전막 증착 후 후속 열처리공정이 필수적이다.
Ta2O5 유전막에 대한 후속 열처리공정으로 RTP(rapid thermal process)공정을 N2O를 사용하여 약 800℃, 3.5slm 조건으로 약 5 분간 산소 어닐링을 실시한다. N2O의 열 분해에 의하여 생성된 산소들은 Ta2O5 유전막의 결함을 치유하지만 하부전극을 이루고 있는 실리콘까지 산화시켜 캐패시터의 정전용량을 감소시킨다. 이를 방지하기 위하여, 하부전극 위에 질화막으로 산화방지막을 형성하여 산소원지들의 하부전극으로의 침투를 방지한다. 이때, 질화막은 NH3를 사용하는 어닐링을 약 800℃에서 1 분간 하부전극 위에 실시하여 형성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, P형의 반도체기판인 실리콘기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있다.
그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 텅스텐 등의 도전물질을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.
그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극인 하부전극(14)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.
이러한 하부전극은 전기한 방법으로 형성하는 대신 실리콘기판(bare silicon substrate)의 표면에 이온주입을 실시하여 형성할 수 있다.
도 1b를 참조하면, 실리콘 표면의 표면특성을 좋게 하기 위하여 NH3와 N2 분위기에서 스토리지전극인 하부전극(14)의 표면을 RTN(Rapid Thermal Nitrization) 처리한다. 이때, 실리콘층인 하부전극(14) 표면에 10Å 정도의 산소 침투를 방지하는 역할을 하는 산화방지막으로 얇은 질화막(150)이 생긴다. 질화막(150)의 형성 조건은 약 800℃ 하에서 NH3와 N2 약 0.9slm 정도로 하여 약 1 분간 RTP공정을 실시하는 것으로 한다. 그러나, 약 1 분의 열공정 시간이 경과하면 질화막은 포화(saturation)되므로 더 이상의 공정시간을 투하하여도 형성되는 질화막(150)의 두께와 양은 증가하지 않는다.
도 1c를 참조하면, 질화막(150)이 표면에 형성된 하부전극(14) 표면에 유전상수값이 우수한 Ta2O5를 MOCVD(metal organic chemical vapor deposition)법으로 증착하여 유전막(16)을 형성한다. 그러나, Ta2O5 유전막(160)은 커다란 누설전류특성을 나타내므로 이를 개선하기 위한 후속 열처리공정을 필요로 한다.
따라서, 산소 분위기에서 유전막(160)에 후처리공정을 실시하여 유전막(160)의 특성을 좋게한다. 이는, 유전막(160)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
후속 열처리공정은 약 800℃, N2O 약 3.5slm, 50 torr 하에서 약 5 분간 RTP공정을 실시하는 것으로 이루어진다.
이때, 전술한 바와 같이 실리콘으로 이루어진 하부전극(14)과 Ta2O5으로 이루어진 유전막(160)의 계면에 30-50Å 두께의 Si-O-N층이 생기게 되어 결국 유전막의 특성을 저하시킨다. 즉, 누설전류 감소 관점에서 보면 후속 열처리공정이 유리하지만, 하부전극(14)인 실리콘층의 표면에서 산화막이 성장하여 결국 총 유전막(150)의 두께를 증가시키므로 캐패시터의 정전용량을 감소시킨다.
도 1d를 참조하면, 막질이 개선된 유전막(160)의 표면에 TiN층(17)을 증착하여 상부전극(17)인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법에 있어서, 하부전극인 실리콘층 위에 약 800℃의 고온에서 형성된 질화막은 그 두께와 양적인 측면에서 충분히 형성되기 어려워 산소 침투를 방지하는 산화방지막으로서의 역할을 완수하지 못한다. 질화막의 양과 두께를 증가시키기 위하여 반응시간을 늘려도 이미 질화막이 포화상태에 이르러 더 이상의 반응이 일어나지 못하고, 온도를 그 이상의 고온으로 반응온도를 높이는 것은 워드라인 등을 포함하는 하부 소자들의 물성을 변화시키므로 적합하지 못하다.
또한, 유전막에 대한 후속 열처리공정인 800℃ 하에서 N2O를 사용하는 RTP공정에 있어서, 산소들의 확산도가 매우 크므로 800℃에 상당하는 열에너지를 갖는 산소 라디칼의 반응성이 매우 크므로 유전막 하부에 이미 형성된 산화방지막인 질화막의 실리콘 마저 산화시켜 산화막을 형성하므로 이미 형성된 질화막의 양과 두께를 감소시키게 된다.
따라서, 상술한 종래 기술에 따른 캐패시터 제조방법은 누설전류 감소 측면에서는 이득이나 캐패시터의 정전용량을 크게 감소시키는 문제점이 있다.
따라서, 본 발명의 목적은 Ta2O5와 같은 고유전막을 메모리 소자의 캐패시터에 적용하기 위하여 유전막을 Ta2O5 등의 고유전상수를 갖는 물질로 형성할 경우 산화방지막 역할을 하는 질화막을 플라즈마 암모니아로 도핑시켜 형성하고 이를 열처리하여 전기적 특성과 산화방지막 기능을 개선하므로서 누설전류를 감소시키는 동시에 캐패시터의 정전용량을 증가시키는 반도체장치의 MIS(metal-insulator-silicon) 캐패시터 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극의 표면을 플라즈마 NH3로 처리하여 질화막을 형성하는 단계와, 질화막을 N2, NH3, NO, N2O 등의 소스 기체로 열처리하여 치밀화하는 단계와, 치밀화된 질화막의 표면에 Ta2O5을 증착하여 유전막을 형성하는 단계와, 유전막을 열처리하는 단계와, 열처리된 유전막 표면에 상부전극을 형성하는 단계를 포함한다.
본 발명은 Ta2O5와 같은 고유전막을 적용하는 반도체장치의 캐패시터 제조방법에 있어서, 유전막질 개선을 위한 열처리공정에서의 산소 라디칼의 침투에 의한 산화막 형성을 방지하기 위한 산화방지막을 질화막으로 형성할 때 종래 기술의 고온하에서의 NH3 질화 열처리에 의한 질화막 형성 대신에 플라즈마 NH3를 사용하는 500℃ 이하의 저온공정으로 질화막의 두께를 감소된 시간에 의해 제어하면서 형성한다. 그리고, 플라즈마 방식에 의하여 형성된 질화막은 종래의 RTN(rapid thermal nitridation)방식이나 NO방식에 의하여 형성된 질화막 보다 전기적 특성이 열악하므로, 막질 개선을 위한 후속 열처리 공정을 추가로 실시한다. 이때, 후속 열처리공정은 질소를 사용하는 RTA, NH3를 사용하는 RTN, NO를 사용하는 RTN 및 퍼내스(furnace)에 의하여 실시한다.
따라서, 질화막의 전기적 특성을 효과적으로 개선하므로서 Ta2O5 유전막질 개선을 위한 후속 열처리시 충분한 공정 마진을 확보하며, 또한 유전막의 온도 특성 및 누설전류특성을 개선한다.
256M DRAM급 이상의 반도체 메모리에서 사용되는 캐패시터의 유전막으로 Ta2O5나 BST(Ba1Sr1-xTiO3)가 유리한 것으로 알려져 있다. 그러나, BST를 유전막으로 형성할 경우 캐패시터 전극형성 식각공정에서의 어려움과 BST막 증착용 CVD장비의 개발이 미흡함에 따라 BST는 유전막으로 사용하기 곤란할 것으로 예상된다. 한편, 상대적으로 장비 및 공정개발의 완성도가 높은 Ta2O5가 차세대 유전막으로 적용하는데 있어서 유리한 고지를 점령하고 있다.
Ta2O5는 일반적으로 Ta2O5-x 형태의 분자식으로 이루어진다. 일반적으로 스토리지전극을 실리콘으로 형성하고 누설전류 등을 방지하기 위하여 그 표면을 질화처리한 다음 그 위에 유전막으로 Ta2O5를 증착한 경우, 이후 산소 분위기에서 균질한 유전막층 형성을 위한 처리공정에서 산소가 실리콘으로 이동하여 SiOx 형태의 산화막을 형성하게 된다. 따라서, 이와 같은 원리로 실리콘층과 Ta2O5층의 계면에 새로운 산화막 절연층이 형성되어 결국 최종 유전막의 두께가 증가하여 캐패시터의 정전용량이 감소하게 된다.
그래서, 본 발명에서는 스토리지전극 표면과 유전막 사이에 산화방지막인 질화막을 효과적으로 개재시키므로서 산소의 실리콘층으로의 침투를 막고 캐패시터의 정전용량을 확보하는 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 2a를 참조하면, P형의 반도체기판인 실리콘기판(20) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(21)이 형성되어 있다.
그리고, 반도체기판(20) 상에 층간절연층으로 산화막(22)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(22) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(21)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(22) 위에 텅스텐 등의 도전물질을 CVD법으로 증착하여 형성한 다음 층간절연층(22)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(21)과 전기적으로 콘택된 플러그(23)를 형성한다.
그 다음, 노출된 플러그(23) 표면을 포함하는 층간절연층(22) 위에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극인 하부전극(24)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.
이러한 하부전극은 전기한 방법으로 형성하는 대신 실리콘기판(bare silicon substrate)의 표면에 이온주입을 실시하여 형성할 수 있다.
그리고, 저온 플라즈마를 이용하여 NH3를 활성화시켜 하부전극(24)의 실리콘과 반응시켜 산소 라디칼 침투를 방지하는 산화방지막(25)인 질화막(25)을 하부전극(24)의 표면에 형성한다. 이와 같이 형성되는 질화막(25)은 낮은 반응온도와 짧은 공정시간으로도 충분한 두께와 균질성(uniformity)을 확보한다. 이때, 플라즈마 이온들의 방향성을 최대한 억제할 수 있으므로 직진성에 대한 극복이 가능하며, 사용되는 기 체는 NH3, NF3 등을 사용하고, 플라즈마 처리시의 온도 범위는 300-700℃이며, 질화막의 두께는 20Å 정도이다.
도 2b를 참조하면, 형성된 산화방지막인 질화막(25)의 막질을 개선하기 위한 열처리를 실시한다. 열처리된 질화막(250)은 그 특성이 개선되며 밀도가 증가(densification)하여 더욱 단단해진다. 이때, 열처리는 N2, NH3, NO, N2O 등을 소스 기체로 사용하며 퍼내스(furnace) 또는 RTP장비를 사용한다. 퍼내스 장비를 사용하는 경우 온도 범위는 650-850℃로 하며 RTP장비를 사용하는 경우 700-900℃이다. 이때, 열처리되어 성장한 질화막(250)의 두께는 50Å 이하로 한다. 그리고, 소스 기체로 N2O 및 NO를 사용할 경우에는 HF에 의한 산화막 제거과정이 포함된다.
도 2c를 참조하면, 질화막(250)이 표면에 형성된 하부전극(24) 상부에 유전상수값이 우수한 Ta2O5를 MOCVD(metal organic chemical vapor deposition)법으로 증착하여 유전막(26)을 형성한다. 그러나, Ta2O5 유전막(26)은 커다란 누설전류특성을 나타내므로 이를 개선하기 위한 후속 열처리공정을 필요로 한다.
도 2d를 참조하면, 산소 분위기에서 유전막(26)에 후처리공정을 실시하여 막질 특성이 개선시킨다. 이는, 유전막(25)이 Ta2O5-x로 이루어져 있으므로 이상적인 유전 상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
후속 열처리공정은 약 800℃, N2O 약 3.5slm, 50 torr 하에서 약 5 분간 RTP공정을 실시하는 것으로 이루어진다.
이때, 실리콘과 Ta2O5층 계면에 전기적 특성이 개선되고 산소 라디칼의 침투를 방지하는 산화방지막인 질화막(250)이 위치하므로, 누설전류 감소 관점에서 보면 후속 열처리공정이 효과적이며, 하부전극(24)인 실리콘층의 표면에서 산화막 성장을 방해하여 총 유전막의 두께의 변화를 방지하므로 캐패시터의 정전용량을 증가시킨다.
유전막질 개선을 위한 후속 열처리공정은 400-850℃의 O2 어닐링, 300-700℃의 O3 어닐링, 600-850℃의 N2O 어닐링과 이들 기체의 플라즈마 방식에 의한 어닐링중 하나로 실시한다.
도 2d를 참조하면, 막질이 개선된 유전막(26)의 표면에 TiN층(27)을 증착하여 상부전극(27)인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
따라서, 본 발명에 따른 캐패시터 제조방법은 500℃ 이하의 저온에서 플라즈마 방식에 의하여 효과적으로 두껍고 많은 양의 질화막을 단축된 시간에 형성할 수 있고, 이와 같이 형성된 질화막의 막질을 개선하여 우수한 산화방지막을 형성할 수 있으므로 유전막에 대한 후속 열처리공정에서 산화막의 형성을 최소화 할 수 있으므로 정전용량을 증가시키며 후속 열처리공정의 마진을 충분히 확보할 수 있고, 또한, 유전막과 하부전극 사이에 형성되는 SiOxNy막의 질소량의 증가는 정전용량을 향상시키므로 총 유전상수값을 증가시켜 전체 정전용량을 증가시키는 장점이 있다.

Claims (6)

  1. 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와,
    상기 하부전극의 표면을 플라즈마 NH3로 처리하여 질화막을 형성하는 단계와,
    상기 질화막을 N2, NH3, NO, N2O 등의 소스 기체로 열처리하여 치밀화하는 단계와,
    치밀화된 상기 질화막의 표면에 Ta2O5을 증착하여 유전막을 형성하는 단계와,
    상기 유전막을 열처리하는 단계와,
    열처리된 상기 유전막 표면에 상부전극을 형성하는 단계로 이루어진 캐패시터 제조방법.
  2. 청구항 1에 있어서, 상기 하부전극은 실리콘으로 이루어진 것이 특징인 캐패시터 제조방법.
  3. 청구항 1에 있어서, 플라즈마 형식으로 형성된 상기 질화막은 300-700℃ 온도 범위에서 형성하는 것이 특징인 캐패시터 제조방법.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서, 상기 유전막의 열처리를 산소 분위기에서 실시하는 것이 특징인 캐패시터 제조방법.
KR1019990028421A 1999-07-14 1999-07-14 캐패시터 제조방법 KR100575854B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990028421A KR100575854B1 (ko) 1999-07-14 1999-07-14 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990028421A KR100575854B1 (ko) 1999-07-14 1999-07-14 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20010009828A KR20010009828A (ko) 2001-02-05
KR100575854B1 true KR100575854B1 (ko) 2006-05-03

Family

ID=19601645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990028421A KR100575854B1 (ko) 1999-07-14 1999-07-14 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100575854B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827521B1 (ko) * 2001-12-04 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그의 제조 방법
KR100943484B1 (ko) * 2002-12-31 2010-02-22 동부일렉트로닉스 주식회사 Ｍｉｍ 캐패시터 제조 방법
KR101478767B1 (ko) * 2009-08-17 2015-01-05 주식회사 원익아이피에스 박막 증착방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018593A (ko) * 1995-09-29 1997-04-30 김광호 플라즈마 암모니아 처리를 구비한 반도체장치의 제조방법
KR970018592A (ko) * 1995-09-29 1997-04-30 김광호 반도체 메모리장치의 캐패시터 제조방법
KR970054050A (ko) * 1995-12-26 1997-07-31 김광호 반도체장치의 커패시터 제조방법
KR970054048A (ko) * 1995-12-26 1997-07-31 김광호 반도체장치의 커패시터 제조방법
KR19980036484A (ko) * 1996-11-18 1998-08-05 김광호 강유전 커패시터의 제조방법
KR19980065726A (ko) * 1997-01-14 1998-10-15 김광호 자기정렬형 콘택홀 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018593A (ko) * 1995-09-29 1997-04-30 김광호 플라즈마 암모니아 처리를 구비한 반도체장치의 제조방법
KR970018592A (ko) * 1995-09-29 1997-04-30 김광호 반도체 메모리장치의 캐패시터 제조방법
KR970054050A (ko) * 1995-12-26 1997-07-31 김광호 반도체장치의 커패시터 제조방법
KR970054048A (ko) * 1995-12-26 1997-07-31 김광호 반도체장치의 커패시터 제조방법
KR19980036484A (ko) * 1996-11-18 1998-08-05 김광호 강유전 커패시터의 제조방법
KR19980065726A (ko) * 1997-01-14 1998-10-15 김광호 자기정렬형 콘택홀 형성방법

Also Published As

Publication number Publication date
KR20010009828A (ko) 2001-02-05

Similar Documents

Publication Publication Date Title
KR100640631B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
KR20010017820A (ko) 반도체 소자 및 그 제조방법
KR100360413B1 (ko) 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법
KR100652426B1 (ko) 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법
KR100192017B1 (ko) 반도체 장치의 제조방법
TW200403854A (en) Semiconductor integrated circuit device and its manufacturing method
KR100321178B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
US7064052B2 (en) Method of processing a transistor gate dielectric film with stem
KR20000008014A (ko) 반도체장치의 커패시터 및 그 제조방법
KR100796724B1 (ko) 커패시터 및 이의 제조 방법
KR100575854B1 (ko) 캐패시터 제조방법
KR100587082B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100519514B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR20000042429A (ko) 반도체 소자의 고유전체 캐패시터 제조방법
KR100642403B1 (ko) 반도체 소자의 커패시터 제조방법
KR100311178B1 (ko) 캐패시터 제조방법
KR100504434B1 (ko) 반도체장치의 커패시터 제조방법
KR100231604B1 (ko) 반도체소자의 캐패시터 제조방법
KR100673203B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100237022B1 (ko) 캐패시터의 유전체막 형성방법
KR100734640B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100529393B1 (ko) 알루미늄나이트라이드를 산화방지막으로 구비하는캐패시터 및 그의 제조 방법
KR100611386B1 (ko) 탄탈륨산화막 커패시터의 제조방법
KR20020018355A (ko) 반도체장치의 캐패시터 제조방법
KR100411302B1 (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee