KR100943484B1 - Ｍｉｍ 캐패시터 제조 방법 - Google Patents

Ｍｉｍ 캐패시터 제조 방법 Download PDF

Info

Publication number
KR100943484B1
KR100943484B1 KR1020020087902A KR20020087902A KR100943484B1 KR 100943484 B1 KR100943484 B1 KR 100943484B1 KR 1020020087902 A KR1020020087902 A KR 1020020087902A KR 20020087902 A KR20020087902 A KR 20020087902A KR 100943484 B1 KR100943484 B1 KR 100943484B1
Authority
KR
South Korea
Prior art keywords
film
silicon nitride
upper electrode
metal film
dielectric
Prior art date
Application number
KR1020020087902A
Other languages
English (en)
Other versions
KR20040061621A (ko
Inventor
김영필
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020087902A priority Critical patent/KR100943484B1/ko
Publication of KR20040061621A publication Critical patent/KR20040061621A/ko
Application granted granted Critical
Publication of KR100943484B1 publication Critical patent/KR100943484B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MIM 캐패시터 제조 방법에 관해 개시한 것으로서, 하부 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 NH3 및 SiH4 증착가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 하부 전극을 덮는 유전막용 실리콘 질화막(Si3N4)을 형성하는 단계와, 유전막용 실리콘 질화막에 N2 이온주입 공정 및 어닐 공정을 차례로 진행하여 PECVD 특성상 형성된 Si-H 결합을 Si-N 결합으로 전환시키는 단계와, 유전막용 실리콘 질화막 구조에 상부 전극용 금속막을 형성하는 단계와, 상부 전극용 금속막 및 유전막용 실리콘 질화막을 선택 식각하여 유전막 및 상부 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.

Description

ＭＩＭ 캐패시터 제조 방법{METHOD FOR FABRICATING MIM CAPACITOR}
도 1a 내지 도 1d는 종래 기술에 따른 MIM 캐패시터 제조 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 MIM 캐패시터 제조 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 MIM 캐패시터 제조 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
따라서, 반도체 장치의 집적 밀도가 증가함에 따라, 산화막보다 큰 유전 상수를 갖는 물질인 TiO(유전상수가 300 정도), TaOx(유전상수가 25정도)등이 이용된 다. 이러한 유전 상수가 큰 물질들은 결정화를 위해 집적 공정 중 고온의 어닐 공정이 반드시 필요하다.
그러나, 어닐 공정은, R.B.Van DOVER, "Advaned dilectrics for gate oxide, DRAM RF capacitor", in IEDM Tech. Dig., 1998,pp823-826에 기재된 바와 같이, 박막의 표면거칠기를 저하시키고 높은 누설 전류와 낮은 문턱전압을 초래한다.
이러한 이유로, M.Maeda, "Dielectric characteristics of a metal-insulator-metal capacitor using plasma-enhanced chemical vapor deposited silicon nitride film", J. Vac.Sci. Technol. vol130, pp2419-2433, Dec. 1983)에 기재된 바와 같이, 최근 MIM 캐패시터의 유전막으로 유전율이 6∼8 가량으로 비교적 크며, 증착 온도가 낮으며, 집적 공정이 단순한 실리콘 질화막(Si3N4)을 가장 많이 사용하고 있다.
그러나, 상기 실리콘 질화막도 SiO2산화막에 비해 breakdown field strength가 낮고 VCC(Voltage Coefficient of Capacitor) 및 TCC(Temperature Coefficient of Capacitor)가 높은 단점이 있다. 특히, 알.에프(R.F) 어플리케이션(application)에서는 "0"에 가까운 매우 낮은 VCC가 요구되어지고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 MIM 캐패시터 제조 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 MIM 캐패시터 제조 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 절연막(3)을 형성한다. 이때, 상기 기판(1)에는, 도면에 도시되 지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역을 포함한 트랜지스터(transistor) 및 상기 불순물영역과 연결되는 도전 플러그가 각각 구비되어져 있다.
이어, 상기 절연막(3) 위에 Ti/TiN/Al-Cu/Ti/TiN의 배선 구조를 가진 캐패시터의 하부 전극(5)를 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 하부전극(5)을 포함한 기판 전면에 NH3 및 SiH4 증착가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 유전막용 실리콘 질화막(Si3N4)(7)을 형성한다. 이때, 유전막용 실리콘 질화막(Si3N4)(7) 대신 SiO2산화막을 이용할 수도 있다. 한편, 상기 실리콘 질화막(7)은 SiO2산화막과 비교하여 유전율이 크다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 유전막용 실리콘 질화막(7) 상에 스퍼터링 공정에 의해 상부 전극용 금속막(9)을 증착한다. 이때, 상기 상부 전극용 금속막(9)은 MIM 캐패시터의 상부에 존재할 금속 배선의 사진 및 식각 공정이 용이하도록 캐패시터 특성이 열화되지 않는 범위에서 최대한 얇게 증착하는 것이 유리하다.
이 후, 상기 상부 전극용 금속막(9) 위에 상부 전극 형성영역이 정의된 감광막 패턴(11)을 형성한다.
이어, 도 1d에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 상부 전극용 금속막 및 유전막용 실리콘 질화막을 차례로 건식 식각하여 MIM 캐패시터 제작을 완료한다. 이때, 상기 건식 식각 공정에서, 상부 전극용 금속막 및 유 전막을 동시에 식각할 수도 있고, 또는 상부 전극용 금속막만을 식각할 수도 있다.
미설명된 도면부호 8은 캐패시터의 유전막을 나타낸 것이며, 도면부호 10은 캐패시터의 상부 전극을 나타낸 것이다.
그러나, 종래의 기술에서는 유전막으로서 실리콘 질화막을 이용할 경우, 실리콘 질화막의 증착 공정에서, 상기 증착 가스 중 H성분은 완전히 제거되지 않으며, 실리콘 질화막 내에 Si-H, N-H 및 Si-N 등과 같은 불완전한 약한 결합이 존재하게 된다. 그 중 Si-H 결합은 많은 댕글링 결합을 유발시켜 하부층에 강한 압축 특성을 주게 된다. 이러한 Si-H결합이 증가함에 따라 생기는 문제점에 대해 W.A.P.Classen 등이 발표한 바 있는 "Characterization of plasma silicon nitride layers"라는 논문에 잘 나타나 있다. 특히, 문턱전압 및 누설 전류에 매우 불리한
문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 유전막으로 실리콘 질화막을 증착하고 나서, 상기 실리콘 질화막에 N2 이온주입을 실시하여 N성분이 풍부한 실리콘 질화막을 형성함으로써, 누설 전류가 작고 VCC가 매우 낮은 MIM 캐패시터 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 MIM 캐패시터 제조 방법은 하부 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 NH3 및 SiH4 증착가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 하부 전극을 덮는 유전막용 실리콘 질화막(Si3N4)을 형성하는 단계와, 유전막용 실리콘 질화막에 N2 이온주입 공정 및 어닐 공정을 차례로 진행하여 PECVD 특성상 형성된 Si-H 결합을 Si-N 결합으로 전환시키는 단계와, 유전막용 실리콘 질화막 구조에 상부 전극용 금속막을 형성하는 단계와, 상부 전극용 금속막 및 유전막용 실리콘 질화막을 선택 식각하여 유전막 및 상부 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
상기 하부 전극 형성 공정은 Ti/TiN 금속막을 500∼1000Å 두께로 증착하고 나서, 상기 Ti/TiN금속막을 선택 식각한다.
상기 하부 전극은 4000∼5000Å 두께의 Al-Cu 금속막 및 TiN 단일 금속막 중 어느 하나를 이용한다.
상기 N2이온주입 공정은 10eV 이내의 에너지를 공급한다.
상기 어닐 공정은 350∼450℃ 온도 사이에서 30분 이내로 실시 및 450∼500℃ 온도 사이에서 30초 이상에서 90초 이하 동안에 RTP 실시 중 어느 하나의 공정에 의해 진행한다.
상기 상부 전극용 금속막 형성 공정은 Ti막을 400∼600Å 두께로 증착하고 나서, 상기 Ti막 위에 TiN막을 1000∼2000Å 두께로 증착한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 MIM 캐패시터 제조 방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 MIM 캐패시터 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 게이트 전극(미도시) 및 소오스/드레인의 불순물영역(미도시)을 포함한 트랜지스터 및 상기 불순물영역과 연결되는 도전 플러그(미도시)가 각각 구비된 반도체 기판을 제공한다.
이어, 상기 반도체기판(100) 상에 상부 배선층과의 절연을 위한 절연막(102)을 형성한다. 그런 다음, 상기 절연막(102) 상에 스퍼터링 방식에 의해 Ti/TiN 금속막(미도시)을 500∼1000Å 두께로 증착하고 나서, 상기 Ti/TiN금속막을 선택 식각하여 하부 전극(104)을 형성한다. 이때, 상기 금속막은 여러가지 배선 중 하나의 배선을 이용하여 캐패시터 하부 전극으로 사용하므로, 배선과 동일 구조를 갖는 경우가 통상적이다.
또한, 상기 하부 전극으로서 Ti/TiN금속막 대신 Al-Cu 금속막을 4000∼5000Å 두께로 형성하거나, TiN 단일 금속막을 사용할 수도 있다.
이 후, 도 2b에 도시된 바와 같이, 상기 하부 전극(104)을 포함한 기판 전면에 유전막용 실리콘 질화막(106)을 증착한다. 상기 실리콘 질화막(106)은 NH3 및 SiH4 증착가스를 이용하여 PECVD방식으로 증착하며, 500∼1000Å 두께를 가진다. 혼합 시그널에서 사용되는 MIM 캐패시터는 1fF/㎛2의 캐패시터가 가장 많이 사용되며, 유전막용 실리콘 질화막이 500∼1000Å 두께일때 상기 값을 얻어내기가 용이하다.
이어, 도 2c에 도시된 바와 같이, 상기 유전막용 실리콘 질화막 위에 N2가스를 이온주입(120)하고 나서, 상기 이온주입(120)된 결과물을 어닐(122) 처리 한다. 상기 이온주입(120) 공정은 10eV 이내의 에너지를 공급한다. 또한, 어닐(122) 공정은 Si-N결합이 잘 생기도록 활성화하는 것으로서, 350∼450℃ 온도 사이에서 30분 이내로 실시하거나, 450∼500℃ 온도 사이에서 30초 이상에서 90초 이하 동안에 진행하는 RTP(Rapid Thermally Process)를 이용할 수도 있다.
상기 유전막용 실리콘 질화막은 PECVD 특성 상 약한 결합이라 알려져 있는 다수의 Si-H결합이 형성되어 있지만, N2분위기에서 어닐을 하게 되면, 막내에 N성분이 풍부해지며, 상기 N성분이 Si-H의 약한 결합을 깨뜨려 강한 결합력을 갖는 Si-N결합의 결합력을 증가시킴으로써, 누설 전류에 우수할 뿐만 아니라 매우 낮은 VCC 및 TCC를 갖는다.
미설명된 도면 부호 106a는 이온주입 및 어닐 처리된 유전막용 실리콘 질화막을 나타낸 것이다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 유전막용 실리콘 질화막(106a) 위에 상부 전극용 금속막(108)을 증착한다. 이때, 상기 상부 전극용 금속막(108)으로는 Ti막을 400∼600Å 두께로 증착하고 나서, 상기 Ti막 위에 TiN막을 1000∼2000Å 두께로 증착한 것을 이용한다. 상기 상부 전극용 금속막(108)은 본 발명에 따른 MIM 캐패시터 상부에 존재할 금속 배선의 사진 및 식각 공정이 용이하도록 캐패시터 특성이 열화되지 않는 범위에서 최대한 얇게 증착하는 것이 유리하다.
이 후, 상기 상부 전극용 금속막(108) 상에 상부 전극 형성영역이 정의된 감광막 패턴(130)을 형성한다.
이어, 도 2e에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 상부 전극용 금속막 및 유전막용 실리콘 질화막을 차례로 건식 식각하여 MIM 캐패 시터 구조를 형성한다. 미설명된 도면 부호 107은 유전막을 나타낸 것이고, 도면 부호 109는 상부 전극을 나타낸 것이다.
그런 다음, 도면에는 도시되지 않았지만, 상기 MIM 캐패시터 구조에 통상의 반도체장치의 배선 공정을 실시한다.
본 발명에 따르면, MIM캐패시터의 유전막으로서 실리콘 질화막에 N2이온주입 공정 및 어닐 공정을 진행한 N성분이 풍부한 실리콘 질화막을 이용함으로써, 누설전류의 원인이 되는 댕글링 결합 수를 억제시켜 우수한 유전막 특성을 갖도록 한다.
이상에서와 같이, 본 발명에서는 유전막으로서 N성분이 풍부한 실리콘 질화막을 사용함으로써, 기존의 PECVD 특성 상 형성되던 Si-H결합을 Si-N결합으로 전환시켜 누설 전류의 원인이 되는 댕글링 결합수를 억제시킬 수 있다. 따라서, 우수한 유전막 특성을 갖는다.
또한, 매우 낮은 VCC 및 TCC 특성을 가지므로, 혼합된 시그널 IC나 알.에프 어플리케이션에 유용하게 적용된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 하부 전극이 구비된 반도체기판을 제공하는 단계와,
    상기 기판 상에 NH3 및 SiH4 증착가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 상기 하부 전극을 덮는 유전막용 실리콘 질화막(Si3N4)을 형성하는 단계와,
    상기 유전막용 실리콘 질화막에 N2 이온주입 공정 및 어닐 공정을 차례로 진행하여 상기 PECVD 특성상 형성된 Si-H 결합을 Si-N 결합으로 전환시키는 단계와,
    상기 유전막용 실리콘 질화막 구조에 상부 전극용 금속막을 형성하는 단계와,
    상기 상부 전극용 금속막 및 유전막용 실리콘 질화막을 선택 식각하여 유전막 및 상부 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 MIM 캐패시터 형성 방법.
  2. 제 1항에 있어서, 상기 하부 전극 형성 공정은 Ti/TiN 금속막을 500∼1000Å 두께로 증착하고 나서, 상기 Ti/TiN금속막을 선택 식각하는 것을 특징으로 하는 MIM 캐패시터 형성 방법.
  3. 제 1항에 있어서, 상기 하부 전극은 4000∼5000Å 두께의 Al-Cu 금속막 및 TiN 단일 금속막 중 어느 하나를 이용하는 것을 특징으로 하는 MIM 캐패시터 제조 방법.
  4. 제 1항에 있어서, 상기 N2이온주입 공정은 10eV 이내의 에너지를 공급하는 것을 특징으로 하는 MIM 캐패시터 제조 방법.
  5. 제 1항에 있어서, 상기 어닐 공정은 350∼450℃ 온도 사이에서 30분 이내로 실시 및 450∼500℃ 온도 사이에서 30초 이상에서 90초 이하 동안에 RTP 실시 중 어느 하나의 공정에 의해 진행하는 것을 특징으로 하는 MIM 캐패시터 제조 방법.
  6. 제 1항에 있어서, 상기 상부 전극용 금속막 형성 공정은 Ti막을 400∼600Å 두께로 증착하고 나서, 상기 Ti막 위에 TiN막을 1000∼2000Å 두께로 증착하는 것을 특징으로 하는 MIM 캐패시터 제조 방법.
KR1020020087902A 2002-12-31 2002-12-31 Ｍｉｍ 캐패시터 제조 방법 KR100943484B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020087902A KR100943484B1 (ko) 2002-12-31 2002-12-31 Ｍｉｍ 캐패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087902A KR100943484B1 (ko) 2002-12-31 2002-12-31 Ｍｉｍ 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20040061621A KR20040061621A (ko) 2004-07-07
KR100943484B1 true KR100943484B1 (ko) 2010-02-22

Family

ID=37353143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087902A KR100943484B1 (ko) 2002-12-31 2002-12-31 Ｍｉｍ 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR100943484B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219318A (zh) * 2013-04-12 2013-07-24 中国电子科技集团公司第十三研究所 一种耐高温的微波内匹配晶体管用mim电容及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100763B1 (ko) * 2004-12-02 2012-01-02 매그나칩 반도체 유한회사 엠아이엠 캐패시터 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990080629A (ko) * 1998-04-20 1999-11-15 김영환 캐패시터의 형성 방법
KR20010009828A (ko) * 1999-07-14 2001-02-05 김영환 캐패시터 제조방법
KR20020018355A (ko) * 2000-09-01 2002-03-08 박종섭 반도체장치의 캐패시터 제조방법
KR20020096129A (ko) * 2001-06-18 2002-12-31 삼성전자 주식회사 반도체 소자의 커패시터 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990080629A (ko) * 1998-04-20 1999-11-15 김영환 캐패시터의 형성 방법
KR20010009828A (ko) * 1999-07-14 2001-02-05 김영환 캐패시터 제조방법
KR20020018355A (ko) * 2000-09-01 2002-03-08 박종섭 반도체장치의 캐패시터 제조방법
KR20020096129A (ko) * 2001-06-18 2002-12-31 삼성전자 주식회사 반도체 소자의 커패시터 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219318A (zh) * 2013-04-12 2013-07-24 中国电子科技集团公司第十三研究所 一种耐高温的微波内匹配晶体管用mim电容及其制造方法

Also Published As

Publication number Publication date
KR20040061621A (ko) 2004-07-07

Similar Documents

Publication Publication Date Title
AU729376B2 (en) Semiconductor device having a metal-insulator-metal capacitor
US6297162B1 (en) Method to reduce silicon oxynitride etch rate in a silicon oxide dry etch
US20040115897A1 (en) Manufacture of semiconductor device having STI and semiconductor device manufactured
KR100407232B1 (ko) 직접회로와이직접회로의제조방법
KR20010006900A (ko) 반도체 집적회로장치 및 그 제조방법
JP2001144175A (ja) 半導体装置及びその製造方法
US7670961B2 (en) Reduction of cracking in low-k spin-on dielectric films
US6541863B1 (en) Semiconductor device having a reduced signal processing time and a method of fabricating the same
US8188602B2 (en) Semiconductor device having multilevel copper wiring layers and its manufacture method
US20030029839A1 (en) Method of reducing wet etch rate of silicon nitride
US6436746B1 (en) Transistor having an improved gate structure and method of construction
KR100943484B1 (ko) Ｍｉｍ 캐패시터 제조 방법
US5817571A (en) Multilayer interlevel dielectrics using phosphorus-doped glass
US5589416A (en) Process for forming integrated capacitors
US6124178A (en) Method of manufacturing MOSFET devices
US6255229B1 (en) Method for forming semiconductor dielectric layer
US6171956B1 (en) Method for improving the thermal conductivity of metal lines in integrated circuits
US6673719B2 (en) Method for etching using a multilevel hard mask
US20040178479A1 (en) Semiconductor device structured to prevent oxide damage during hdp cvd
KR100596417B1 (ko) 반도체 소자의 엠아이엠 캐패시터 제조방법
US20030096466A1 (en) Method for forming gate dielectrics of varying thicknesses on a wafer
KR100602088B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100239904B1 (ko) 아날로그 반도체소자의 전극구조 및 그 제조방법
KR100529451B1 (ko) 반도체 소자 및 그 제조 방법
KR100576513B1 (ko) 반도체 소자의 엠아이엠 캐패시터 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee