KR20010006900A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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우치야마히로유키
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후쿠다타쿠야
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스즈키 진이치로
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

MISFET(Qs, Qn, Qp)의 게이트 전극(9)상에 형성하는 평탄화 절연막으로서, 폴리실라잔계 SOG막을 약 800℃의 고온으로 열처리한 SOG막(16)을 사용한다. 또한, 상층의 배선(54, 55, 56, 62, 63)간의 층간절연막으로서, 상기와 같은 고온의 열처리를 행하지 않은 폴리실라잔계 SOG막(57)을 사용한다.

Description

반도체 집적회로장치 및 그 제조방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 집적회로장치 및 그 제조기술에 관한 것으로서, 특히 미세한 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 형성하기 위한 절연막 구조 및 그 형성 프로세스에 적용하는 유효한 기술에 관한것이다.
종래, MISFET의 게이트 전극 상에 형성되는 절연막을 평탄화하는 데에는 게이트 전극 상에 퇴적한 BPSG(Boron-doped Phospho Silicate Glass)막을 약 850 ~ 900℃의 고온에서 리플로우하는 방법이 이용되어 왔다. 그러나, MISFET의 미세화가 진행하고, 이것에 따라 인접하는 게이트 전극 간의 스페이스가 좁아지게 되면, 게이트 전극 상의 평탄화 절연막에 BPSG막을 사용하는 것이 곤란하게 된다.
미세화된 MISFET의 소스, 드레인에 콘택트 홀을 통해 배선을 접속하는 프로세스에서는 게이트 전극의 상면과 측면에 질화실리콘막을 형성하고, 이 질화실리콘막과 그 상부에 퇴적한 산화실리콘계의 절연막과의 에칭속도 차를 이용하는 것에 의해, 게이트 전극과의 마춤 여유를 필요로 하지 않고 콘택트 홀을 형성하는 셀프얼라인·콘택트(Self Align Contact; SAC)기술이 사용된다(일본특허공개 평 9-252098호 공보).
그러나, 미세한 MISFET의 게이트 전극의 상면과 측면에 질화실리콘막을 형성하면, 인접하는 게이트 전극 간의 스페이스가 극히 좁아지게 되기 때문에, 이 스페이스에 BPSG막을 매립하였을 때 보이드(공극)가 발생하여 버린다. 또, 0.25㎛ 이하의 미세한 디자인 룰로 제조되는 디바이스의 경우, MISFET를 형성한 후에 800℃를 초과하는 고온의 열처리를 동반하는 BPSG막을 사용하면, MISFET의 특성이 열화하여 버린다.
유기용매에 녹인 실리콘화합물의 약액을 기판상에 스핀 도포하고, 약 400 ~ 450℃의 열처리(베이크처리)를 행하여 용매를 기화시키므로서 얻어지는 스핀온 글라스(Spin On Glass; SOG)막은 애스팩트(aspect)비의 게이트 전극 간 스페이스를 양호하게 매립할 수 있는 우수한 갭필(gap fill)성을 구비하고, 또한 코스트도 염가이므로, 프로세스 처리온도의 저온화가 요구되는 0.25㎛ 이후의 MIS 디바이스에서 게이트 전극 상에 형성하는 평탄화 절연막으로서의 이용이 기대되고 있다.
또, 수소 실세스퀴옥산을 원료로 하는 SOG막은, CVD법에 의해 형성된 산화실리콘막에 비해서 유전율이 낮아지므로, 다층 금속배선간의 층간 절연막에 적용한 경우에는 배선지연의 저감효과도 기대할 수 있다.
그러나, 그 반면, SOG막은 (ⅰ) CVD-산화실리콘막에 비해서 내습성이 부족하기 때문에 금속배선의 부식을 일으키는 원인이 된다. (ⅱ) 막이 부드럽고, 화학적기계연마(Chemical Mechanical Polishing; CMP)의 적용이 곤란하기 때문에, 배선이 조밀한 영역과 드문 영역을 포함하는 글로벌한 영역의 평탄화를 도모하려고 하면, SOG막의 상부에 산화실리콘막을 퇴적한 후 CMP를 행하지 않으면 안된다 라는 결점이 있어, 그에 대한 질을 개선하는 기술이 여러가지 제안되어 있다.
일본특허공개 평 9-330982호 공보는 SOG막의 흡습성을 개선하는 방법으로서, SOG막을 400 ~ 750℃의 온도로 베이크하고, 필요에 따라 산소 플라즈마처리(또는 아르곤 이온 주입)을 행한 후, 그 상부에 흡습방지층(CVD-산화막 등)을 형성하고, 그 후 550 ~ 750℃의 열처리를 더 행하는 기술을 개시하고 있다.
일본특허공개 평 8-78528호 공보는 SOG막으로부터의 탈가스(수분을 포함한 가스)에 의한 Al배선의 부식을 방지하기 위해, Al배선의 상부의 절연막(CVD-산화막/SOG막/CVD-산화막)에 스루홀을 형성하고, 이어서 300 ~ 350℃의 열처리를 시행하여 탈가스를 방출시킨 후, 스루홀의 측벽에 산화실리콘막으로 이루어지는 사이드월 스페이서를 형성하는 기술을 개시하고 있다.
일본특허공개 평 9-283515호 공보는 SOG를 질소 등의 불활성가스 분위기 중에서 열처리하여 세라믹상의 산화실리콘막으로 했을 때에 그 표면에 미소한 돌기가 발생하는 것을 방지하기 위해서 수소 실세스퀴옥산(HSQ)의 용액을 기판 상에 스핀 도포한 후, 불활성가스 분위기 중, 400℃ 미만의 제1 열처리를 행하여 프리세라믹상의 막으로 한 후, 산화성가스 분위기(산소 + 질소) 중, 400℃ 미만의 제2 열처리를 행하여 세라믹상의 산화실리콘막을 얻는 기술을 개시하고 있다.
일본특허공개 평 8-125021호 공보는 70 ~ 220℃의 예비 열처리에 의해 반경화(半硬化)시킨 SOG막을 오존/자외선처리를 하므로서 그 표층부를 개질(改質)하고, 다음에, 산소 또는 질소 분위기 중에서 400 ~ 500℃의 전(前)열처리와 700 ~ 1000℃의 후(後)열처리를 행하여 SOG막을 완전 경화시키는 기술을 개시하고 있다.
일본특허공개 평 10-107026호 공보는 수소 실세스퀴옥산(HSQ)을 원료로 하는 SOG막을 상온 ~ 500℃의 조건에서 전자빔 큐어(cure)하므로서, 크랙 내성의 향상 및 밀도의 증가를 도모하는 기술을 개시하고 있다.
본 발명자는 MISFET의 게이트 전극 상에 형성하는 평탄화 절연막으로서, 폴리실라잔계 SOG막 및 수소 실세스퀴옥산계 SOG막의 적용을 검토한다.
폴리실라잔은 실리콘(Si)원자에 질소(N)원자와 수소(H)원자가 결합한 분자구조를 가지고 있는 것이 특징이다. 이 폴리실라잔을 원료로하는 SOG막을 형성하는 데에는 폴리실라잔을 용매에 녹인 약액을 기판 상에 스핀 도포한 후, 베이크처리를 행하여 용매를 기화시킨다. 다음에, 이 SOG막에 고온의 스팀 산화처리를 시행하면, 화학식 1에 나타내는 바와 같이, Si에 결합한 수소와 NH기(基)가 반응하여 수소가스 및 암모니아가스가 이탈하고, Si-O-Si 결합에 의해 구성되는 치밀하고 내습성이 높은 SOG막이 얻어진다.
그런데, 이와 같이 하여 얻어진 SOG막은 폴리실라잔에 유래하는 미량의 잔류질소를 포함하고 있기 때문에 게이트 전극의 상부에 질화실리콘막을 통해서 이 SOG막을 형성하고, 질화실리콘막과의 에칭속도 차를 이용하여 콘택트 홀을 형성하려고 하면, 질화실리콘막과의 에칭선택비를 충분히 확보할 수 없기 때문에 콘택트 홀의 지름이 미세하게 되면 개공(開孔)이 불가능하게 되어 버리는 것이 본 발명자의 검토에 의해 밝혀졌다.
한편, 수소 실세스퀴옥산은 실리콘(Si)원자에 산소(O)원자와 수소(H)원자가 결합한 분자구조를 가지고 있고, 분자 중에 질소를 포함하고 있지 않다. 이 수소 실세스퀴옥산을 원료로 하는 SOG막을 형성하기 위해서는 수소 실세스퀴옥산을 용매에 녹인 약액을 기판 상에 스핀 도포한 후, 약 400℃의 열처리를 행하여 용매를 기화시킨다. 이것에 의해 화학식 2에 나타내는 바와 같이 Si-H 결합의 20 ~ 30% 정도가 산화되어 Si-H 결합으로 이루어진 SOG막이 얻어진다.
그런데, 수소 실세스퀴옥산계 SOG막은 분자 중에 Si-H 결합이 존재하기 위해서, 막을 형성한 이후의 프로세스에서 400℃를 크게 초과하는 온도의 열처리가 행하여지면 수소에 기인하는 탈가스가 발생한다는 문제가 있다.
예를 들면, 수소 실세스퀴옥산계 SOG막에 스루홀를 형성하고, 그 내부에 도체층을 매립할 때, 도체층의 형성온도가 400℃를 초과하면, 스루홀 내에 수소 등의 가스가 발생한다. 그 때문에 도체층의 매립이 불충분하게 되며, 저항이 증대한다는 문제가 발생한다. 또, 발생한 수소가스에 의해 에칭조건이 변동하기 때문에, 고(高)애스팩트비의 스루홀을 형성하는 것이 곤란하게 된다는 문제가 발생한다.
본 발명의 목적은, MISFET의 미세화를 추진할 수 있는 절연막형성 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적회로장치는 반도체 기판의 주면에 형성된 MISFET의 상부에 제1 절연막을 개재하여 제1층 배선이 형성되고, 상기 제1층 배선의 상부에 제2 절연막을 개재하여 제2층 배선이 형성되며, 상기 제1 절연막 및 상기 제2 절연막의 각각은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(2) 본 발명의 반도체 집적회로장치는, 상기 청구항 1에 있어서, 상기 폴리머는 수소 실세스퀴옥산이다.
(3) 본 발명의 반도체 집적회로장치는, 상기 청구항 1에 있어서, 상기 제2 절연막의 수소 함유율은 상기 제1 절연막의 수소 함유율보다도 높다.
(4) 본 발명의 반도체 집적회로장치는, 상기 청구항 1에 있어서, 상기 제1 절연막의 표면은 연마에 의해 평탄화되어 있다.
(5) 본 발명의 반도체 집적회로장치는 반도체 기판의 주면에 형성된 MISFET의 상부에 제1 절연막이 형성되고, 상기 제1 절연막의 상부에 제1전극과 제2전극과 이들 사이에 개재하는 유전체막으로 이루어지는 용량소자가 형성되며, 상기 용량소자의 상부에 제2 절연막이 형성되고, 상기 제1 절연막 및 상기 제2 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 따라 형성된 절연막을 포함하고, 상기 제2 절연막의 수소 함유율은 상기 제1 절연막의 수소 함유율보다도 높다.
(6) 본 발명의 반도체 집적회로장치는, 상기 청구항 5에 있어서, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(7) 본 발명의 반도체 집적회로장치는, 상기 청구항 5에 있어서, 상기 용량소자의 상부에 제1 금속배선 및 제2 금속배선이 형성되고, 상기 제2 절연막은 상기 제1 금속배선과 상기 제2 금속배선과의 사이에 개재한다.
(8) 본 발명의 반도체 집적회로장치는, 반도체 기판의 표면에 형성된 반도체영역의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 반도체영역과 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 제2 절연막을 개재하여 제2 도체막이 형성되고, 상기 제1 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해서 형성된 절연막을 포함하고, 상기 제2 절연막은 실리콘, 질소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함한다.
(9) 본 발명의 반도체 집적회로장치는, 상기 청구항 8에 있어서, 상기 실리콘, 산소 및 수소로 이루어지는 폴리머는 수소 실세스퀴옥산이며, 상기 실리콘, 질소 및 수소로 이루어지는 폴리머는 실라잔이다.
(10) 본 발명의 반도체 집적회로장치는, 반도체 기판의 표면에 형성된 반도체영역의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 반도체영역과 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함한다.
(11) 본 발명의 반도체 집적회로장치는, 반도체 기판의 주면에 형성된 MISFET의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 상기 제1 도체막을 통해서 상기 소스, 드레인의 한쪽에 전기적으로 접속된 용량소자가 형성되고, 상기 용량소자의 상부에 제2 절연막을 개재하여 제1 금속배선이 형성되며, 상기 제1 절연막 및 상기 제2 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(12) 본 발명의 반도체 집적회로장치는, 상기 청구항 11에 있어서, 상기 제1 절연막의 표면은 연막에 의해 평탄화되어 있다.
(13) 본 발명의 반도체 집적회로장치는, 상기 청구항 11에 있어서, 상기 용량소자의 용량절연막은 페로부스카이토(ferromagnetic)형 또는 복합 페로부스카이토형의 결정구조를 가지는 고유전체 또는 강유전체를 주성분으로 하는 막을 포함한다.
(14) 본 발명의 반도체 집적회로장치는, 반도체 기판의 주면에 형성된 MISFET의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화 실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 상기 제1 도체막을 통해서 상기 소스, 드레인의 한쪽에 전기적으로 접속된 용량소자가 형성되고, 상기 용량소자의 상부에 제2 절연막을 개재하여 제1 금속배선이 형성되며, 상기 제1 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 상기 제2 절연막은 실리콘, 질소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하며, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(15) 본 발명의 반도체 집적회로장치는, 반도체 기판의 주면상에 형성된 MISFET의 상부에 제1 절연막을 개재하여 비트선이 형성되고, 상기 비트선의 상부에 제2 절연막을 개재하여 용량소자가 형성되며, 상기 용량소자의 상부에 제3 절연막을 개재하여 제1 금속배선이 형성되고, 상기 비트선은 상기 제1 절연막에 형성된 제1 접속구멍을 통하여 상기 MISFET의 소스, 드레인의 한쪽의 전기적으로 접속되고, 상기 용량소자는 상기 제2 절연막에 형성된 제2 접속구멍 및 상기 제1 절연막에 형성된 제3 접속구멍을 통하여 상기 소스, 드레인의 다른쪽에 전기적 접속되며, 상기 제1 절연막, 제2 절연막 및 상기 제3 절연막의 각각은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 상기 제3 절연막의 비유전율은 상기 제1 절연막 및 상기 제2 절연막의 비유전율보다도 작다.
(16) 본 발명의 반도체 집적회로장치는, 상기 청구항 15에 있어서, 상기 제1 금속배선의 상부에 제4 절연막을 개재하여 제2 금속배선이 형성되고, 상기 제4 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해서 형성된 절연막을 포함하고, 그 비유전율은 상기 제1 절연막 및 상기 제2 절연막의 비유전율보다도 작다.
(17) 본 발명의 반도체 집적회로장치는, 상기 청구항 15에 있어서, 상기 제1 절연막은 상기 MISFET의 게이트 전극의 상면과 측면을 덮는 질화실리콘막과, 상기 질화실리콘막의 상부에 형성된 상기 절연막에 의해 구성되고, 상기 절연막의 표면은 연마에 의해 평탄화되어 있다.
(18) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면상에 질화실리콘막을 형성한 후, 상기 질화실리콘막의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정,
(b) 상기 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해 절연막을 형성하는 공정,
(c) 상기 질화실리콘막에 대한 상기 절연막의 에칭속도가 큰 조건에서 상기 절연막을 에칭한 후, 상기 질화실리콘막을 에칭하는 것에 의해 상기 절연막 및 상기 질화실리콘막에 접속구멍을 형성하는 공정.
(19) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 18에 있어서, 상기 폴리머는 수소 실세스퀴옥산이다.
(20) 본 발명의 반도체 집적회로장치의 제조방법은 상기 청구항 18에 있어서, 상기 액상물질에 상기 제1 열처리를 시행한 후, 상기 절연막을 에칭하는 공정에 앞서, 상기 제1 열처리의 온도보다도 높은 온도에서 상기 절연막에 제2 열처리를 시행한다.
(21) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 표면에 반도체영역을 형성한 후, 상기 반도체 기판 상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정,
(b) 상기 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해, 절연막 형성하는 공정,
(c) 산소를 포함하는 분위기 중에서 상기 절연막에 제2 열처리를 시행한 후, 상기 절연막을 드라이 에칭하여 접속구멍을 형성하는 공정,
(d) 상기 접속구멍의 내부에 상기 반도체영역과 전기적으로 접속된 도체층을 형성하는 공정.
(22) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 21에 있어서, 상기 제2 열처리의 온도는 상기 제1 열처리의 온도보다도 높다.
(23) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포한 후, 상기 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해, 제1 절연막을 형성하는 공정,
(b) 산소를 포함하는 분위기 중에서 상기 제1 절연막에 제2 열처리를 시행한 후, 상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하는 공정,
(c) 상기 제1 절연막의 상부에 도체막을 형성한 후, 상기 도체막을 에칭하는 것에 의해 도체편을 형성하는 공정,
(d) 상기 도체편의 상부에 제2 절연막을 형성하는 공정.
(24) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 23에 있어서 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(25) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 23에 있어서, 상기 제2 절연막의 수소 함유율은 상기 제1 절연막의 수소 함유율보다도 높다.
(26) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 23에 있어서, 상기 제2 절연막은 상기 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포한 후, 상기 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해 형성된다.
(27) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면상에 복수의 제1 도체편을 형성한 후, 상기 제1 도체편 사이의 스페이스 및 상기 제1 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정,
(b) 상기 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해 절연막을 형성한 후, 산소를 포함하는 분위기 중에서 상기 절연막에 제2 열처리를 행하는 공정,
(c) 상기 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(28) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 27에 있어서, 상기 제2 열처리의 온도는 상기 제1 열처리의 온도보다도 높다.
(29) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 27에 있어서, 상기 제2 열처리의 온도는 상기 용량소자의 상기 용량절연막을 형성하는 온도 이상이다.
(30) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 27에 있어서 상기 용량소자의 상기 용량절연막은 페로부스카이토형 또는 복합 페로부스카이토형의 결정구조를 가지는 고유전체 또는 강유전체를 주성분으로 하는 막을 포함한다.
(31) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면상에 복수의 제1 도체편을 형성한 후, 상기 제1 도체편 사이의 스페이스 및 상기 제1 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정,
(b) 상기 제1 액상물질에 제1 열처리를 시행하여 용매를 기화시키는 것에 의해, 제1 절연막을 형성한 후, 산소를 포함하는 분위기 중에서 상기 제1 절연막에 제2 열처리를 행하는 공정,
(c) 상기 제1 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성한 후, 상기 용량소자의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정,
(d) 상기 제2 액상물질에 제3 열처리를 시행하여 용매를 기화시키는 것에 의해, 제2 절연막을 형성하는 공정.
(32) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 31에 있어서, 상기 폴리머는 수소 실세스퀴옥산이다.
(33) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 31에 있어서, 상기 제2 열처리의 온도는 상기 제1 열처리의 온도 및 상기 제3 열처리의 온도보다도 높다.
(34) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 31에 있어서, 상기 제2 열처리의 온도는 상기 용량소자의 상기 용량절연막을 형성하는 온도 이상이다.
(35) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 31에 있어서, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(36) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 31에 있어서, 상기 제1 절연막의 상부에 상기 용량소자를 형성하는 공정은 상기 제1 절연막의 상부에 CVD법으로 제3 절연막을 형성하는 공정과, 상기 제3 절연막에 홈을 형성하는 공정과, 상기 홈의 내부에 상기 용량소자를 형성하는 공정을 포함한다.
(37) 본 발명의 반도체 집적회로장치의 제조방법은, 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MISFET의 상부에 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성한 후, 상기 용량소자의 상부에 제2 절연막을 형성하는 공정을 포함하고, 상기 제1 절연막 및 상기 제2 절연막의 각각은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(38) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 37에 있어서, 상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하는 것에 의해서 평탄화한다.
(39) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 37에 있어서, 상기 제2 절연막의 수소 함유율은 상기 제1 절연막의 수소 함유율보다도 높다.
(40) 본 발명의 반도체 집적회로장치의 제조방법은 상기 청구항 37에 있어서, 상기 제2 절연막의 상부에 제1 금속배선이 형성되고, 제1 금속배선의 상부에 제3 절연막을 개재하여 제2 금속배선이 형성되며, 상기 제3 절연막은 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 것에 의해 형성된 절연막을 포함하고, 그 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(41) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MISFET의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정,
(b) 상기 제1 액상물질에 제1 열처리를 행하는 것에 의해 제1 절연막을 형성한 후, 산소를 포함하는 분위기 중, 상기 제1 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정,
(c) 상기 제1 절연막의 상부에 Al을 주성분으로 하는 금속배선을 형성한 후, 상기 금속배선의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정,
(d) 상기 제2 액상물질에 상기 제2 열처리보다도 저온의 제3 열처리를 행하는 것에 의해서 제2 절연막을 형성하는 공정.
(42) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 41에 있어서, 상기 제2 절연막의 비유전율은 상기 제1 절연막의 비유전율보다도 작다.
(43) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 41에 있어서, 상기 제3 열처리의 온도는 상기 금속배선이 열화하는 온도보다도 낮다.
(44) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 41에 있어서, 상기 (b) 공정의 후, 상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하는 것에 의해서 평탄화한다.
(45) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 41에 있어서, (e) 상기 (d) 공정의 후, 산소를 포함하는 분위기 중, 상기 제2 절연막의 표면에 자외선을 조사하는 공정,
(f) 상기 자외선이 조사된 상기 제2 절연막의 표면에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제3 액상물질을 도포하는 공정,
(g) 상기 제3 액상물질에 제4 열처리를 행하는 것에 의해서 상기 제2 절연막을 후막화하는 공정,
을 더 포함한다.
(46) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MISFET의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정,
(b) 상기 제1 액상물질에 제1 열처리를 행하는 것에 의해 제1 절연막을 형성한 후, 산소를 포함하는 분위기중, 상기 제1 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정과
(c) 상기 제1 절연막의 상부에 용량소자를 형성한 후, 상기 용량소자의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정,
(d) 상기 제2 액상물질에 상기 제2 열처리보다도 저온의 제3 열처리를 행하는 것에 의해 제2 절연막을 형성하는 공정.
(47) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 46에 있어서, 상기 제3 열처리의 온도는 상기 용량소자의 용량절연막이 열화하는 온도보다도 낮다.
(48) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면의 소자분리 영역에 홈을 형성한 후, 상기 홈의 내부를 포함하는 상기 반도체 기판 상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정,
(b) 상기 액상물질에 제1 열처리를 행하는 것에 의해 절연막을 형성한 후, 산소를 포함하는 분위기 중, 상기 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정,
(c) 상기 제2 열처리가 시행된 상기 절연막을 화학적 및 기계적으로 연마하고, 상기 절연막을 상기 홈의 내부에 남기는 것에 의해, 상기 반도체 기판의 주면에 소자분리 홈을 형성하는 공정.
(49) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 청구항 48에 있어서, 상기 폴리머는 수소 실세스퀴옥산이다.
상기한 수단에 의하면, MISFET의 상부에 질소를 포함하지 않고 폴리머를 원료로 하는 절연막을 형성하는 것에 의해, 질화실리콘막에 대한 드라이 에칭속도비가 큰 절연막이 얻어지기 때문에, 셀프얼라인·콘택트의 형성이 용이하게 된다.
상기한 수단에 의하면, 도포막을 고온 열처리하는 것에 의해, 치밀한 절연막이 얻어지기 때문에, 도포막에 CMP법을 적용하는 것이 가능하게 된다.
상기한 수단에 의하면, 금속배선 사이의 층간절연막에 저유전율의 절연막을 사용하는 것에 의해, 배선간의 기생용량의 저감을 도모할 수 있다.
상기한 수단에 의하면, CVD법으로 형성하는 절연막보다도 염가의 도포막을 절연막 재료로서 사용하는 것에 의해, 반도체 집적회로장치의 제조 코스트를 저감할 수 있다.
상기한 수단에 의하면, 도포막을 고온 열처리하는 것에 의해, 실질적으로 수소를 포함하지 않는 절연막이 얻어지기 때문에, 도포막으로부터의 탈가스의 발생을 방지할 수 있다.
도 1은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 2는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 3은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 4는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 5는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 6은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 7은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 8은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 9는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 10은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 11은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 12는 산화실리콘계 절연막에 콘택트 홀을 형성할 때의 콘택트 홀 지름과 질화실리콘막에 대한 드라이 에칭속도비와의 상관(相關)을 나타내는 그래프,
도 13은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 14는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 15는 플루오르화산을 포함한 세정액을 사용하여 SOG막을 웨트 세정했을 때의 에칭속도와 SOG막을 형성할 때의 열처리 온도와의 상관을 나타내는 그래프,
도 16은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 17은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 18은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 19는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 20은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 21은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 22는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 23은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 24는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 25는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 26은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 27은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 28은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 29는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 30은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 31은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 32는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 33은 수소 실세스퀴옥산을 원료로 하는 SOG막의 표면에 자외선을 조사한 후, 물방울을 적하(滴下)했을 때의 접촉각 및 직경과, 자외선의 파장과의 상관을 나타내는 그래프,
도 34는 수소 실세스퀴옥산을 원료로 하는 SOG막의 표면에 자외선을 조사한 후, 물방울을 적하했을 때의 접촉각 및 직경과, 자외선의 조사시간과의 상관을 나타내는 그래프,
도 35는 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 36은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도,
도 37은 본 발명의 일실시형태인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일기능을 가지는 것은 동일한 부호를 부여하고, 그 반복설명은 생략한다.
본 발명의 실시형태 1인 DRAM(Dynamic Random Access Memory)의 제조방법을 도 1 ∼ 도 37을 사용하여 공정순으로 설명한다. 또한, 기판의 단면을 나타내는 각 도의 좌측부분은 DRAM의 메모리셀이 형성되는 영역(메모리셀 어레이)을 나타내고, 우측부분은 주변회로 영역을 나타내고 있다.
우선, 도 1에 나타낸 바와 같이, 예를 들면 1 ∼ 10Ω㎝정도의 비저항을 가지는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 간단히 기판이라 함)(1)에 소자분리 홈(2)을 형성한다.
상기 소자분리 홈(2)을 형성하는 데는, 우선 소자분리 영역의 기판(1)을 에칭하여 깊이 350nm 정도의 홈을 형성한 후, 기판(1)을 약 1000℃에서 열산화함으로써, 홈의 내벽에 막 두께 10nm 정도의 얇은 산화실리콘막(6)을 형성한다. 이 산화실리콘막(6)은 홈의 내벽에 생성된 드라이 에칭의 데미지를 회복함과 동시에, 다음의 공정에서 홈의 내부에 매립되는 SOG막(7)과 기판(1)과의 계면에 생성하는 스트레스를 완화하기 위해 형성한다.
다음에, 상기 홈의 내부를 포함하는 기판(1)상에 수소 실세스퀴옥산을 주성분으로 하는 액상물질(약액)을 스핀 도포한 후, 약 90℃, 1분의 베이크처리 및 약 150℃, 1분의 베이크처리를 행한 후, 질소 등의 불활성가스 분위기중, 약 400℃, 30분의 열처리(제1 열처리)를 행하여 용매를 기화시킨다. 이것에 의해, 상기 화학식 (2)에 나타낸 바와 같이, Si-H 결합의 20 ∼ 30% 정도가 산화되어 Si-OH 결합으로 된 SOG막이 얻어진다.
상기 SOG막은 CVD법으로 퇴적한 산화실리콘막에 비해 미세한 스페이스의 갭필(gap fill)성이 우수하기 때문에, 홈의 애스팩트비가 큰 경우에도 그 스페이스를 양호하게 매립할 수 있다.
다음에, 본 실시형태에서는 상기 SOG막에 대하여 산소를 포함하는 분위기중, 800℃ 이상의 고온 열처리(제2 열처리)를 시행한다. 여기에서 산소를 포함하는 분위기는 분자상의 산소(O2)가 존재하는 분위기 뿐만 아니라, 예를 들면 NO나 NO2등의 산화성 가스가 존재하는 분위기라도 좋다. 이것에 의해, 상기 화학식(2)에 나타낸 반응이 더 진행하고, Si와 결합한 OH기 끼리가 반응하여 물(H2O)이 이탈하는 결과, 하기의 화학식 3에 나타낸 바와 같은 분자구조를 구비한 SOG막(7)이 얻어진다.
이와 같이 하여 얻어진 SOG막(7)은 미량의 잔류수소를 제외하면 분자 중에 수소(H)가 포함되어 있지 않고, 실질적으로 Si-O-Si 결합만으로 구성되어 있기 때문에, 막은 치밀하게 내습성이 높다는 특성을 구비하고 있다.
다음에, 홈의 상부의 SOG막(7)을 화학적 및 기계적으로 연막하여 그 표면을 평탄화함으로써, 소자분리 홈(2)을 완성한다.
다음에, 도 2에 나타낸 바와 같이, 기판(1)에 p형 불순물(붕소) 및 n형 불순물(예를 들면, 인)을 이온 주입한 후, 약 1000℃의 열처리로 상기 불순물을 확산시킴으로써, 메모리셀 어레이의 기판(1)에 p형 웰(3) 및 n형 웰(5)을 형성하고, 주변회로 영역의 기판(1)에 p형 웰(3) 및 n형 웰(4)을 형성한다.
다음에, 플루오르화산계의 세정액을 사용하여 기판(1)(p형 웰(3) 및 n형 웰(4))의 표면을 웨트 세정한 후, 약 800℃의 열산화로 p형 웰(3) 및 n형 웰(4)의 각각의 표면에 막 두께 6nm 정도의 청정한 게이트 산화막(8)을 형성한다. 이 게이트 산화막(8)은 그 일부에 질화실리콘을 포함한 산(酸)질화실리콘막으로 구성해도 된다. 산질화실리콘막은 산화실리콘막에 비해 막중에서의 계면준위의 발생을 억제하거나, 전자트랩을 저감하는 효과가 높기 때문에, 게이트 산화막(8)의 핫캐리어 내성을 향상시킬 수 있다. 산질화실리콘막을 형성하는 데는 예를 들면 기판(1)을 NO나 NO2등의 함질소가스 분위기중에서 열산화한다.
다음에, 도 3에 나타낸 바와 같이, 게이트 산화막(8)의 상부에 인(P)을 도프한 막 두께 100nm 정도의 저저항 다결정실리콘막(9a)을 CVD법으로 퇴적하고, 계속하여 그 상부에 스퍼터링법으로 막 두께 5nm 정도의 WN막(9b) 막 두께 50nm 정도의 W막(9c)을 퇴적하고, 또 그 상부에 CVD법으로 막 두께 100nm 정도의 산화실리콘막(10a)을 퇴적한다.
다음에, 상기 W막(9c)의 응력 완화와 WN막(9b)의 덴시파이(치밀화)를 목적으로 하여, 질소 등의 불활성가스 분위기 중에서 약 800℃의 열처리를 행한다. W막(9c)의 상부의 산화실리콘막(10a)은 이 열처리시에서 W막(9c)의 표면보호와, 다음의 공정에서 산화실리콘막(10a)의 상부에 퇴적하는 질화실리콘막(10b)과 하층의 W막(9c)과의 계면의 응력완화를 목적으로 하여 형성한다.
다음에, 도 4에 나타낸 바와 같이, 산화실리콘막(10a)의 상부에 CVD법으로 막 두께 100nm 정도의 질화실리콘막(10b)을 퇴적한 후, 포토레지스트막(도시생략)을 마스크로 하여 질화실리콘막(10b)을 드라이 에칭함으로써, 게이트 전극을 형성하는 영역에 질화실리콘막(10b)을 남긴다.
다음에, 포토레지스트막을 제거한 후, 도 5에 나타낸 바와 같이, 질화실리콘막(10b)을 마스크로 하여 산화실리콘막(10a), W막(9c), WN막(9b) 및 다결정실리콘막(9a)을 드라이 에칭함으로써, 메모리셀 어레이 및 주변회로 영역에 다결정실리콘막(9a), WN막(9b) 및 W막(9c)으로 이루어지는 게이트 전극(9)을 형성하고, 이들 게이트 전극(9)의 상부에 산화실리콘막(10a) 및 질화실리콘막(10b)으로 이루어지는 캡 절연막(10)을 형성한다. 또한, 메모리셀 어레이에 형성된 게이트 전극(9)은 워드선(WL)으로서 기능한다.
다음에, 도 6에 나타낸 바와 같이, 게이트 전극(9)의 양측의 p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n형 반도체 영역(11)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온 주입함으로써 p형 반도체 영역(12)을 형성한다.
다음에, 도 7에 나타낸 바와 같이, 기판(1)상에 CVD법으로 막 두께 50nm 정도의 질화실리콘막(13)을 퇴적한 후, 메모리셀 어레이의 기판(1)의 상부를 포토레지스트막(도시생략)으로 덮고, 주변회로 영역의 질화실리콘막(13)을 이방적으로 에칭함으로써, 주변회로 영역의 게이트 전극(9)의 측벽에 사이드월 스페이서(13a)를 형성한다.
다음에, 주변회로 영역의 p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(14)(소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온 주입함으로써 p+형 반도체영역(15)(소스, 드레인)을 형성한다. 여기까지 공정에서, 주변회로 영역에 LDD(Lightly Doped Drain) 구조의 소스, 드레인을 구비한 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)가 형성된다.
다음에, 도 8에 나타낸 바와 같이, 게이트 전극(9)의 상부에 SOG막(16)을 형성한다. SOG막(16)을 형성하는 데는 우선 기판(1)상에 수소 실세스퀴옥산을 주성분으로 하는 액상물질(약액)을 스핀 도포한다. 상기 화학식(2)에 나타낸 바와 같이, 수소 실세스퀴옥산은 실리콘(Si)원자에 산소(O)원자와 수소(H)원자가 결합한 분자구조를 가지고 있고, 분자중에 질소를 포함하고 있지 않다. 그 분자량(n)은 통상 수백 ∼ 일만, 대표적으로는 2000 정도이고, 비유전율은 2.7 ∼ 2.9 정도이다.
다음에, 약 90℃, 1분의 베이크처리 및 약 150℃, 1분의 베이크처리를 행한 후, 질소 등의 불활성가스 분위기 중, 약 400℃, 30분의 열처리(제1 열처리)를 행하여 용매를 기화시킨다. 이것에 의해, 상기 화학식 2에 나타낸 바와 같이, Si-H 결합의 20 ∼ 30% 정도가 산화되어 Si-OH 결합으로 된 SOG막이 얻어진다. 이 SOG막의 비유전율은 3.2 ∼ 3.4 정도이다.
상기 SOG막은, CVD법으로 퇴적된 산화실리콘막이나 BPSG막에 비해 미세한 배선간의 갭필성에 우수하기 때문에, 게이트 전극(9)(워드선(WL))끼리의 스페이스가 아주 좁은 경우라도 그 스페이스를 양호하게 매립할 수 있다.
다음에, 본 실시형태에서는, 상기 SOG막에 대하여 산소를 포함하는 분위기중, 약 800℃, 5 ∼ 10분 정도의 열처리(제2 열처리)를 시행한다. 이것에 의해, 상기 화학식 2에 나타낸 반응이 더 진행하고, Si와 결합된 OH기끼리가 반응하여 물(H2O)이 이탈하는 결과, 상기 화학식 3에 나타낸 바와 같은 분자구조를 구비한 SOG막(16)이 얻어진다. 이 SOG막(16)의 비유전율은 3.8 ∼ 4.0 정도이다.
이와 같이 하여 얻어진 SOG막(16)은 미량의 잔류수소를 제외하면 분자 중에 수소(H)가 포함되어 있지 않고, 실질적으로 Si-O-Si 결합만으로 구성되어 있기 때문에, 막이 치밀하고 내습성이 높다는 특성을 구비하고 있다.
상기 화학식 3에 나타낸 SOG막(16)을 얻는데는 약 400℃의 열처리를 시행한 SOG막에 대하여, 산소를 포함하는 분위기 중에서 적어도 600℃ 이상의 고온 열처리를 시행할 필요가 있다. 여기에서 산소를 포함하는 분위기로는 분자상의 산소(02)가 존재하는 분위기 뿐만 아니라, 예를 들면 NO 나 NO2등의 산화성 가스가 존재하는 분위기라도 좋다.
상기 고온 열처리를 행할 경우, 분위기 중의 수소기(H2O)의 농도는 최대한 낮은 쪽이 바람직하다. 또한, 기판(1)상에 스핀 도포한 수소 실세스퀴옥산의 약액에 대하여 직접 고온의 열처리를 시행하면, 약액중의 용매의 급격한 기화에 의해 막중에 기포가 발생하거나 하기 때문에, 우선 용매를 기화시키기 위한 베이크처리를 행한 후에 고온 열처리를 행할 필요가 있다.
후술하는 바와 같이, DRAM의 제조공정에서는 용량소자의 용량절연막을 형성하는 공정에서, 막을 결정화하거나, 막에 산소를 공급하기 위한 고온 열처리가 행해지는 경우가 있다. 이 경우, 치밀한 SOG막(16)을 얻기 위한 고온 열처리는 용량절연막의 형성공정에서 행해지는 열처리 온도 이상의 온도에서 행할 필요가 있다. 치밀한 SOG막(16)을 얻기 위한 열처리를 용량절연막 형성공정의 열처리 온도보다 저온에서 행하면, 용량절연막 형성공정의 열처리시에 SOG막(16)의 내부에서 잔류수소를 포함한 가스가 방출되고, SOG막(16)의 막질이 열화할 우려가 있다. 다만, 치밀화한 SOG막(16)을 얻기 위한 열처리 온도가 너무 높으면, MISFET의 반도체영역(소스, 드레인 등)에 도입된 불순물이 기판(1)에 확산되고, 얕은 pn접합이 얻어지지 않으므로, MISFET의 상호 콘덕턴스(Gm)의 열화나 문턱치 전압의 변동이라는 특성열화를 초래한다. 따라서, 치밀화한 SOG막(16)을 얻기 위한 열처리는 용량절연막 형성공정의 열처리 온도에서 약간 높은 온도로 행하는 것이 바람직하다.
다음에, 도 9에 나타낸 바와 같이, SOG막(16)을 화학적 및 기계적으로 연마함으로써, 그 표면을 평탄화한다. 통상, 400℃ 정도의 열처리에 의해 얻어지는 SOG막은 CVD법으로 퇴적한 산화실리콘막에 비해 막이 부드럽기 때문에, CMP법의 적용은 곤란하지만, 약 800℃의 고온 열처리가 시행된 SOG막(16)은 CVD법으로 퇴적한 산화실리콘막과 동등 이상의 치밀한 막이 되므로, CMP법을 적용하는 것이 가능하게 된다. 이것에 의해, 게이트 전극(9)의 상부를 1층의 SOG막(16)만으로 평탄화하는 것이 가능하므로, 공정을 단축할 수 있다.
다음에, 도 10에 나타낸 바와 같이, 포토레지스트막(도시생략)을 마스크로 하여 메모리셀 어레이의 SOG막(16)을 드라이 에칭한 후, 도 11에 나타낸 바와 같이, SOG막(16)의 하층의 질화실리콘막(13)을 드라이 에칭함으로써, n형 반도체영역(11)의 상부에 콘택트 홀(18, 19)을 형성한다.
상기 SOG막(16)의 에칭은 질화실리콘에 비해 산화실리콘(SOG막(16))의 에칭속도가 크게 되도록 한 조건으로 행하여, 질화실리콘막(13)이 완전하게는 제거되지 않게 한다. 또한, 질화실리콘막(13)의 에칭은 실리콘(기판)이나 산화실리콘에 비해 질화실리콘의 에칭속도가 크게 되도록 한 조건으로 행하여, 기판(1)이나 SOG막(7)이 깊게 제거되지 않게 한다. 또한, 질화실리콘막(13)의 에칭은 질화실리콘막(13)이 이방적으로 에칭되도록 한 조건으로 행하고, 게이트 전극(9)(워드선(WL))의 측벽에 질화실리콘막(13)을 남게 한다. 이것에 의해 미세한 지름을 가지는 콘택트 홀(18, 19)이 게이트 전극(9)(워드선(WL))에 대하여 자기정합(셀프얼라인)으로 형성된다.
도 12는, 3종류의 산화실리콘계 절연막에 콘택트 홀을 형성할 때의 콘택트 홀 지름과 질화실리콘막에 대한 드라이 에칭속도비와의 상관을 나타내는 그래프이다. 도면중의 HSQ-SOG는 산소를 포함하는 분위기 중에서 약 800℃의 고온 열처리를 행한 상기 SOG막(16), 질소함유 SOG는 폴리실라잔에서 얻어진 SOG막, PE-CVD는 플라즈마 CVD법으로 퇴적한 산화실리콘막을 나타내고 있다. 또한, 질화실리콘막에 대한 에칭속도비는 플라즈마 CVD법으로 퇴적한 산화실리콘막(PE-CVD)에 직경 1㎛의 콘택트 홀을 형성하는 경우를 1로서 나타내고 있다.
도시한 바와 같이, 폴리실라잔에서 얻어진 SOG막(질소함유 SOG)은, 분자중에 질소가 잔존하고 있기 때문에, 콘택트 홀의 지름이 미세하게 되면 질화실리콘막에 대한 에칭속도비가 급격하게 저하하고, 콘택트 홀을 개공하는 것이 곤란하게 된다. 이것에 대하여 본 실시형태의 SOG막(16)은 플라즈마 CVD법으로 퇴적한 산화실리콘막(PE-CVD)보다 더 에칭속도비가 높고, 0.25㎛이하의 미세한 지름의 콘택트 홀도 개공할 수 있었다. 또한, 수소 실세스퀴옥산에서 얻어진 SOG막(16)은 질소를 함유하지 않기 때문에, 질화실리콘막에 대한 드라이 에칭속도비가 크다.
다음에, 도 13에 나타낸 바와 같이, 상기 콘택트 홀(18, 19)을 통하여 메모리셀 어레이의 p형 웰(3)(n형 반도체 영역(11))에 n형 불순물(인 또는 비소)을 이온 주입함으로써, n+형 반도체 영역(17)(소스, 드레인)을 형성한다. 여기까지의 공정에서, 메모리셀 어레이에 n채널형으로 구성되는 메모리셀 선택용 MISFET(Qs)가 형성된다.
다음에, 도 14에 나타낸 바와 같이, 콘택트 홀(18, 19)의 내부에 플러그(20)를 형성한다. 플러그(20)를 형성하는 데는 우선 플루오르화산을 포함한 세정액을 사용하여 콘택트 홀(18, 19)의 내부를 웨트 세정한 후, 콘택트 홀(18, 19)의 내부를 포함하는 SOG막(16)의 상부에 인(P) 등의 n형 불순물을 도프한 저저항 다결정실리콘막을 CVD법으로 퇴적하고, 계속하여 이 다결정실리콘막을 에치백(또는 CMP법으로 연마)하여 콘택트 홀(18, 19)의 내부에만 남기는 것에 의해 형성한다.
도 15는 0.5%의 플루오르화산을 포함한 세정액을 사용하여 SOG막을 웨트 세정할 시의 에칭속도와, SOG막을 형성할 때의 열처리 온도와의 상관을 나타내는 그래프이다. 도시한 바와 같이, 400℃정도의 열처리(베이크처리)를 한 것만의 SOG막은 에칭속도가 아주 크기 때문에, 이 SOG막에 형성한 콘택트 홀의 내부를 웨트 세정하면 그 지름이 크게 되고, 플러그를 형성했을 때에 인접한 콘택트 홀내의 플러그끼리가 리크하거나 단락할 우려가 있다.
이것에 대하여, 800℃정도의 고온 열처리로 치밀화한 SOG막은 에칭속도가 작기 때문에 웨트 세정에 의한 콘택트 홀 지름의 확대는 근소하게 된다. 즉, 수소 실세스퀴옥산에서 얻어지는 SOG막에 800℃정도의 고온 열처리를 행한 치밀한 SOG막(16)을 게이트 전극(9)의 상부에 형성하므로서 메모리셀 사이즈를 미세화한 경우에도 인접한 콘택트 홀(18, 19)내의 플러그(20)끼리의 리크나 단락을 제어할 수 있다.
다음에, 도 16에 나타낸 바와 같이, SOG막(16)의 상부에 CVD법으로 막 두께 20nm 정도의 산화실리콘막(21)을 퇴적한 후, 포토레지스트막(도시생략)을 마스크로 한 드라이 에칭으로 주변회로 영역의 산화실리콘막(21) 및 그 하층의 SOG막(16)을 드라이 에칭하므로서, n채널형 MISFET(Qn)의 소스, 드레인(n+형 반도체영역(14))의 상부에 콘택트 홀(22)을 형성하고, p채널형 MISFET(Qp)의 소스, 드레인(p+형 반도체 영역(15))의 상부에 콘택트 홀(23)을 형성한다. 또한, 이때와 동시에, 주변회로 영역의 p채널형 MISFET(Qp)의 게이트 전극(9)(및 n채널형 MISFET(Qp)의 도시하지 않은 영역의 게이트 전극(9))의 상부에 콘택트 홀(24)을 형성하고, 메모리셀 어레이의 콘택트 홀(18)의 상부에 스루홀(25)을 형성한다.
다음에, 도 17에 나타낸 바와 같이, n채널형 MISFET(Qn)의 소스, 드레인(n+형 반도체 영역(14))의 표면, p채널형 MISFET(Qp)의 소스, 드레인(p+형 반도체 영역(15))의 표면 및 콘택트 홀(18)의 내부의 플러그(20)의 표면에 각각 실리사이드막(26)을 형성한 후, 콘택트 홀(22, 23, 24)의 내부 및 스루홀(25)의 내부에 플러그(27)를 형성한다.
상기 실리사이드막(26)은, 예를 들면 콘택트 홀(22, 23, 24)의 내부 및 스루홀(25)의 내부를 포함하는 산화실리콘막(21)의 상부에 스퍼터링법으로 막 두께 30nm 정도의 Ti막과 막 두께 20nm 정도의 TiN막을 퇴적한 후, 기판(1)을 약 650℃에서 열처리하는 것에 의해 형성한다. 또한, 플러그(27)는, 예를 들면 콘택트 홀(22, 23, 24)의 내부 및 스루홀(25)의 내부를 포함하는 상기 TiN막의 상부에 CVD법으로 막 두께 50nm 정도의 TiN막 및 막 두께 300정도의 W막을 퇴적한 후, 산화실리콘막(21)의 상부의 W막, TiN막 및 Ti막을 CMP법으로 연마하고, 이들 막을 콘택트 홀(22, 23, 24)의 내부 및 스루홀(25)의 내부에만 남기는 것에 의해 형성한다.
소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))과 그 상부에 형성된 플러그(27)와의 계면에 Ti실리사이드로 이루어지는 상기 실리사이드막(26)을 형성함으로써, 소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))과 플러그(27)와의 콘택트 저항을 저감할 수 있기 때문에, 주변회로를 구성하는 MISFET(n채널형 MISFET(Qn), p채널형 MISFET(Qp))의 동작속도가 향상한다.
다음에, 도 18에 나타낸 바와 같이, 메모리셀 어레이의 산화실리콘막(21)의 상부에 비트선(BL)을 형성하고, 주변회로 영역의 산화실리콘막(21)의 상부에 제1층째의 배선(30∼33)을 형성한다. 비트선(BL) 및 제1층째의 배선(30∼33)은, 예를 들면 산화실리콘막(21)의 상부에 스퍼터링법으로 막 두께 100nm 정도의 W막을 퇴적한 후, 포토레지스트막을 마스크로 하여 이 W막을 드라이 에칭하므로서 형성된다. 이때, 비트선(BL) 및 배선(30∼33)의 하층의 SOG막(16)이 평탄화되어 있으므로, 비트선(BL) 및 배선(30∼33)을 높은 치수 정밀도로 패터닝할 수 있다.
다음에, 도 19에 나타낸 바와 같이, 비트선(BL) 및 제1층째의 배선(30∼33)의 상부에 막 두께 300nm 정도의 SOG막(34)을 형성한다. 이 SOG막(34)은 상기 SOG막(16)과 동일한 방법으로 형성한다. 즉, 비트선(BL) 및 제1 층째의 배선(30∼33)을 형성한 기판(1)상에 수소 실세스퀴옥산을 주성분으로 하는 액상물질(약액)을 스핀 도포하고, 약 90℃, 1분의 베이크처리 및 약 150℃, 1분의 베이크처리를 행하고, 계속하여 질소 등의 불활성가스 분위기중, 약 400℃, 30분의 열처리를 행하여 용매를 기화시킨 후, 산소를 포함하는 분위기중, 약 800℃, 5 ∼10분 정도의 열처리를 시행하므로서, 상기 화학식(3)에 나타낸 바와 같은 분자구조를 구비한 치밀한 SOG막(34)을 형성한다. 치밀한 SOG막(34)을 얻기 위한 고온 열처리는 전술한 이유에 의해 후(後) 공정에서 행해지는 용량절연막을 형성하기 위한 열처리보다 약간 높은 온도에서 행한다.
또한, 비트선(BL) 및 배선(30∼33)의 단차에 기인하여 SOG막(34)의 표면에 단차가 생기는 경우는 SOG막(34)을 화학적 및 기계적으로 연마하므로서 그 표면을 평탄화한다.
다음에, 도 20에 나타낸 바와 같이, SOG막(34)의 상부에 CVD법으로 막 두께 200nm 정도의 다결정실리콘막(35)을 퇴적한 후, 포토레지스트막을 마스크로 하여 메모리셀 어레이의 다결정 실리콘막(35)을 드라이 에칭함으로써, 콘택트 홀(19)의 상방의 다결정실리콘막(35)에 홈(36)을 형성한다.
다음에, 도 21에 나타낸 바와 같이, 상기 홈(36)의 측벽에 사이드월 스페이서(37)를 형성한 후, 이 사이드월 스페이서(37)와 다결정실리콘막(35)을 마스크로 하여 SOG막(34) 및 그 하층의 산화실리콘막(21)을 드라이 에칭함으로써, 콘택트 홀(19)의 상부에 스루홀(38)을 형성한다. 홈(36)의 측벽의 사이드월 스페이서(37)는 홈(36)의 내부를 포함하는 다결정실리콘막(35)의 상부에 CVD법으로 다결정실리콘막을 퇴적한 후, 이 다결정실리콘막을 이방적으로 에칭하여 홈(36)의 측벽에 남기는 것에 의해 형성한다.
측벽에 사이드월 스페이서(37)가 형성된 상기 홈(36)의 저부에 스루홀(38)을 형성하므로서, 스루홀(38)의 지름은 그 하부의 콘택트 홀(19)의 지름보다 작게 된다. 이것에 의해, 메모리셀 사이즈를 축소하여도 비트선(BL)과 스루홀(38)과의 맞춤 마진이 확보되므로, 다음의 공정에서 스루홀(38)의 내부에 매립되는 플러그(39)와 비트선(BL)과의 단락을 확실하게 방지할 수 있다.
다음에, 상기 다결정실리콘막(35)과 사이드월 스페이서(37)를 드라이 에칭으로 제거한 후, 도 22에 나타낸 바와 같이, 스루홀(38)의 내부에 플러그(39)를 형성한다. 플러그(39)는 스루홀(38)의 내부를 포함하는 SOG막(34)의 상부에 n형 불순물(인)을 도프한 저저항 다결정실리콘막을 CVD법으로 퇴적한 후, 이 다결정실리콘막을 에치백하여 스루홀(38)의 내부에만 남기는 것으로서 형성한다.
다음에, 도 23에 나타낸 바와 같이, SOG막(34)의 상부에 CVD법으로 막 두께 100nm 정도의 질화실리콘막(40)을 퇴적하고, 계속하여 질화실리콘막(40)의 상부에 CVD법으로 산화실리콘막(40)을 퇴적한 후, 도 24에 나타낸 바와 같이, 포토레지스트막(도시생략)을 마스크로 하여 메모리 어레이의 산화실리콘막(41)을 드라이 에칭하고, 계속하여 이 산화실리콘막(41)의 하층의 질화실리콘막(40)을 드라이 에칭함으로써, 스루홀(38)의 상부에 홈(42)을 형성한다. 정보축적용 용량소자의 하부전극은 이 홈(42)의 내벽에 따라서 형성되므로, 하부전극의 표면적을 크게 하여 축적전하량을 증가시키기 위해서는 홈(42)을 형성하는 산화실리콘막(41)을 두꺼운 막 두께(예를 들면 1.3㎛정도)로 퇴적할 필요가 있다.
다음에, 도 25에 나타낸 바와 같이, 홈(42)의 내부를 포함하는 산화실리콘막(41)의 상부에 n형 불순물(인)을 도프한 막 두께 50nm 정도의 아모르퍼스실리콘막(43a)을 CVD법으로 퇴적한 후, 산화실리콘막(41)의 상부의 아모르퍼스 실리콘막(43a)을 에치백함으로써, 홈(42)의 내벽에 따라서 아모르퍼스실리콘막(43a)을 남긴다.
다음에, 도 26에 나타낸 바와 같이, 홈(42)의 내부에 남긴 상기 아모르퍼스실리콘막(43a)의 표면을 플루오르화산계의 세정액으로 웨트 세정한 후, 감압분위기중에서 아모르퍼스실리콘막(43a)의 표면에 모노실란(SiH4)을 공급하고, 계속하여 기판(1)을 열처리하여 아모르퍼스실리콘막(43a)를 다결정화함과 동시에, 그 표면에 실리콘입자를 성장시킨다. 이것에 의해, 표면이 조면(粗面)화된 다결정실리콘막(43)이 홈(42)의 내부에 따라서 형성된다. 이 다결정실리콘막(43)은 정보축적용 용량소자의 하부전극으로서 사용된다.
다음에, 도 27에 나타낸 바와 같이, 홈(42)의 내부를 포함하는 산화실리콘막(41)의 상부에 CVD법으로 막 두께 15nm 정도의 산화탄탈(Ta2O5)막(44)을 퇴적한 후, 산소분위기중, 약 800℃, 3분의 열처리를 시행하므로서, 산화탄탈막(44)을 결정화함과 동시에, 막에 산소를 공급함으로써 결함을 수복한다. 이 산화탄탈막(44)은 정보축적용 용량소자의 용량절연막으로서 사용된다.
전술한 바와 같이, SOG막(16) 및 SOG막(34)을 치밀화하기 위한 고온 열처리는 산화탄탄막(44)을 결정화하기 위한 상기 열처리보다 높은 온도에서 행해진다. 따라서, 산화탄탄막(44)을 고온에서 열처리하여도 SOG막(16) 및 SOG막(34)의 막질이 열화하는 일은 없다.
다음에, 도 28에 나타낸 바와 같이, 홈(42)의 내부를 포함하는 산화탄탈막(44)의 상부에 CVD법과 스퍼터링법을 병용하여 막 두께 150nm 정도의 TiN막(45)을 퇴적한 후, 포토레지스트막(도시생략)을 마스크로 하여 TiN막(45)과 산화탄탈막(44)을 드라이 에칭함으로써, TiN막(45)으로 이루어지는 상부전극, 산화탄탈막(44)으로 이루어지는 용량절연막 및 다결정실리콘막(43)으로 이루어지는 하부전극으로 구성되는 정보축적용 용량소자(C)를 형성한다. 여기까지의 공정에 의해, 메모리셀 선택용 MISFET(Qs)와 이것에 직렬로 접속된 정보축적용 용량소자(C)로 이루어지는 DRAM의 메모리셀을 완성한다.
정보축적용 용량소자(C)의 용량절연막은 상기 산화탄탈막(44) 뿐만 아니라, PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta2O5등 페로부스카이토형 또는 복합 페로부스카이토형의 결정구조를 가지는 고유전체 또는 강유전체를 주성분으로 하는 막으로 구성해도 좋다.
다음에, 정보축적용 용량소자(C)의 상부에 이하와 같은 방법으로 2층의 Al배선을 형성한다.
우선, 도 29에 나타낸 바와 같이, 정보축적용 용량소자(C)의 상부에 CVD법으로 막 두께 100nm 정도의 산화실리콘막(50)을 퇴적한다. 이때, 주변회로 영역에는 두꺼운 막 두께의 산화실리콘막(41)이 남아 있으므로, 기판(1)의 표면에서 산화실리콘막(50)의 표면까지의 높이(표고)는, 메모리셀 어레이와 주변회로 영역에서 거의 동일하게 된다.
다음에, 도 30에 나타낸 바와 같이, 포토레지스트막(도시생략)을 마스크로 하여 주변회로 영역의 제1층 배선(30, 33)의 상부의 산화실리콘막(50, 41), 질화실리콘막(40) 및 SOG막(34)을 드라이 에칭하므로서 스루홀(51, 52)을 형성한 후, 스루홀(51, 52)의 내부에 플러그(53)를 형성한다. 플러그(53)는 예를 들면 산화실리콘막(50)의 상부에 스퍼터링법으로 막 두께 100nm 정도의 TiN막을 퇴적하고, 또 그 상부에 CVD법으로 막 두께 500nm 정도의 W막을 퇴적한 후, 이들 막을 에치백하여 스루홀(51, 52)의 내부에 남기는 것으로 형성한다.
다음에, 도 31에 나타낸 바와 같이, 산화실리콘막(50)의 상부에 제2층째의 배선(54∼56)을 형성한다. 배선(54∼56)은, 예를 들면 산화실리콘막(50)의 상부에 스퍼터링법으로 막 두께 50nm 정도의 TiN막, 막 두께 500nm 정도의 Al(알루미늄)합금막 및 막 두께 막 두께 50nm 정도의 Ti막을 퇴적한 후, 포토레지스트막(도시생략)을 마스크로 하여 이들 막을 드라이 에칭하는 것으로 형성한다. 이때, 배선(54∼56)의 하층의 산화실리콘막(50)은 그 표고가 메모리셀 어레이와 주변회로 영역에서 거의 동일하게 되어 있으므로, 배선(54∼56)을 높은 치수 정밀도로 패터닝 할 수 있다.
다음에, 도 32에 나타낸 바와 같이, 제2층째의 배선(54∼56)의 상부에 SOG막(57)을 형성한다. SOG막(57)을 형성하는 데는 기판(1)상에 수소 실세스퀴옥산을 주성분으로 하는 액상물질(약액)을 스핀 도포한 후, 약 90℃, 1분의 베이크처리 및 약 150℃, 1분의 베이크처리를 행하고, 또 질소 등의 불활성가스 분위기중, 약 400℃, 30분의 열처리를 행하여 용매를 기화시킨다.
이와 같이, 본 실시형태에서는 정보축적용 용량소자(C)의 하층에 형성하는 SOG막(16 34)을 약 800℃의 고온 열처리로 치밀화하는 것에 비해서, 정보축적용 용량소자(C)의 상층에 형성하는 SOG막(57)에는 고온의 열처리를 시행하지 않는다.
수소 실세스퀴옥산을 약 400℃에서 열처리하여 형성한 상기 SOG막(57)의 비유전율은 3.2∼3.4 정도이고, 고온 열처리를 치밀화한 SOG막(16, 34)의 비유전율(3.8∼4.0정도)보다 작다. 즉, 제2층째의 배선(54∼56)과 후(後) 공정에서 그 상층에 형성되는 제3층째의 배선과의 층간에 형성하는 절연막으로서, 유전율이 낮은 SOG막(57)을 사용하는 것에 의해, 배선간 용량을 저감할 수 있기 때문에, DRAM의 동작속도가 향상한다.
또한, 제2 층째의 배선(54∼56)과 제3층째의 배선과의 층간에 형성하는 절연막으로서, 저유전율의 SOG막(57)의 하층과 상층에 플라즈마 CVD법으로 퇴적한 산화실리콘막을 형성하여 3층구조(산화실리콘막/SOG막/산화실리콘막)의 절연막으로 해도 좋다. 또한, 배선간의 용량이 그 정도 문제로 되지 않는 경우는 저유전율의 SOG막(57)을 대신하여 폴리실라잔계의 SOG막(비유전율=4.0∼5.0정도)을 사용해도 좋다. 다만, 어떤 경우도 Al막을 주체로 하는 배선(54∼56)이나, 산화탄탈막(44)으로 구성된 용량소자의 열열화를 방지하기 위해, SOG막의 열처리는 400℃를 크게 초과하지 않는 온도로 행할 필요가 있다.
제2층째의 배선(54∼56)과 제3층째의 배선과의 층간에 형성하는 두꺼운 절연막을 SOG막(57)만으로 형성할 경우, 수소 실세스퀴옥산의 약액을 1회 스핀 도포하는 것만으로는 층간절연막으로서 요구되는 막 두께(800∼1000nm)를 얻기 어렵다. 하지만, 수소 실세스퀴옥산을 원료로 하는 SOG막(57)의 표면은 Si-H 결합이 풍부하기 때문에, 막위에 약액을 중복 도포하면, 막의 표면이 약액을 강하게 튕겨 막 두께가 불균일하게 된다.
그래서, 수소 실세스퀴옥산을 원료로 하는 SOG막을 중복 도포하여 후막화 하는 경우에는 약 400℃의 열처리를 행하여 막을 경화시킨 후, 산소를 포함하는 분위기 중에서 막의 표면에 자외선을 조사하고, 막의 표면을 개질(改質)한 후 약액을 스핀 도포하면 좋다. 이것에 의해, 1회의 스핀 도포에서는 형성이 곤란한 두꺼운 SOG막(57)을 균일한 막 두께로 형성할 수 있으므로, 배선(54∼56)의 스페이스를 충분히 매립하여도 표면이 평탄한 SOG막(57)을 얻을 수 있다.
도 33은 수소 실세스퀴옥산을 원료로 하는 SOG막(HSQ-SOG)의 표면에 자외(UV)선을 조사한 후, 물방울을 적하(滴下)했을 때의 접촉각 및 직경과, 자외선의 파장과의 상관을 나타내는 그래프, 도 34는 동일한 물방울을 적하했을 때의 접촉각 및 직경과, 자외선(파장-172nm)의 조사시간과의 상관을 나타내는 그래프이다.
도 33에 나타낸 바와 같이, 자외선의 파장이 약 200nm 이하로 되면, 물방울의 접촉각이 작게 됨과 동시에 직경이 크게 된다. 또한, 도 34에 나타낸 바와 같이, 조사시간이 약 30초 이상으로 되면, 물방울의 접촉각이 작게 됨과 동시에 직경이 크게 된다. 이것들로 부터, SOG막의 표면에 파장이 200nm 이하의 자외선을 30초 이상 조사하는 것에 의해, 약액의 습윤성이 대폭으로 향상하는 것이 판단된다.
다음에, 도 35에 나타낸 바와 같이, 포토레지스트막(도시생략)을 마스크로 하여 메모리셀 어레이의 SOG막(57)과 그 하층의 산화실리콘막(50)을 드라이 에칭함으로써, 정보축적용 용량소자(C)의 상부에 스루홀(58)을 형성한다. 또한, 이때 주변회로 영역의 SOG막(57)을 드라이 에칭하는 것에 따라, 배선(56)의 상부에 스루홀(59)을 형성한다.
다음에, 상기 스루홀(58, 59)의 내부에 플러그를 형성하지만, 본 실시형태에서는 플러그를 형성하는 공정에 앞서, 도 36에 나타낸 바와 같이, 스루홀(58, 59)의 내벽에 사이드월 스페이서(60)을 형성한다.
수소 실세스퀴옥산을 원료로 하는 SOG막(57)을 에칭하여 스루홀(58, 59)을 형성하면, Si-H 결합이 풍부한 막의 내부에서 잔류수소를 포함한 가스가 스루홀(58, 59)내에 방출되어 플러그의 저항증대를 초래하는 일이 있다. 그래서, 스루홀(58, 59)의 내벽에 사이드월 스페이서(60)를 형성하고, 스루홀(58, 59)내로 가스의 방출을 방지하므로서 플러그의 저항증대를 방지한다.
상기 사이드월 스페이서(60)는, 가스배리어성이 높은 치밀한 막을 사용하여 형성하는 것이 바람직하고, 예를 들면 스루홀(58, 59)의 내부를 포함하는 SOG막(57)의 상부에 플라즈마 CVD법으로 산화실리콘막 또는 질화실리콘막을 퇴적한 후, 이 막을 이방적으로 에칭하여 스루홀(58, 59)의 내벽에만 남기는 것에 의해 형성한다.
다음에, 도 37에 나타낸 바와 같이, 스루홀(58, 59)의 내부에 플러그(61)를 형성한 후, SOG막(57)의 상부에 제3층째의 배선(62, 63)을 형성한다. 플러그(61)는 스루홀(58, 59)의 내부를 포함하는 SOG막(57)의 상부에 CVD법으로 W막(또는 TiN막과 W막)을 퇴적한 후, SOG막(57)의 상부의 막을 에치백하여 스루홀(58, 59)의 내부에 남기는 것으로 형성한다. 또한, 배선(62, 63)은 SOG막(57)의 상부에 스퍼터링법으로 막 두께 50nm 정도의 TiN막, 막 두께 500nm 정도의 Al막 및 막 두께 50nm 정도의 Ti막을 퇴적한 후, 포토레지스트막(도시생략)을 마스크로 하여 이들 막을 드라이 에칭하는 것으로 형성한다.
그 후, 제3층째의 배선(62, 63)의 상부에 산화실리콘막과 질화실리콘막으로구성된 패시베이션막을 퇴적하지만, 그 도시는 생략한다. 이상의 공정에 의해 본 실시형태의 DRAM을 거의 완성한다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 것도 없다.
상기 실시형태에서는 DRAM에 적용한 경우에 대해서 설명했지만, 이것에 한정되지 않고, 0.25㎛이하의 디자인 룰로 제조되는 LSI의 절연막 형성방법으로서 널리적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1) 본 발명에 의하면, 질소를 포함하지 않는 치밀한 SOG막을 형성할 수 있으므로, 셀프 얼라인 콘택트의 형성이 용이하게 되고, 반도체 집적회로장치의 미세화를 추진할 수 있다.
(2) 본 발명에 의하면, SOG막에 CMP법을 적용하는 것이 가능하게 되므로, 절연막 형성공정을 단축할 수 있다.
(3) 본 발명에 의하면, 다층 금속배선간의 층간절연막에 저유전율의 SOG막을 사용함으로써, 배선지연의 저감을 도모할 수 있다.
(4) 본 발명에 의하면, 절연막 재료에 염가의 SOG막을 사용함으로써, 반도체 집적회로장치의 제조 코스트를 저감할 수 있다.

Claims (49)

  1. 반도체 기판의 주면에 형성된 MISFET의 상부에 제1 절연막을 개재하여 제1층 배선이 형성되고, 상기 제1층 배선의 상부에 제2 절연막을 개재하여 제2층 배선이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막 및 상기 제2 절연막의 각각은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고, 상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1 항에 있어서,
    상기 폴리머는, 수소 실세스퀴옥산인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서,
    상기 제2 절연막의 수소 함유율은, 상기 제1 절연막의 수소 함유율보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1 항에 있어서,
    상기 제1 절연막의 표면은, 연마에 의해 평탄화되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 반도체 기판의 주면에 형성된 MISFET의 상부에 제1 절연막이 형성되고, 상기 제1 절연막의 상부에 제1 전극과 제2 전극과 그들의 사이에 개재하는 유전체막으로 이루어지는 용량소자가 형성되며, 상기 용량소자의 상부에 제2 절연막이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고, 상기 제2 절연막의 수소 함유율은, 상기 제1 절연막의 수소 함유율보다도 높은 것을 특징으로 하는 반도체 집적회장치.
  6. 제 5 항에 있어서,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 5 항에 있어서,
    상기 용량소자의 상부에 제1 금속배선 및 제2 금속배선이 형성되고, 상기 제2 절연막은, 상기 제1 금속배선과 상기 제2 금속배선과의 사이에 개재하는 것을 특징으로 하는 반도체 집적회로장치.
  8. 반도체 기판의 표면에 형성된 반도체영역의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 반도체영역과 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 제2 절연막을 개재하여 제2 도체막이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고,
    상기 제2 절연막은, 실리콘, 질소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 8 항에 있어서,
    상기 실리콘, 산소 및 수소로 이루어지는 폴리머는, 수소 실세스퀴옥산이고, 상기 실리콘, 질소 및 수소로 이루어지는 폴리머는, 실라잔인 것을 특징으로 하는 반도체 집적회로장치.
  10. 반도체 기판의 표면에 형성된 반도체영역의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 반도체영역과 전기적으로 접속된 제1 도체막이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  11. 반도체 기판의 주면에 형성된 MISFET의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 상기 제1 도체막을 통해 상기 소스, 드레인의 한쪽에 전기적으로 접속된 용량소자가 형성되고, 상기 용량소자의 상부에 제2 절연막을 개재하여 제1 금속배선이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  12. 제11 항에 있어서,
    상기 제1 절연막의 표면은, 연마에 의해 평탄화되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제11 항에 있어서,
    상기 용량소자의 용량절연막은, 페로부스카이토형 또는 복합 페로부스카이토형의 결정구조를 가지는 고유전체 또는 강유전체를 주성분으로 하는 막을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  14. 반도체 기판의 주면에 형성된 MISFET의 상부에 질화실리콘막이 형성되고, 상기 질화실리콘막의 상부에 상기 질화실리콘막과 에칭속도가 다른 제1 절연막이 형성되며, 상기 제1 절연막 및 상기 질화실리콘막에 제1 접속구멍이 형성되고, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 도체막이 형성되며, 상기 제1 절연막의 상부에 상기 제1 도체막을 통해 상기 소스, 드레인의 한쪽에 전기적으로 접속된 용량소자가 형성되고, 상기 용량소자의 상부에 제2 절연막을 개재하여 제1 금속배선이 형성된 반도체 집적회로장치에 있어서,
    상기 제1 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고,
    상기 제2 절연막은, 실리콘, 질소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하며,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  15. 반도체 기판의 주면상에 형성된 MISFET의 상부에 제1 절연막을 개재하여 비트선이 형성되고, 상기 비트선의 상부에 제2 절연막을 개재하여 용량소자가 형성되며, 상기 용량소자의 상부에 제3 절연막을 개재하여 제1 금속배선이 형성되고,
    상기 비트선은, 상기 제1 절연막에 형성된 제1 접속구멍을 통하여 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되며, 상기 용량소자는, 상기 제2 절연막에 형성된 제2 접속구멍 및 상기 제1 절연막에 형성된 제3 접속구멍을 통하여 상기 소스, 드레인의 다른쪽에 전기적으로 접속된 반도체 집적회로장치에 있어서,
    상기 제1 절연막, 제2 절연막 및 상기 제3 절연막의 각각은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고, 상기 제3 절연막의 비유전율은, 상기 제1 절연막 및 상기 제2 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  16. 제15 항에 있어서,
    상기 제1 금속배선의 상부에 제4 절연막을 개재하여 제2 금속배선이 형성되고, 상기 제4 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하며, 그 비유전율은, 상기 제1 절연막 및 상기 제2 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  17. 제15 항에 있어서,
    상기 제1 절연막은, 상기 MISFET의 게이트 전극의 상면과 측면을 덮는 질화실리콘막과, 상기 질화실리콘막의 상부에 형성된 상기 절연막으로 구성되고, 상기 절연막의 표면은, 연마에 의해 평탄화되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. (a) 반도체 기판의 주면상에 질화실리콘막을 형성한 후, 상기 질화실리콘막의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정과;
    (b) 상기 액상물질에 제1 열처리를 행하여 용매를 기화시키는 것에 의해, 절연막을 형성하는 공정과;
    (c) 상기 질화실리콘막에 대한 상기 절연막의 에칭속도가 큰 조건으로 상기 절연막을 에칭한 후, 상기 질화실리콘막을 에칭함으로써, 상기 절연막 및 상기 질화실리콘막에 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제18 항에 있어서,
    상기 폴리머는, 수소 실세스퀴옥산인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제18 항에 있어서,
    상기 액상물질에 상기 제1 열처리를 행한 후, 상기 절연막을 에칭하는 공정에 앞서, 상기 제1 열처리의 온도보다도 높은 온도로 상기 절연막에 제2 열처리를 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. (a) 반도체 기판의 표면에 반도체영역을 형성한 후, 상기 반도체 기판상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정과;
    (b) 상기 액상물질에 제1 열처리를 행하여 용매를 기화시키는 것에 의해, 절연막을 형성하는 공정과;
    (c) 산소를 포함하는 분위기중에서 상기 절연막에 제2 열처리를 행한 후, 상기 절연막을 드라이 에칭하여 접속구멍을 형성하는 공정과;
    (d) 상기 접속구멍의 내부에, 상기 반도체영역과 전기적으로 접속된 도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제21 항에 있어서,
    상기 제2 열처리의 온도는, 상기 제1 열처리의 온도보다도 높은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. (a) 반도체 기판의 주면상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포한 후, 상기 액상물질에 제1 열처리를 행하여 용매를 기화시키는 것에 의해, 제1 절연막을 형성하는 공정과;
    (b) 산소를 포함하는 분위기중에서 상기 제1 절연막에 제2 열처리를 행한 후, 상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하는 공정과;
    (c) 상기 제1 절연막의 상부에 도체막을 형성한 후, 상기 도체막을 에칭함으로써, 도체편(導體片)을 형성하는 공정과;
    (d) 상기 도체편의 상부에 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법..
  24. 제23 항에 있어서,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제23 항에 있어서,
    상기 제2 절연막의 수소 함유율은, 상기 제1 절연막의 수소 함유율보다도 높은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  26. 제23 항에 있어서,
    상기 제2 절연막은, 상기 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포한 후, 상기 액상물질에 제1 열처리를 행하여 용매를 기화시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  27. (a) 반도체 기판의 주면상에 복수의 제1 도체편을 형성한 후, 상기 제1 도체편간의 스페이스 및 상기 제1 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정과;
    (b) 상기 액상물질에 제1 열처리를 행하여 용매를 기화시키므로서, 절연막을 형성한 후, 산소를 포함하는 분위기중에서 상기 절연막에 제2 열처리를 행하는 공정과;
    (c) 상기 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  28. 제27 항에 있어서,
    상기 제2 열처리의 온도는, 상기 제1 열처리의 온도보다도 높은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. 제27 항에 있어서,
    상기 제2 열처리의 온도는, 상기 용량소자의 상기 용량절연막을 형성하는 온도 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. 제27 항에 있어서,
    상기 용량소자의 상기 용량절연막은, 페로부스카이토형 또는 복합 페로부스카이토형의 결정구조를 가지는 고유전체 또는 강유전체를 주성분으로 하는 막을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. (a) 반도체 기판의 주면상에 복수의 제1 도체편을 형성한 후, 상기 제1 도체편간의 스페이스 및 상기 제1 도체편의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정과;
    (b) 상기 제1 액상물질에 제1 열처리를 행하여 용매를 기화시키므로서, 제1 절연막을 형성한 후, 산소를 포함하는 분위기중에서 상기 제1 절연막에 제2 열처리를 행하는 공정과;
    (c) 상기 제1 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성한 후, 상기 용량소자의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정과;
    (d) 상기 제2 액상물질에 제3 열처리를 행하여 용매를 기화시키므로서, 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법..
  32. 제31 항에 있어서,
    상기 폴리머는, 수소 실세스퀴옥산인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. 제31 항에 있어서,
    상기 제2 열처리의 온도는, 상기 제1 열처리의 온도 및 상기 제3 열처리의 온도보다도 높은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  34. 제31 항에 있어서,
    상기 제2 열처리의 온도는, 상기 용량소자의 상기 용량절연막을 형성하는 온도 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  35. 제31 항에 있어서,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  36. 제31 항에 있어서,
    상기 제1 절연막의 상부에 상기 용량소자를 형성하는 공정은, 상기 제1 절연막의 상부에 CVD법으로 제3 절연막을 형성하는 공정과, 상기 제3 절연막에 홈을 형성하는 공정과, 상기 홈의 내부에 상기 용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  37. 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MlSFET의 상부에 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 상부에 제1 전극, 용량절연막 및 제2 전극으로 이루어지는 용량소자를 형성한 후, 상기 용량소자의 상부에 제2 절연막을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 제1 절연막 및 상기 제2 절연막의 각각은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고, 상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  38. 제37 항에 있어서,
    상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하는 것에 의해 평탄화하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  39. 제37 항에 있어서,
    상기 제2 절연막의 수소 함유율은, 상기 제1 절연막의 수소 함유율보다도 높은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  40. 제37 항에 있어서,
    상기 제2 절연막의 상부에 제1 금속배선이 형성되고, 제1 금속배선의 상부에 제3 절연막을 개재하여 제2 금속배선이 형성되며, 상기 제3 절연막은, 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포함으로써 형성된 절연막을 포함하고, 그 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  41. (a) 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MISFET의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정과;
    (b) 상기 제1 액상물질에 제1 열처리를 행하므로서 제1 절연막을 형성한 후, 산소를 포함하는 분위기중, 상기 제1 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정과;
    (c) 상기 제1 절연막의 상부에 Al을 주성분으로 하는 금속배선을 형성한 후, 상기 금속배선의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정과;
    (d) 상기 제2 액상물질에 상기 제2 열처리보다도 저온의 제3 열처리를 행하므로서 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  42. 제41 항에 있어서,
    상기 제2 절연막의 비유전율은, 상기 제1 절연막의 비유전율보다도 작은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  43. 제41 항에 있어서,
    상기 제3 열처리의 온도는, 상기 금속배선이 열화하는 온도보다도 낮은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  44. 제41 항에 있어서,
    상기 (b) 공정의 후, 상기 제1 절연막의 표면을 화학적 및 기계적으로 연마하므로서 평탄화하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  45. 제41 항에 있어서,
    (e) 상기 (d) 공정의 후, 산소를 포함하는 분위기중, 상기 제2 절연막의 표면에 자외선을 조사하는 공정과;
    (f) 상기 자외선이 조사된 상기 제2 절연막의 표면에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제3 액상물질을 도포하는 공정과;
    (g) 상기 제3 액상물질에 제4 열처리를 행하므로서, 상기 제2 절연막을 후막(厚膜)화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  46. (a) 반도체 기판의 주면에 MISFET를 형성한 후, 상기 MISFET의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제1 액상물질을 도포하는 공정과;
    (b) 상기 제1 액상물질에 제1 열처리를 행하므로서 제1 절연막을 형성한 후, 산소를 포함하는 분위기중, 상기 제1 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정과;
    (c) 상기 제1 절연막의 상부에 용량소자를 형성한 후, 상기 용량소자의 상부에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 제2 액상물질을 도포하는 공정과;
    (d) 상기 제2 액상물질에 상기 제2 열처리보다도 저온의 제3 열처리를 행하므로서 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  47. 제46 항에 있어서,
    상기 제3 열처리의 온도는, 상기 용량소자의 용량절연막이 열화하는 온도보다도 낮은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  48. (a) 반도체 기판의 주면의 소자 분리영역에 홈을 형성한 후, 상기 홈의 내부를 포함하는 상기 반도체 기판상에 실리콘, 산소 및 수소로 이루어지는 폴리머를 주성분으로 하는 액상물질을 도포하는 공정과;
    (b) 상기 액상물질에 제1 열처리를 행하는 것에 따라 절연막을 형성한 후, 산소를 포함하는 분위기중, 상기 절연막에 상기 제1 열처리보다도 고온의 제2 열처리를 행하는 공정과;
    (c) 상기 제2 열처리가 행해진 상기 절연막을 화학적 및 기계적으로 연마하여, 상기 절연막을 상기 홈의 내부에 남기는 것에 의해, 상기 반도체 기판의 주면에 소자분리 홈을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  49. 제48 항에 있어서,
    상기 폴리머는, 수소 실세스퀴옥산인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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