JPH09252098A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭの製造工程を簡略化して製造コスト
を低減する。 【解決手段】 ＤＲＡＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｔのゲート電極８Ａ（ワード線ＷＬ）のシート抵
抗、およびビット線ＢＬ₁,ＢＬ₂ のシート抵抗をそれぞ
れ２Ω／□以下とし、ゲート電極８Ａ（ワード線ＷＬ）
およびビット線ＢＬ₁,ＢＬ₂ を形成する工程で周辺回路
の配線をそれぞれ同時に形成することにより、ＤＲＡＭ
の製造工程を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、メモリセル選択用
ＭＩＳＦＥＴの上部に情報蓄積用容量素子（キャパシ
タ）を配置するスタックド・キャパシタ(stacked capac
itor) 構造のメモリセルを備えたＤＲＡＭ(Dynamic Ran
dom Access Memory)を有する半導体集積回路装置に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。

【０００３】スタックド・キャパシタ構造の情報蓄積用
容量素子は、蓄積電極（下部電極）、容量絶縁膜、プレ
ート電極（上部電極）を順次積層して形成される。情報
蓄積用容量素子の蓄積電極は、ｎチャネル型で構成され
たメモリセル選択用ＭＩＳＦＥＴの半導体領域（ソース
領域、ドレイン領域）の一方に接続される。プレート電
極は、複数のメモリセルに共通の電極として構成され、
所定の固定電位（プレート電位）が供給される。

【０００４】メモリセル選択用ＭＩＳＦＥＴの半導体領
域（ソース領域、ドレイン領域）の他方には、データの
書込み、読出しを行うためのビット線が接続される。ビ
ット線は、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との間、または情報蓄積用容量素子の上部に配
置される。情報蓄積用容量素子をビット線の上部に配置
する構造は、キャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;ＣＯＢ）構造と呼ばれる。

【０００５】上記ＣＯＢ構造を有するＤＲＡＭについて
は、特開平７−１２２６５４号公報や特開平７−１０６
４３７号公報に記載がある。

【０００６】特開平７−１２２６５４号公報に記載され
たＤＲＡＭは、多結晶シリコン膜または多結晶シリコン
膜とタングステンシリサイド（ＷＳｉx ）膜との積層膜
（ポリサイド膜）でゲート電極（ワード線）を形成した
メモリセル選択用ＭＩＳＦＥＴの上部に多結晶シリコン
膜（またはポリサイド膜）で形成したビット線を配置
し、このビット線の上部に多結晶シリコン膜で形成した
蓄積電極と、酸化シリコン膜および窒化シリコン膜の積
層膜で形成した容量絶縁膜と、多結晶シリコン膜で形成
したプレート電極とからなる情報蓄積用容量素子を配置
している。そして、この情報蓄積用容量素子の上部に第
１層目のＡｌ（アルミニウム）膜で形成した共通ソース
線とシャント用のワード線とを配置している。

【０００７】特開平７−１０６４３７号公報に記載され
たＤＲＡＭは、多結晶シリコン膜でゲート電極（ワード
線）を形成したメモリセル選択用ＭＩＳＦＥＴの上部に
ポリサイド膜で形成したビット線を配置している。そし
て、このビット線の上部に配置した情報蓄積用容量素子
の蓄積電極またはプレート電極と周辺回路の第１層目配
線とをメタル材料（例えばＰｔ（白金))で同時に形成す
ることにより、情報蓄積用容量素子の電極形成工程と周
辺回路のメタル配線形成工程とを共通化して製造工程の
簡素化を図っている。

【０００８】

【発明が解決しようとする課題】前述したＣＯＢ構造の
ＤＲＡＭは、ＡｌやＷなどのメタル材料に比べて抵抗が
高い多結晶シリコンやポリサイドでゲート電極（ワード
線）を形成しているため、情報蓄積用容量素子の上部に
ゲート電極裏打ち用のメタル配線（シャント用ワード
線）を形成することによってゲート遅延を低減してい
る。また、ｎ型半導体領域とｐ型半導体領域とを同時に
接続することができないポリサイド膜でビット線を形成
しているので、ビット線と周辺回路の配線とを共通化す
ることができない。そのため、メモリアレイと周辺回路
のそれぞれの配線層の数が増え、製造工程が増大すると
いう問題が生じる。

【０００９】また、ビット線と周辺回路の配線を共通化
することができないので、周辺回路の第１層目配線をビ
ット線よりも上層に形成しなければならない。そのた
め、第１層目配線と周辺回路のＭＩＳＦＥＴとを接続す
る接続孔のアスペクト比（径／深さ）が大きくなる結
果、接続孔の形成が困難になったり、接続孔の内部に配
線材料を埋め込むことが困難になったりするという問題
が生じる。

【００１０】また、抵抗が高い多結晶シリコンやポリサ
イドでゲート電極（ワード線）を形成した場合は、１個
のセンスアンプに接続できるメモリセルの数を多くする
ことができない。すなわち、ゲート遅延を低減するため
に所定の数のメモリセルに接続されるセンスアンプの数
を多くしなければならないので、チップサイズが大きく
なって集積度が低下するという問題が生じる。

【００１１】本発明の一つの目的は、ＣＯＢ構造を有す
るＤＲＡＭの製造工程を簡略化することのできる技術を
提供することにある。

【００１２】本発明の他の目的は、ＣＯＢ構造を有する
ＤＲＡＭの高速化を推進することのできる技術を提供す
ることにある。

【００１３】本発明の他の目的は、ＣＯＢ構造を有する
ＤＲＡＭの高性能化を推進することのできる技術を提供
することにある。

【００１４】本発明の他の目的は、ＣＯＢ構造を有する
ＤＲＡＭの高集積化を推進することのできる技術を提供
することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳＦＥＴとその上部に形成された情報蓄積
用容量素子とで構成されるメモリセルを備えたＤＲＡＭ
を有し、前記メモリセル選択用ＭＩＳＦＥＴのゲート電
極と一体に構成されたワード線のシート抵抗と、前記メ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の一方に接続されるビット線のシート抵抗をそれぞれ
２Ω／□以下とする。

【００１８】本発明の半導体集積回路装置は、前記メモ
リセル選択用ＭＩＳＦＥＴのゲート電極と一体に構成さ
れたワード線のシート抵抗と、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の一方に接続さ
れるビット線のシート抵抗をそれぞれ１Ω／□以下とす
る。

【００１９】本発明の半導体集積回路装置は、前記メモ
リセル選択用ＭＩＳＦＥＴのゲート電極と一体に構成さ
れたワード線が、少なくとも多結晶シリコン膜とその上
部に形成された金属膜または金属シリサイド膜とを含む
積層膜で構成されている。

【００２０】本発明の半導体集積回路装置は、前記ビッ
ト線が前記メモリセル選択用ＭＩＳＦＥＴの上部に配置
され、前記情報蓄積用容量素子が前記ビット線の上部に
配置されている。

【００２１】本発明の半導体集積回路装置は、前記ビッ
ト線が、金属膜または金属シリサイド膜を含む積層膜で
構成されている。

【００２２】本発明の半導体集積回路装置は、前記情報
蓄積用容量素子の上部に形成された配線のシート抵抗
が、前記ビット線のシート抵抗と同一またはそれよりも
小さい。

【００２３】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路の所定の配線層に、前記メモリセル選択
用ＭＩＳＦＥＴのゲート電極と一体に構成されたワード
線と同一製造工程で形成された配線が設けられている。

【００２４】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路の所定の配線層に、前記ビット線と同一
製造工程で形成された配線が設けられている。

【００２５】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路に、前記ビット線と同一製造工程で形成
された抵抗素子が設けられている。

【００２６】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳＦＥＴとその上部に形成された情報蓄積
用容量素子とで構成されるメモリセルを備えたＤＲＡＭ
を有し、前記情報蓄積用容量素子の蓄積電極のシート抵
抗が２Ω／□以下である。

【００２７】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路の所定の配線層に、前記情報蓄積用容量
素子の蓄積電極と同一製造工程で形成された配線が設け
られている。

【００２８】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路に、前記情報蓄積用容量素子の蓄積電極
と同一製造工程で形成された抵抗素子が設けられてい
る。

【００２９】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳＦＥＴとその上部に形成された情報蓄積
用容量素子とで構成されるメモリセルを備えたＤＲＡＭ
を有し、前記情報蓄積用容量素子のプレート電極のシー
ト抵抗が２Ω／□以下である。

【００３０】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路の所定の配線層に、前記情報蓄積用容量
素子のプレート電極と同一製造工程で形成された配線が
設けられていることを特徴とする半導体集積回路装置。

【００３１】本発明の半導体集積回路装置は、前記ＤＲ
ＡＭの周辺回路に、前記情報蓄積用容量素子のプレート
電極と同一製造工程で形成された抵抗素子が設けられて
いる。

【００３２】メモリセル選択用ＭＩＳＦＥＴとその上部
に形成された情報蓄積用容量素子とで構成されるメモリ
セルを備えたＤＲＡＭを有する本発明の半導体集積回路
装置の製造方法は、（ａ）半導体基板上に２Ω／□以下
のシート抵抗を有するメモリセル選択用ＭＩＳＦＥＴの
ゲート電極と一体に構成されたワード線を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのゲート
電極と一体に構成されたワード線の上部に２Ω／□以下
のシート抵抗を有し、前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の一方に接続されるビッ
ト線を形成する工程、を含んでいる。

【００３３】本発明の半導体集積回路装置の製造方法
は、前記ビット線の上部に蓄積電極、プレート電極の少
なくとも一方が２Ω／□以下のシート抵抗を有する情報
蓄積用容量素子を形成する工程を含んでいる。

【００３４】本発明の半導体集積回路装置の製造方法
は、前記情報蓄積用容量素子の上部に前記ビット線のシ
ート抵抗と同一またはそれよりも小さいシート抵抗を有
する配線を形成する工程を含んでいる。

【００３５】本発明の半導体集積回路装置の製造方法
は、前記工程（ａ）または前記工程（ｂ）で周辺回路の
第１層目の配線を形成する。

【００３６】本発明の半導体集積回路装置の製造方法
は、前記情報蓄積用容量素子の蓄積電極またはプレート
電極を形成する工程で周辺回路の第２層目の配線を形成
する。

【００３７】本発明の半導体集積回路装置の製造方法
は、前記情報蓄積用容量素子の上部に前記情報蓄積用容
量素子のプレート電極に積層される配線およびＹ選択線
を形成する工程で周辺回路の第３層目の配線を形成す
る。

【００３８】本発明の半導体集積回路装置の製造方法
は、前記第３層目の配線と前記第２層目の配線とを接続
する第１の接続孔と、前記第３層目の配線と前記第１層
目の配線とを接続する第２の接続孔と、前記第２層目の
配線と前記第１層目の配線とを接続する第３の接続孔
と、前記第３層目の配線と前記第２層目の配線と前記第
１層目の配線とを接続する第４の接続孔のうち、少なく
とも２個の接続孔を同時に形成する工程を有し、前記少
なくとも２個の接続孔を前記第３層目の配線と前記第２
層目の配線とを絶縁する層間絶縁膜に接続孔を形成する
工程で同時に形成する。

【００３９】本発明の半導体集積回路装置の製造方法
は、前記第３層目の配線と前記第２層目の配線とを接続
する前記第１の接続孔の下部に、前記第１層目の配線と
同一工程で形成したダミー配線を配置する。

【００４０】本発明の半導体集積回路装置の製造方法
は、前記第３層目の配線と前記第１層目の配線とを接続
する前記第２の接続孔の途中に、前記第２層目の配線と
同一工程で形成したダミー配線を配置する。

【００４１】本発明の半導体集積回路装置の製造方法
は、前記第２層目の配線と前記第１層目の配線とを接続
する前記第３の接続孔の上部に、前記第３層目の配線と
同一工程で形成したダミー配線を配置する。

【００４２】メモリセル選択用ＭＩＳＦＥＴとその上部
に形成された情報蓄積用容量素子とで構成されるメモリ
セルを備えたＤＲＡＭと、論理ＬＳＩとを同一半導体基
板上に形成した本発明の半導体集積回路装置の製造方法
は、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極と
一体に構成されたワード線のシート抵抗と、前記ビット
線のシート抵抗をそれぞれ２Ω／□以下とし、前記論理
ＬＳＩの所定の配線を前記メモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極と一体に構成されたワード線または前記
ビット線を形成する工程で同時に形成する。

【００４３】本発明の半導体集積回路装置の製造方法
は、前記ビット線の上部に蓄積電極、プレート電極の少
なくとも一方が２Ω／□以下のシート抵抗を有する導電
膜で構成された情報蓄積用容量素子を形成し、前記論理
ＬＳＩの所定の配線を前記蓄積電極または前記プレート
電極を形成する工程で同時に形成する。

【００４４】本発明の半導体集積回路装置の製造方法
は、その主面に第１および第２の部分を有する半導体基
板を用意する工程と、前記第１の部分および第２の部分
に第１導体層を堆積した後、前記導体層をパターニング
することにより、前記第１の部分に第１配線を形成し、
前記第２の部分に第２配線を形成する工程と、前記半導
体基板上に、前記第１配線および第２配線を覆うように
第１絶縁膜を堆積する工程と、前記第１の部分および前
記第２の部分に第２導体層を堆積した後、前記導体層を
パターニングすることにより、前記第１の部分において
前記第１配線と重なるように第３配線を形成し、前記第
２の部分において前記第２配線と重なるように第４配線
を形成する工程と、前記半導体基板上に、前記第３配線
および第４配線を覆うように第２絶縁膜を堆積する工程
と、前記第１の部分であって、前記第１配線と第３配線
とが重なる部分に、前記第２絶縁膜、第３配線、第１絶
縁膜を貫通し、前記第１配線の表面を露出する第１接続
孔と、前記第２の部分であって、前記第２配線と第４配
線とが重なる部分に、前記第２絶縁膜、第４配線、第１
絶縁膜を貫通し、前記第２配線の表面を露出する第２接
続孔とを形成する工程と、前記第１接続孔および第２接
続孔に第３導体層を埋め込む工程と、前記第１の部分お
よび第２の部分に第４導体層を堆積した後、前記第４導
体層をパターニングすることにより、前記第１の部分に
おいて、前記第１接続孔を覆うように第５配線を形成
し、前記第２の部分において、前記第２接続孔を覆うよ
うに第６配線を形成する工程とを有し、前記第１接続孔
内の第３導体層は、前記第１配線、第３配線、第５配線
を電気的に接続し、前記第２接続孔内の第３導体層は、
前記第２配線、第４配線を電気的に接続し、前記第６配
線は、前記第４導体層のパターニング時に前記第２接続
孔内の第３導体層を保護する。

【００４５】本発明の半導体集積回路装置の製造方法
は、その主面に第１および第２の部分を有する半導体基
板を用意する工程と、前記第１の部分および第２の部分
に第１導体層を堆積した後、前記導体層をパターニング
することにより、前記第１の部分に第１配線を形成し、
前記第２の部分に第２配線を形成する工程と、前記半導
体基板上に、前記第１配線および第２配線を覆うように
第１絶縁膜を堆積する工程と、前記第１の部分および前
記第２の部分に第２導体層を堆積した後、前記導体層を
パターニングすることにより、前記第１の部分において
前記第１配線と重なるように第３配線を形成し、前記第
２の部分において前記第２配線と重なるように第４配線
を形成する工程と、前記半導体基板上に、前記第３配線
および第４配線を覆うように第２絶縁膜を堆積する工程
と、前記第１の部分であって、前記第１配線と第３配線
とが重なる部分に、前記第２絶縁膜、第３配線、第１絶
縁膜を貫通し、前記第１配線の表面を露出する第１接続
孔と、前記第２の部分であって、前記第２配線と第４配
線とが重なる部分に、前記第２絶縁膜、第４配線、第１
絶縁膜を貫通し、前記第２配線の表面を露出する第２接
続孔とを形成する工程と、前記第１接続孔および第２接
続孔に第３導体層を埋め込む工程と、前記第１の部分お
よび第２の部分に第４導体層を堆積した後、前記第４導
体層をパターニングすることにより、前記第１の部分に
おいて、前記第１接続孔を覆うように第５配線を形成
し、前記第２の部分において、前記第２接続孔を覆うよ
うに第６配線を形成する工程とを有し、前記第１接続孔
内の第３導体層は、前記第１配線、第３配線、第５配線
を電気的に接続し、前記第２接続孔内の第３導体層は、
前記第４配線、第６配線を電気的に接続する。

【００４６】本発明の半導体集積回路装置の製造方法
は、その主面に第１および第２の部分を有する半導体基
板を用意する工程と、前記第１の部分および第２の部分
に第１導体層を堆積した後、前記導体層をパターニング
することにより、前記第１の部分に第１配線を形成し、
前記第２の部分に第２配線を形成する工程と、前記半導
体基板上に、前記第１配線および第２配線を覆うように
第１絶縁膜を堆積する工程と、前記第１の部分および前
記第２の部分に第２導体層を堆積した後、前記導体層を
パターニングすることにより、前記第１の部分において
前記第１配線と重なるように第３配線を形成し、前記第
２の部分において前記第２配線と重なるように第４配線
を形成する工程と、前記半導体基板上に、前記第３配線
および第４配線を覆うように第２絶縁膜を堆積する工程
と、前記第１の部分であって、前記第１配線と第３配線
とが重なる部分に、前記第２絶縁膜、第３配線、第１絶
縁膜を貫通し、前記第１配線の表面を露出する第１接続
孔と、前記第２の部分であって、前記第２配線と第４配
線とが重なる部分に、前記第２絶縁膜、第４配線、第１
絶縁膜を貫通し、前記第２配線の表面を露出する第２接
続孔とを形成する工程と、前記第１接続孔および第２接
続孔に第３導体層を埋め込む工程と、前記第１の部分お
よび第２の部分に第４導体層を堆積した後、前記第４導
体層をパターニングすることにより、前記第１の部分に
おいて、前記第１接続孔を覆うように第５配線を形成
し、前記第２の部分において、前記第２接続孔を覆うよ
うに第６配線を形成する工程とを有し、前記第１接続孔
内の第３導体層は、前記第１配線、第３配線、第５配線
を電気的に接続し、前記第２接続孔内の第３導体層は、
前記第２配線、第６配線を電気的に接続する。

【００４７】本発明の半導体集積回路装置の製造方法
は、その主面に第１および第２の部分を有する半導体基
板を用意する工程と、前記第１の部分および第２の部分
に第１導体層を堆積した後、前記導体層をパターニング
することにより、前記第１の部分に第１配線を形成し、
前記第２の部分に第２配線を形成する工程と、前記半導
体基板上に、前記第１配線および第２配線を覆うように
第１絶縁膜を堆積する工程と、前記第１の部分および前
記第２の部分に第２導体層を堆積した後、前記導体層を
パターニングすることにより、前記第１の部分において
前記第１配線と重なるように第３配線を形成する工程
と、前記半導体基板上に、前記第３配線を覆うように第
２絶縁膜を堆積する工程と、前記第１の部分に、前記第
２配線の表面を露出する第１接続孔を形成し、前記第２
の部分に、前記第２配線の表面を露出する第２接続孔を
形成する工程と、前記第１の部分および第２の部分に第
３導体層を堆積した後、前記第３導体層をパターニング
することにより、前記第１の部分において、前記第１接
続孔を覆うように第４配線を形成し、前記第２の部分に
おいて、前記第２接続孔を覆うように第５配線を形成す
る工程とを有し、前記第１配線は、平面的に前記第１接
続孔と重なる。

【００４８】本発明の半導体集積回路装置の製造方法
は、前記第３導体層の形成に先だって、前記第１接続孔
および第２接続孔に埋め込まれる第４導体層を形成す
る。

【００４９】メモリセル選択用ＭＩＳＦＥＴと情報蓄積
用容量素子とが直列に接続された複数のメモリセルと、
これらのメモリセルに接続され、互いに直交する方向に
延びる複数のワード線および複数のビット線とを有する
複数のメモリセルアレイと、前記複数のメモリセルアレ
イ間に位置する周辺回路とを有する本発明の半導体集積
回路装置の製造方法は、前記メモリセルアレイが形成さ
れる第１の部分と、前記周辺回路が形成される第２の部
分とを有する半導体基板を用意する工程と、前記半導体
基板上に第１導体層を形成した後、前記第１導体層をパ
ターニングすることにより、前記第１の部分に前記ビッ
ト線を構成する複数の第１配線を形成し、前記第２の部
分に第２配線および第３配線を形成する工程と、前記第
１配線、第２配線、第３配線の上部に第１絶縁膜を堆積
する工程と、前記第１絶縁膜上に第２導体層を形成した
後、前記第２導体層をパターニングすることにより、前
記第１の部分において、複数のメモリセルに対して共通
に前記情報蓄積用容量素子の他方の電極を形成し、前記
第２の部分において、前記第２配線の上部に第４配線を
形成する工程と、前記情報蓄積用容量素子の他方の電極
および前記第４配線の上部に第２絶縁膜を堆積する工程
と、前記第２の部分において、前記第２絶縁膜に前記第
４配線の表面を露出する第１接続孔を形成し、前記第１
絶縁膜および第２絶縁膜に前記第３配線の表面を露出す
る第２接続孔を形成する工程とを有し、前記第２配線
は、前記第１接続孔の下部に位置する。

【００５０】本発明の半導体集積回路装置の製造方法
は、前記情報蓄積用容量素子の他方の電極を、前記情報
蓄積用容量素子の一方の電極よりも薄い膜厚で形成す
る。

【００５１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００５２】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図、図２
は、その一部を示す拡大平面図である。

【００５３】単結晶シリコンからなる半導体チップ１Ａ
の主面には、例えば６４Ｍbit(メガビット）の容量を有
するＤＲＡＭが形成されている。図１に示すように、こ
のＤＲＡＭは、８個に分割されたメモリマットＭＭとそ
れらの周囲に配置された周辺回路とで構成されている。
８Ｍbit の容量を有するメモリマットＭＭのそれぞれ
は、図２に示すように、１６個のメモリアレイＭＡＲＹ
に分割されている。メモリアレイＭＡＲＹのそれぞれ
は、行列状に配置された２Ｋbit(キロビット）×２５６
bit ＝５１２Ｋbit のメモリセルで構成されており、そ
れらの周囲には、センスアンプＳＡやワードドライバＷ
Ｄなどの周辺回路が配置されている。

【００５４】図３は、このＤＲＡＭのメモリアレイとそ
れに隣接する周辺回路の各一部を示す半導体基板の要部
断面図、図４は、このＤＲＡＭのメモリセルを構成する
導電層と周辺回路のＭＩＳＦＥＴを構成する導電層の各
パターンを示す平面図、図５は、このＤＲＡＭのメモリ
アレイとそれに隣接する周辺回路の各一部を示す回路図
である。なお、図３には一対のメモリセルＱｔ、Ｑｔと
図４、図５においてＱｎ、Ｑｐの符号を付した周辺回路
のＭＩＳＦＥＴとを示した。

【００５５】ｐ^- 型の単結晶シリコンからなる半導体基
板１には、メモリアレイＭＡＲＹおよび周辺回路に共通
のｐ型ウエル２と周辺回路のｎ型ウエル３とが形成され
ている。ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面
には素子分離用のフィールド酸化膜４が形成されてお
り、このフィールド酸化膜４の下部を含むｐ型ウエル２
の内部にはｐ型チャネルストッパ層５が、またｎ型ウエ
ル３の内部にはｎ型チャネルストッパ層６がそれぞれ形
成されている。

【００５６】メモリアレイＭＡＲＹのｐ型ウエル２のア
クティブ領域にはメモリセルがマトリクス状に配置され
ている。メモリセルのそれぞれは、ｎチャネル型で構成
された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその
上部に形成され、メモリセル選択用ＭＩＳＦＥＴＱｔと
直列に接続された一個の情報蓄積用容量素子Ｃとで構成
されている。すなわち、このメモリセルは、メモリセル
選択用ＭＩＳＦＥＴＱｔの上部に情報蓄積用容量素子Ｃ
を配置するスタックド・キャパシタ構造で構成されてい
る。

【００５７】メモリセル選択用ＭＩＳＦＥＴＱｔは、ゲ
ート酸化膜７、ワード線ＷＬと一体に形成されたゲート
電極８Ａ、ソース領域およびドレイン領域（ｎ型半導体
領域９、９）で構成されている。ゲート電極８Ａ（ワー
ド線ＷＬ）は、ｎ型の不純物（例えばＰ（リン））をド
ープした低抵抗の多結晶シリコン膜とＷシリサイド(Ｗ
Ｓｉ₂)膜とを積層した２層の導電膜、または低抵抗の多
結晶シリコン膜とＴｉＮ（チタンナイトライド）膜とＷ
膜とを積層した３層の導電膜で構成されており、そのシ
ート抵抗は２Ω／□以下である。ゲート電極８Ａ（ワー
ド線ＷＬ）の上部には窒化シリコン膜１０が形成されて
おり、側壁には窒化シリコンのサイドウォールスペーサ
１１が形成されている。これらの絶縁膜（窒化シリコン
膜１０およびサイドウォールスペーサ１１）は、窒化シ
リコン膜に代えて酸化シリコン膜で構成することもでき
る。

【００５８】周辺回路のｐ型ウエル２のアクティブ領域
にはｎチャネル型ＭＩＳＦＥＴＱｎが形成されており、
ｎ型ウエル３のアクティブ領域にはｐチャネル型ＭＩＳ
ＦＥＴＱｐが形成されている。すなわち、この周辺回路
は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩ
ＳＦＥＴＱｐとを組み合わせたＣＭＯＳ(Complementary
Metal Oxide Semiconductor) 回路で構成されている。

【００５９】ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート
酸化膜７、ゲート電極８Ｂ、ソース領域およびドレイン
領域で構成されている。ゲート電極８Ｂは、前記メモリ
セル選択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード
線ＷＬ）と同じ導電膜で構成されており、そのシート抵
抗は２Ω／□以下である。ゲート電極８Ｂの上部には窒
化シリコン膜１０が形成されており、側壁には窒化シリ
コンのサイドウォールスペーサ１１が形成されている。
ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン
領域のそれぞれは、低不純物濃度のｎ^- 型半導体領域１
２と高不純物濃度のｎ⁺ 型半導体領域１３とからなるＬ
ＤＤ(Lightly Doped Drain) 構造で構成されており、ｎ
⁺ 型半導体領域１３の表面にはＴｉシリサイド（ＴｉＳ
ｉ₂)層１６が形成されている。

【００６０】ｐチャネル型ＭＩＳＦＥＴＱｐは、ゲート
酸化膜７、ゲート電極８Ｃ、ソース領域およびドレイン
領域で構成されている。ゲート電極８Ｃは、前記メモリ
セル選択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード
線ＷＬ）と同じ導電膜で構成されており、そのシート抵
抗は２Ω／□以下である。ゲート電極８Ｃの上部には窒
化シリコン膜１０が形成されており、側壁には窒化シリ
コンのサイドウォールスペーサ１１が形成されている。
ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン
領域のそれぞれは、低不純物濃度のｐ^- 型半導体領域１
４と高不純物濃度のｐ⁺ 型半導体領域１５とからなるＬ
ＤＤ構造で構成されており、ｐ⁺ 型半導体領域１５の表
面にはＴｉシリサイド層１６が形成されている。

【００６１】メモリセル選択用ＭＩＳＦＥＴＱｔ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの上部には、下層から順に酸化シリコン膜１
７、ＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
１８および酸化シリコン膜１９が形成されている。

【００６２】メモリアレイＭＡＲＹの酸化シリコン膜１
９の上部にはビット線ＢＬ（ＢＬ₁,ＢＬ₂)が形成されて
いる。ビット線ＢＬ₁,ＢＬ₂ は、ＴｉＮ膜とＷ膜とを積
層した２層の導電膜で構成されており、そのシート抵抗
は２Ω／□以下である。ビット線ＢＬ₁ は、リン（Ｐ)
またはヒ素（Ａｓ）をドープした多結晶シリコンのプラ
グ２０が埋め込まれた接続孔２１を通じてメモリセル選
択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の一
方（ｎ型半導体領域９）と電気的に接続されている。ま
た、ビット線ＢＬ₂ は、接続孔２３を通じて（多結晶シ
リコンのプラズマを介することなく）周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の
一方（ｎ⁺ 型半導体領域１３）と電気的に接続されてい
る。ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半導体領域
１３の表面には低抵抗のＴｉシリサイド層１６が形成さ
れ、ビット線ＢＬ₂ のコンタクト抵抗が低減されるよう
になっている。

【００６３】周辺回路の酸化シリコン膜１９の上部には
第１層目の配線３０Ａ、３０Ｂが形成されている。配線
３０Ａ、３０Ｂは、前記ビット線ＢＬ₁,ＢＬ₂ と同様、
ＴｉＮ膜とＷ膜とを積層した２層の導電膜で構成されて
おり、そのシート抵抗は２Ω／□以下である。配線３０
Ａの一端は、接続孔２４を通じてｎチャネル型ＭＩＳＦ
ＥＴＱｎのソース領域、ドレイン領域の他方（ｎ⁺ 型半
導体領域１３）と電気的に接続されており、他端は接続
孔２５を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソース
領域、ドレイン領域の一方（ｐ⁺ 型半導体領域１５）と
電気的に接続されている。また配線３０Ｂの一端は、接
続孔２６を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の他方（ｐ⁺ 型半導体領域１５）
と電気的に接続されている。ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのｎ⁺ 型半導体領域１３の表面およびｐチャネル型
ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１５の表面には低
抵抗のＴｉシリサイド層１６が形成され、配線３０Ａ、
３０Ｂのコンタクト抵抗が低減されるようになってい
る。

【００６４】ビット線ＢＬ₁,ＢＬ₂ および配線３０Ａ、
３０Ｂの上部には窒化シリコン膜２７が形成されてお
り、側壁には窒化シリコンのサイドウォールスペーサ２
９が形成されている。ビット線ＢＬ₁,ＢＬ₂ および配線
３０Ａ、３０Ｂのさらに上部には、ＳＯＧ(Spin On Gla
ss) 膜３１および酸化シリコン膜３２が形成されてい
る。メモリアレイＭＡＲＹの酸化シリコン膜３２の上部
には、蓄積電極（下部電極）３３、容量絶縁膜３４およ
びプレート電極（上部電極）３５で構成された情報蓄積
用容量素子Ｃが形成されている。

【００６５】情報蓄積用容量素子Ｃの蓄積電極３３は、
Ｗ膜で構成されており、Ｗ（または多結晶シリコン）の
プラグ３６を埋め込んだ接続孔３７および多結晶シリコ
ンのプラグ２０を埋め込んだ接続孔２２を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領
域の他方（ｎ型半導体領域９）と電気的に接続されてい
る。容量絶縁膜３４はＴａ₂ Ｏ₅(酸化タンタル）膜で構
成されており、プレート電極３５はＴｉＮ膜で構成され
ている。

【００６６】情報蓄積用容量素子Ｃの上部には、下層か
ら順に酸化シリコン膜３８、ＳＯＧ膜３９および酸化シ
リコン膜４０が形成されている。酸化シリコン膜４０の
上部にはＹセレクト線（カラム選択線）ＹＳおよび周辺
回路の第２層目の配線４１Ａ、４１Ｂが形成されてい
る。配線４１Ａは、情報蓄積用容量素子Ｃのプレート電
極３５の上部の絶縁膜（酸化シリコン膜４０、ＳＯＧ膜
３９および酸化シリコン膜３８）に開孔した接続孔４２
を通じてプレート電極３５と電気的に接続されており、
プレート電極３５にプレート電圧（Ｖdd/2）を供給す
る。配線４１Ｂは、前記周辺回路の第１層目の配線３０
Ｂの上部の絶縁膜（酸化シリコン膜４０、ＳＯＧ膜３
９、酸化シリコン膜３８、酸化シリコン膜３２、ＳＯＧ
膜３１および窒化シリコン膜２７）に開孔した接続孔４
３を通じて配線３０Ｂと電気的に接続されている。配線
４１Ａとプレート電極３５とを接続する接続孔４２の内
部、および配線４１Ｂと配線３０Ｂとを接続する接続孔
４３の内部には、Ｗのプラグ４４が埋め込まれている。
Ｙセレクト線ＹＳおよび配線４１Ａ、４１Ｂは、前ゲー
ト電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８
Ｃを構成する導電膜や、前記ビット線ＢＬ₁,ＢＬ₂ およ
び配線３０Ａ、３０Ｂを構成する導電膜よりもさらにシ
ート抵抗が低い導電膜、例えば下層から順にＴｉＮ膜、
Ｓｉ（シリコン）とＣｕ（銅）とを添加したＡｌ（アル
ミニウム）合金膜およびＴｉＮ膜を積層した３層の導電
膜で構成されている。

【００６７】Ｙセレクト線ＹＳおよび配線４１Ａ、４１
Ｂの上部には、例えば酸化シリコン膜、ＳＯＧ膜および
酸化シリコン膜を積層した３層の絶縁膜などで構成され
た層間絶縁膜を介して周辺回路の第３層目の配線が形成
され、さらにその上部には、酸化シリコン膜と窒化シリ
コン膜とを積層した２層の絶縁膜などで構成されたパッ
シベーション膜が形成されているが、それらの図示は省
略する。

【００６８】次に、本実施の形態のＤＲＡＭの製造方法
を図６〜図２４を用いて詳細に説明する。

【００６９】まず、図６に示すように、１〜１０Ωcm程
度の比抵抗を有するｐ^- 型の半導体基板１の表面に選択
酸化（ＬＯＣＯＳ）法でフィールド酸化膜４を形成した
後、メモリセルを形成する領域（メモリアレイＭＡＲ
Ｙ）と周辺回路のｎチャネル型ＭＩＳＦＥＴを形成する
領域の半導体基板１にｐ型不純物（ホウ素（Ｂ))をイオ
ン注入してｐ型ウエル２を形成し、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型
不純物（リン（Ｐ))をイオン注入してｎ型ウエル３を形
成する。続いて、ｐ型ウエル２にｐ型不純物（Ｂ）をイ
オン注入してｐ型チャネルストッパ層５を形成し、ｎ型
ウエル３にｎ型不純物（Ｐ）をイオン注入してｎ型チャ
ネルストッパ層６を形成する。周辺回路のｐ型ウエル２
とメモリセルアレイＭＡＲＹのｐ型ウエル２は、別工程
で形成してもよい。

【００７０】その後、フィールド酸化膜４で囲まれたｐ
型ウエル２、ｎ型ウエル３のそれぞれのアクティブ領域
の表面に熱酸化法でゲート酸化膜７を形成し、さらにこ
のゲート酸化膜７を通じてｐ型ウエル２およびｎ型ウエ
ル３にＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整する
ための不純物をイオン注入する。ウエル（ｐ型ウエル
２、ｎ型ウエル３）を形成するためのイオン注入、チャ
ネルストッパ層（ｐ型チャネルストッパ層５、ｎ型チャ
ネルストッパ層６）を形成するためのイオン注入および
ＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するための
イオン注入のうち、不純物の導電型が同一のものについ
ては同一のフォトレジストマスクを使って同一工程で形
成してもよい。また、メモリセル選択用ＭＩＳＦＥＴＱ
ｔのしきい値電圧（Ｖth）を調整するためのイオン注入
と周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のしきい値電圧
（Ｖth）を調整するためのイオン注入を別工程で行い、
しきい値電圧（Ｖth）をそれぞれのＭＩＳＦＥＴで独立
に調整してもよい。

【００７１】次に、図７に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
を形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲ
ート電極８Ｂ、８Ｃは、例えば半導体基板１上にＣＶＤ
法でｎ型の多結晶シリコン膜、ＷＳｉ₂ 膜および窒化シ
リコン膜１０を順次堆積した後、フォトレジストをマス
クにしたエッチングでこれらの膜をパターニングして同
時に形成する。あるいはＣＶＤ法でｎ型の多結晶シリコ
ン膜を堆積し、次いでスパッタリング法でＴｉＮ膜とＷ
膜とを堆積し、さらにＣＶＤ法で窒化シリコン膜１０を
堆積した後、フォトレジストをマスクにしたエッチング
でこれらの膜をパターニングして同時に形成する。Ｔｉ
Ｎ膜は、多結晶シリコン膜とＷ膜との反応を防止するバ
リアメタルとして使用される。ゲート電極８Ａ（ワード
線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばｎ型の
多結晶シリコン膜上にＴｉＮ膜（またはＷＮ（タングス
テンナイトライド）膜）とＴｉシリサイド膜とを積層し
た３層の導電膜など、より低抵抗の材料で構成すること
によって、そのシート抵抗を２Ω／□以下さらには１Ω
／□以下にまで低減することができる。

【００７２】次に、図８に示すように、ｐ型ウエル２に
ｎ型不純物（Ｐ）をイオン注入してメモリセル選択用Ｍ
ＩＳＦＥＴＱｔのｎ型半導体領域９とｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ^- 型半導体領域１２とをゲート電極８
ａ、８ｂに対して自己整合（セルフアライン）で形成
し、ｎ型ウエル３にｐ型不純物（Ｂ）をイオン注入して
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ^- 型半導体領域１４
をゲート電極８ａ、８ｂに対して自己整合（セルフアラ
イン）で形成する。このとき、メモリセル選択用ＭＩＳ
ＦＥＴＱｔのｎ型半導体領域９を形成するためのイオン
注入と、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ^- 型半導体
領域１２を形成するためのイオン注入とを別工程で行
い、ソース領域、ドレイン領域の不純物濃度をそれぞれ
のＭＩＳＦＥＴで独立に調整してもよい。

【００７３】次に、図９に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
の各側壁にサイドウォールスペーサ１１を形成する。サ
イドウォールスペーサ１１は、ＣＶＤ法で堆積した窒化
シリコン膜を異方性エッチングで加工して形成する。次
いで、周辺回路のｐ型ウエル２にｎ型不純物（Ｐ）をイ
オン注入してｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半
導体領域１３をサイドウォールスペーサ１１に対して自
己整合（セルフアライン）で形成し、ｎ型ウエル３にｐ
型不純物（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ⁺ 型半導体領域１５をサイドウォールスペ
ーサ１１に対して自己整合（セルフアライン）で形成す
る。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎ
のソース領域、ドレイン領域、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのソース領域、ドレイン領域は、必要に応じてそ
れらの一方または両方をシングルドレイン構造や二重拡
散ドレイン(Double Diffused Drain) 構造などで構成す
ることもできる。

【００７４】次に、図１０に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
のそれぞれの上部にＣＶＤ法で酸化シリコン膜１７とＢ
ＰＳＧ膜１８とを堆積した後、化学的機械研磨(Chemica
l Mechanical Polishing; ＣＭＰ）法でＢＰＳＧ膜１８
を研磨し、その表面を平坦化する。

【００７５】次に、図１１に示すように、ＢＰＳＧ膜１
８上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、
フォトレジストをマスクにして多結晶シリコン膜２８を
エッチングし、次いで多結晶シリコン膜２８をマスクに
してＢＰＳＧ膜１８、酸化シリコン膜１７およびゲート
酸化膜７をエッチングすることにより、メモリセル選択
用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の一方
（ｎ型半導体領域９）の上部に接続孔２１を形成し、他
方（ｎ型半導体領域９）の上部に接続孔２２を形成す
る。

【００７６】このとき、メモリセル選択用ＭＩＳＦＥＴ
Ｑｔのゲート電極８Ａ（ワード線ＷＬ）の上部に形成さ
れた窒化シリコン膜１０と側壁に形成された窒化シリコ
ンのサイドウォールスペーサ１１は、酸化シリコン系の
絶縁膜（ＢＰＳＧ膜１８、酸化シリコン膜１７およびゲ
ート酸化膜７）とはエッチング速度が異なるので、ほと
んどエッチングされずに残る。すなわち、接続孔２１、
２２を形成するためのドライエッチングに用いるガス
は、酸化シリコン膜のエッチングレートは高いが、窒化
シリコン膜のエッチングは低い。これにより、ｎ型半導
体領域９に接する領域が上記フォトレジストのマスクを
形成するのに用いた露光光の解像度よりも小さい径で構
成される微細な接続孔２１、２２をサイドウォールスペ
ーサ１１に対して自己整合（セルフアライン）で形成す
ることができるので、メモリセルサイズの縮小を図るこ
とができる。

【００７７】次に、図１２に示すように、接続孔２１、
２２の内部に多結晶シリコンのプラグ２０を埋め込む。
このプラグ２０は、多結晶シリコン膜２８の上部にＣＶ
Ｄ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１８
の上部の多結晶シリコン膜をエッチバックで除去して形
成する。このとき、エッチングのマスクに用いた多結晶
シリコン膜２８も同時に除去する。プラグ２０を構成す
る多結晶シリコン膜にはｎ型の不純物（Ｐ）がドープさ
れる。この不純物は、接続孔２１、２２を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域９、９
（ソース領域、ドレイン領域）に拡散し、ｎ型半導体領
域９、９よりも高不純物濃度の半導体領域（図示せず）
が形成される。

【００７８】次に、図１３に示すように、ＢＰＳＧ膜１
８の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、次
いで周辺回路領域を覆い、ビット線ＢＬ₁ の上部に開孔
を有するフォトレジストをマスクにしたエッチングで接
続孔２１の上部の酸化シリコン膜１９を除去し、ビット
線ＢＬ₁ が形成される領域のプラグ２０を露出させた
後、図１４に示すように、メモリセル形成領域を覆い、
周辺回路領域に開孔を有するフォトレジストをマスクに
して周辺回路の酸化シリコン膜１９、ＢＰＳＧ膜１８、
酸化シリコン膜１７およびゲート酸化膜７をエッチング
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス領域、ドレイン領域の一方（ｎ⁺ 型半導体領域１３）
の上部に接続孔２３を形成し、他方（ｎ⁺ 型半導体領域
１３）の上部に接続孔２４を形成する。また同時に、ｐ
チャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の一方（ｐ⁺ 型半導体領域１５）の上部に接続孔２５
を形成し、他方（ｐ⁺ 型半導体領域１５）の上部に接続
孔２６を形成する。

【００７９】次に、図１５に示すように、接続孔２３、
２４の底部に露出したｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ⁺ 型半導体領域１３、１３の表面と、接続孔２５、２
６の底部に露出したｐチャネル型ＭＩＳＦＥＴＱｐのｐ
⁺ 型半導体領域１５、１５の表面と、ビット線ＢＬ₁ が
接続されるプラグ２０の表面とにＴｉシリサイド層１６
を形成する。Ｔｉシリサイド層１６は、スパッタリング
法で堆積したＴｉ膜をアニールしてＳｉ基板（ｎ⁺ 型半
導体領域１３、ｐ⁺ 型半導体領域１５）および多結晶シ
リコン（プラグ２０）と反応させた後、酸化シリコン膜
１９上に残った未反応のＴｉ膜をウェットエッチングで
除去して形成する。このＴｉシリサイド層１６の形成に
より、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半導体領
域１３、１３、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型
半導体領域１５、１５およびプラグ２０とそれらに接続
される配線（ビット線ＢＬ₁,ＢＬ₂ 、配線３０Ａ、３０
Ｂ）とのコンタクト抵抗が低減される。

【００８０】次に、図１６に示すように、メモリアレイ
ＭＡＲＹの酸化シリコン膜１９の上部にビット線ＢＬ₁,
ＢＬ₂ を形成し、周辺回路の酸化シリコン膜１９の上部
に第１層目の配線３０Ａ、３０Ｂを形成する。ビット線
ＢＬ₁,ＢＬ₂ および配線３０Ａ、３０Ｂは、酸化シリコ
ン膜１９の上部にスパッタリング法でＴｉＮ膜とＷ膜と
を堆積し、次いでその上部にＣＶＤ法で窒化シリコン膜
２７を堆積した後、フォトレジストをマスクにしたエッ
チングでこれらの膜をパターニングして同時に形成す
る。また、ビット線ＢＬ₁,ＢＬ₂ および配線３０Ａ、３
０Ｂは、例えばＴｉＮ膜（またはＷＮ膜）とＴｉシリサ
イド膜とを積層した２層の導電膜など、より低抵抗の材
料で構成することもでき、これにより、そのシート抵抗
を２Ω／□以下さらには１Ω／□以下にまで低減するこ
とができる。

【００８１】次に、図１７に示すように、ＣＶＤ法で堆
積した窒化シリコン膜を異方性エッチングで加工してビ
ット線ＢＬ₁,ＢＬ₂ および配線３０Ａ、３０Ｂの各側壁
にサイドウォールスペーサ２９を形成した後、ビット線
ＢＬ₁,ＢＬ₂ および配線３０Ａ、３０Ｂの上部にＳＯＧ
膜３１をスピン塗布し、次いでその上部にＣＶＤ法で酸
化シリコン膜３２を堆積する。前記窒化シリコン膜２７
とサイドウォールスペーサ２９は、窒化シリコン膜に比
べて誘電率が小さい酸化シリコン膜に代えることもでき
る。この場合は、ビット線ＢＬ₁,ＢＬ₂ と配線３０Ａ、
３０Ｂの寄生容量を低減することができる。

【００８２】次に、図１８に示すように、フォトレジス
トをマスクにして酸化シリコン膜３２およびＳＯＧ膜３
１をエッチングすることにより、メモリセル選択用ＭＩ
ＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型
半導体領域９）の上部に形成された前記接続孔２２の上
部に接続孔３７を形成する。

【００８３】このとき、図１９に示すように、フォトレ
ジストマスクの合わせずれによって接続孔３７の位置が
接続孔２２の真上からずれた場合でも、ビット線ＢＬ₁,
ＢＬ₂ および配線３０Ａ、３０Ｂの上部に形成された窒
化シリコン膜２７と側壁に形成された窒化シリコンのサ
イドウォールスペーサ２９は、酸化シリコン系の絶縁膜
（酸化シリコン膜３２およびＳＯＧ膜３１）とはエッチ
ング速度が異なるので、ほとんどエッチングされずに残
る。これにより、接続孔３７と接続孔２２のマスク合わ
せ余裕を小さくしても、接続孔３７を形成する際にビッ
ト線ＢＬ₁,ＢＬ₂ が露出し、情報蓄積用容量素子Ｃと短
絡することがないので、メモリセルサイズの縮小を図る
ことができる。ただし、窒化シリコン膜２７とサイドウ
ォールスペーサ２９を酸化シリコン膜に代えた場合に
は、接続孔３７とサイドウォールスペーサ２９との間の
マスク合わせが必要となる。

【００８４】次に、図２０に示すように、接続孔３７の
内部にＷのプラグ３６を埋め込んだ後、接続孔３７の上
部に情報蓄積用容量素子Ｃの蓄積電極３３を形成する。
プラグ３６は、酸化シリコン膜３２の上部にＣＶＤ法で
堆積したＷ膜（または多結晶シリコン膜）をエッチバッ
クして形成する。蓄積電極３３は、酸化シリコン膜３２
の上部にスパッタリング法で堆積したＷ膜を、フォトレ
ジストをマスクにしたエッチングでパターニングして形
成する。プラグ３６は、多結晶シリコン膜や、ＴｉＮ膜
とＷ膜との積層膜などで構成することもできる。また、
蓄積電極３３は、Ｐｔ、Ｉｒ、ＩｒＯ₂ 、Ｒｈ、ＲｈＯ
₂ 、Ｏｓ、ＯｓＯ₂ 、Ｒｕ、ＲｕＯ₂ 、Ｒｅ、Ｒｅ
Ｏ₃ 、Ｐｄ、Ａｕなどの金属膜もしくは導電性金属酸化
物膜などで構成することもできる。情報蓄積用容量素子
Ｃの容量値を大きくするためには、蓄積電極３３を構成
するＷ膜の膜厚を厚くして表面積を大きくするのが有効
である。

【００８５】次に、図２１に示すように、蓄積電極３３
の上部にプラズマＣＶＤ法で酸化タンタル膜３４Ａを堆
積し、次いでその上部にＣＶＤ法でＴｉＮ膜３５Ａを堆
積した後、図２２に示すように、フォトレジストをマス
クにしたエッチングでこれらの膜をパターニングするこ
とにより、Ｗ膜からなる蓄積電極３３、酸化タンタル膜
３４Ａからなる容量絶縁膜３４およびＴｉＮ膜３５Ａか
らなるプレート電極３５で構成された情報蓄積用容量素
子Ｃを形成する。容量絶縁膜３４は、ＢＳＴ（（Ｂａ，
Ｓｒ）ＴｉＯ₃)などの高誘電体材料や、ＰＺＴ（ＰｂＺ
ｒ_X Ｔｉ_1-X Ｏ₃)、ＰＬＴ（ＰｂＬａ_X Ｔｉ_1-X Ｏ₃)、
ＰＬＺＴ、ＰｂＴｉＯ₃ 、ＳｒＴｉＯ₃、ＢａＴｉ
Ｏ₃ 、ＰｂＺｒＯ₃ 、ＬｉＮｂＯ₃ 、Ｂｉ₄ Ｔｉ
₃ Ｏ₁₂、ＢａＭｇＦ₄ 、Ｙ₁ 系（ＳｒＢｉ₂(Ｎｂ，Ｔ
ａ)₂Ｏ₉)などの強誘電体材料で構成することもできる。
またプレート電極３５は、Ｗシリサイド／ＴｉＮ、Ｔ
ａ、Ｃｕ、Ａｇ、Ｐｔ、Ｉｒ、ＩｒＯ₂ 、Ｒｈ、ＲｈＯ
₂ 、Ｏｓ、ＯｓＯ₂ 、Ｒｕ、ＲｕＯ₂ 、Ｒｅ、Ｒｅ
Ｏ₃ 、Ｐｄ、Ａｕなどの金属膜もしくは導電性金属酸化
物膜などで構成することもできる。

【００８６】プレート電極３５は、ＴｉＮ膜（３５Ａ）
で構成されるので、その膜厚をあまり厚くするとＴｉＮ
膜にクラックが入ったり、下層の容量絶縁膜３４にスト
レスが加わって特性が劣化したりする虞れがある。従っ
て、ＴｉＮ膜（３５Ａ）は、比較的薄い膜厚（0.２μｍ
程度）とするのがよい。

【００８７】次に、図２３に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜３８を堆積
し、次いでその上部にＳＯＧ膜３９をスピン塗布し、さ
らにその上部にＣＶＤ法で酸化シリコン膜４０を堆積し
た後、フォトレジストをマスクにして情報蓄積用容量素
子Ｃのプレート電極３５の上部の絶縁膜（酸化シリコン
膜４０、ＳＯＧ膜３９および酸化シリコン膜３８）をエ
ッチングすることにより接続孔４２を形成する。また同
時に、周辺回路の第１層目の配線３０Ｂの上部の絶縁膜
（酸化シリコン膜４０、ＳＯＧ膜３９、酸化シリコン膜
３８、酸化シリコン膜３２、ＳＯＧ膜３１および窒化シ
リコン膜２７）をエッチングすることにより接続孔４３
を形成する。

【００８８】次に、図２４に示すように、接続孔４２、
４３の内部にＷのプラグ４４を埋め込む。プラグ４４
は、酸化シリコン膜４０の上部にＣＶＤ法で堆積したＷ
膜をエッチバックして形成する。プラグ４４は、ＴｉＮ
膜とＷ膜との積層膜などで構成することもできる。

【００８９】その後、酸化シリコン膜４０の上部にＹセ
レクト線ＹＳおよび周辺回路の第２層目の配線４１Ａ、
４１Ｂを形成することにより、前記図３に示すＤＲＡＭ
が略完成する。Ｙセレクト線ＹＳおよび配線４１Ａ、４
１Ｂは、酸化シリコン膜４０の上部にスパッタリング法
でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を堆積した後、
フォトレジストをマスクにしたエッチングでこれらの膜
をパターニングして同時に形成する。Ｙセレクト線ＹＳ
および配線４１Ａ、４１Ｂは、ＴｉＮ膜とＣｕ膜との積
層膜などで構成することもできる。

【００９０】なお、前述した情報蓄積用容量素子Ｃの上
部に接続孔４２を形成し、周辺回路の配線３０Ｂの上部
に接続孔４３を形成する工程（図２３）では、情報蓄積
用容量素子Ｃの上部の絶縁膜の膜厚に比べて配線３０Ｂ
の上部の絶縁膜の膜厚が相当厚いため、接続孔４２の底
部に露出したプレート電極３５が削られる虞れがある。
これを防ぐには、図２５に示すように、蓄積電極３３の
上部に堆積した酸化タンタル膜３４ＡとＴｉＮ膜３５Ａ
をパターニングして情報蓄積用容量素子Ｃを形成する際
に、蓄積電極３３の下層の酸化シリコン膜３２とＳＯＧ
膜３２の一部とをエッチングし、配線３０Ｂの上部の絶
縁膜の膜厚を薄くしておく。このようにすると、図２６
に示すように、情報蓄積用容量素子Ｃの上部の絶縁膜の
膜厚（Ａ）と配線３０Ｂの上部の絶縁膜の膜厚（Ｂ）の
差が小さくなるので、接続孔４２、４３を同時に形成す
る際に接続孔４２の底部のプレート電極３５が削られる
不具合を防止することができる。

【００９１】上記のように構成された本実施の形態によ
れば、次のような効果を得ることができる。

【００９２】（１）メモリセル選択用ＭＩＳＦＥＴＱｔ
のゲート電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃを低抵抗の導
電膜で構成し、そのシート抵抗を２Ω／□以下としたこ
とにより、ゲート遅延を低減することができるので、Ｄ
ＲＡＭの動作速度を向上させることができる。また、従
来、情報蓄積用容量素子の上部に形成していたゲート電
極裏打ち用の低抵抗メタル配線（シャント用ワード線）
が不要となるので、メモリアレイＭＡＲＹの配線層を１
層減らすことができる。

【００９３】（２）上記（１）により、１本のワード線
ＷＬに接続されるメモリセルの数を多くすることができ
る。すなわち、所定の数のメモリセルに接続されるワー
ドドライバＷＤおよびワードデコーダの数を減らすこと
ができるので、その分、チップサイズを縮小して（また
はメモリアレイＭＡＲＹの占有面積を拡大して）ＤＲＡ
Ｍの集積度を向上させることができる。

【００９４】図２７は、ワード線のシート抵抗（Ω／
□）と、アドレス・デコード信号の入力（５０％）から
ワード線が立ち上がる（９０％）までの時間との関係を
示すグラフである。ここで、例えばＲＡＳ（ロウ・アド
レス・ストローブ）アクセス時間（ｔＲＡＳ）＝３０nm
（ワード線の立ち上り時間＝6.５nmに相当）を実現する
ためには、図示のように、ワード線一本当たりに接続さ
れるメモリセルの数を２５６セルとした場合、ワード線
のシート抵抗を約８Ω／□以下とすればよい。これに対
し、ワード線一本当たりに接続されるメモリセルの数を
５１２セルにしてチップサイズを５％程度縮小しようと
すると、ワード線のシート抵抗を約２Ω／□以下にする
必要がある。この数値は、メモリセルの最小加工寸法が
縮小された場合でも、ワード線のピッチおよびビット線
のピッチも同じように縮小されるために変わらない。従
って、ゲート電極８Ａ（ワード線ＷＬ）のシート抵抗を
２Ω／□以下にした本実施の形態によれば、ワード線一
本当たりに接続されるメモリセルの数を増やしてチップ
サイズを縮小することができる。

【００９５】（３）ビット線ＢＬ₁,ＢＬ₂ を低抵抗の導
電膜で構成し、そのシート抵抗を２Ω／□以下としたし
たことにより、ビット線ＢＬ₁,ＢＬ₂ を形成する工程で
周辺回路の配線３０Ａ、３０Ｂを同時に形成することが
できる。これにより、周辺回路の配線形成工程を１工程
減らすことができる。

【００９６】（４）周辺回路のｎチャネル型ＭＩＳＦＥ
ＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐに接続される第
１層目の配線配線３０Ａ、３０Ｂをメモリセルの情報蓄
積用容量素子Ｃよりも下層に配置したことにより、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域
の上部に形成する接続孔２３、２４のアスペクト比およ
びｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイ
ン領域の上部に形成する接続孔２５、２６のアスペクト
比を小さくすることができるので、これらの接続孔２３
〜２６の内部における配線の接続信頼性を向上させるこ
とができる。

【００９７】（５）上記（１）、（３）により、メモリ
アレイＭＡＲＹの配線層を１層減らし、周辺回路の配線
層を１層減らすことができるので、ＤＲＡＭの製造工程
を低減して歩留まりの向上および製造コストの低減を図
ることができる。

【００９８】（実施の形態２）本実施の形態のＤＲＡＭ
の製造方法は、メモリセル選択用ＭＩＳＦＥＴＱｔのゲ
ート電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極８Ｃを形成する工程で
周辺回路の配線を同時に形成し、ビット線ＢＬ₁,ＢＬ₂
を形成する工程で周辺回路の配線を同時に形成する。

【００９９】このＤＲＡＭを製造するには、まず図２８
に示すように、半導体基板１の主面に前記実施の形態１
と同様の方法でフィールド酸化膜４、ｐ型ウエル２、ｎ
型ウエル３、ｐ型チャネルストッパ層５およびｎ型チャ
ネルストッパ層６を形成し、次いでフィールド酸化膜４
で囲まれたｐ型ウエル２、ｎ型ウエル３のそれぞれのア
クティブ領域の表面にゲート酸化膜７を形成した後、メ
モリセル選択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワ
ード線ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極８Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
８Ｃおよび第１層目の配線８Ｄを形成する。ゲート電極
８Ａ（ワード線ＷＬ）、ゲート電極８Ｂ、８Ｃおよび配
線８Ｄは、前記実施の形態１のゲート電極８Ａ（ワード
線ＷＬ）およびゲート電極８Ｂ、８Ｃと同じ低抵抗の導
電膜で形成し、そのシート抵抗を２Ω／□以下とする。

【０１００】次に、図２９に示すように、ｐ型ウエル２
にｎ型不純物（Ｐ）をイオン注入してメモリセル選択用
ＭＩＳＦＥＴＱｔのｎ型半導体領域９とｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ^- 型半導体領域１２とをゲート電極
８Ａ、８Ｂに対して自己整合で形成し、ｎ型ウエル３に
ｐ型不純物（Ｂ）をイオン注入してｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ^- 型半導体領域をゲート電極８Ｃに対し
て自己整合で形成する。

【０１０１】次に、図３０に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃお
よび配線８Ｄのそれぞれの側壁に窒化シリコンのサイド
ウォールスペーサ１１を形成した後、周辺回路のｐ型ウ
エル２にｎ型不純物（Ｐ）をイオン注入してｎチャネル
型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域１３をサイドウ
ォールスペーサ１１に対して自己整合で形成し、ｎ型ウ
エル３にｐ型不純物（Ｂ）をイオン注入してｐチャネル
型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１５をサイドウ
ォールスペーサ１１に対して自己整合で形成する。

【０１０２】次に、図３１に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃお
よび第１層目の配線８Ｄのそれぞれの上部にＣＶＤ法で
酸化シリコン膜１７とＢＰＳＧ膜１８とを堆積した後、
メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレ
イン領域（ｎ型半導体領域９、９）の上部に接続孔２
１、２２を形成し、この接続孔２１、２２の内部に多結
晶シリコンのプラグ２０を埋め込む。プラグ２０は、前
記実施の形態１の方法（図１１、図１２参照）に従って
形成する。

【０１０３】次に、図３２に示すように、ＢＰＳＧ膜１
８の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、次
いでフォトレジストをマスクにしたエッチングで接続孔
２１の上部の酸化シリコン膜１９を除去した後、フォト
レジストをマスクにして周辺回路の酸化シリコン膜１
９、ＢＰＳＧ膜１８、酸化シリコン膜１７およびゲート
酸化膜７をエッチングすることにより、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース領域、ドレイン領域の一方の上
部に接続孔２３を形成し、他方の上部に接続孔２４を形
成する。また、ｐチャネル型ＭＩＳＦＥＴＱｐのソース
領域、ドレイン領域の一方の上部に接続孔２５を形成
し、他方の上部に接続孔２６を形成し、さらに配線８Ｄ
の上部に接続孔４６を形成する。接続孔２３〜２６、４
６は、前記実施の形態１の方法（図１１〜１３参照）に
準じて形成する。

【０１０４】次に、図３３に示すように、接続孔２３、
２４の底部に露出したｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ⁺ 型半導体領域１３の表面と、接続孔２５、２６の底
部に露出したｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型半
導体領域１５の表面とにＴｉシリサイド層１６を形成し
た後、メモリアレイＭＡＲＹの酸化シリコン膜１９の上
部にビット線ＢＬ₁,ＢＬ₂ を形成し、周辺回路の酸化シ
リコン膜１９の上部に第２層目の配線３０Ａ、３０Ｂを
形成する。配線３０Ｂは、前記接続孔４６を通じて第１
層目の配線８Ｄと電気的に接続される。ビット線ＢＬ₁,
ＢＬ₂ および配線３０Ａ、３０Ｂは、前記実施の形態１
のビット線ＢＬ₁,ＢＬ₂ および配線３０Ａ、３０Ｂと同
じ低抵抗の導電膜で形成し、そのシート抵抗を２Ω／□
以下とする。Ｔｉシリサイド層１６、ビット線ＢＬ₁,Ｂ
Ｌ₂ および配線３０Ａ、３０Ｂは、前記実施の形態１の
方法（図１１〜１３参照）に従って形成する。

【０１０５】図示は省略するが、その後、前記実施の形
態１と同様の方法でビット線ＢＬ₁,ＢＬ₂ の上部に情報
蓄積用容量素子Ｃを形成した後、その上部にＹセレクト
線を形成し、同時に周辺回路の第３層目の配線を形成す
る。

【０１０６】上記した製造方法は、メモリセル選択用Ｍ
ＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線ＷＬ）、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８
Ｃを形成する工程で周辺回路の第１層目の配線８Ｄを同
時に形成し、ビット線ＢＬ₁,ＢＬ₂ を形成する工程で周
辺回路の第２層目の配線３０Ａ、３０Ｂを同時に形成
し、Ｙセレクト線を形成する工程で周辺回路の第３層目
の配線を同時に形成する。これにより、周辺回路の配線
形成工程を２工程減らすことができるので、ＤＲＡＭの
製造工程を低減して歩留まりの向上および製造コストの
低減を図ることができる。

【０１０７】（実施の形態３）本実施の形態のＤＲＡＭ
の製造方法は、まず図３４に示すように、ｐ^- 型の単結
晶シリコンからなる半導体基板１を熱酸化してその表面
に薄い酸化シリコン膜５０を形成した後、ＣＶＤ法を用
いて酸化シリコン膜５０上に窒化シリコン膜５１を堆積
し、フォトレジストをマスクにして窒化シリコン膜５１
をエッチングすることにより、素子分離領域の窒化シリ
コン膜５１を除去する。

【０１０８】次に、図３５に示すように、窒化シリコン
膜５１をマスクにして素子分離領域の半導体基板１をエ
ッチングすることにより浅溝５２を形成し、次いで半導
体基板１を熱酸化して浅溝５２の内壁に酸化シリコン膜
５３を形成する。

【０１０９】次に、図３６に示すように、浅溝５２の内
部に酸化シリコン膜５４を埋め込む。浅溝５２の内部に
酸化シリコン膜５４を埋め込むには、ＣＶＤ法を用いて
半導体基板１上に酸化シリコン膜５４を堆積した後、化
学的機械研磨（ＣＭＰ）法でこの酸化シリコン膜５４を
研磨する。その後、半導体基板１上に残った窒化シリコ
ン膜５１をエッチングで除去する。

【０１１０】次に、図３７に示すように、メモリセルを
形成する領域と周辺回路のｎチャネル型ＭＩＳＦＥＴを
形成する領域の半導体基板１にｐ型不純物（Ｂ）をイオ
ン注入してｐ型ウエル２を形成し、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型
不純物（Ｐ）をイオン注入してｎ型ウエル３を形成す
る。このとき、ｎ型不純物、ｐ型不純物のそれぞれの分
布のピークが浅溝５２の深さとほぼ一致するようにイオ
ン注入を行うことにより、ｐ型ウエル２をｐ型チャネル
ストッパ層と兼用させ、ｎ型ウエル３をｎ型チャネルス
トッパ層と兼用させることができる。

【０１１１】次に、図３８に示すように、浅溝５２で囲
まれたｐ型ウエル２、ｎ型ウエル３のそれぞれのアクテ
ィブ領域の表面を熱酸化してゲート酸化膜７を形成す
る。これ以後の工程は、前記実施の形態１と同じであ
る。

【０１１２】上記した製造方法によれば、ｐ型ウエル２
をｐ型チャネルストッパ層と兼用させ、ｎ型ウエル３を
ｎ型チャネルストッパ層と兼用させることにより、ｐ型
チャネルストッパ層を形成するためのイオン注入工程と
ｎ型チャネルストッパ層を形成するためのイオン注入工
程とが不要となるので、ＤＲＡＭの製造工程を低減する
ことができる。

【０１１３】上記した製造方法によれば、半導体基板１
に形成した浅溝５２で素子分離を行うことにより、ＬＯ
ＣＯＳ法で形成したフィールド酸化膜のような素子分離
領域の端部からアクティブ領域に延びるバーズビーク(b
ird's beak) が生じないことから、ＤＲＡＭの微細化を
促進することができる。また、素子分離領域とアクティ
ブ領域との間の段差がなくなるため、半導体基板１上に
堆積したゲート電極材料などの導電膜の膜厚が段差部で
薄くなったりする不具合を防止することができる。

【０１１４】浅溝５２で素子分離を行う本実施の形態の
ＤＲＡＭは、前記実施の形態１、２のＤＲＡＭおよび以
下の実施の形態（４〜７）のＤＲＡＭにも適用すること
ができる。

【０１１５】（実施の形態４）本実施の形態のＤＲＡＭ
の製造方法は、メモリセルの情報蓄積用容量素子Ｃの蓄
積電極（下部電極）を形成する工程で周辺回路の配線を
同時に形成する。

【０１１６】このＤＲＡＭを製造するには、まず図３９
に示すように、半導体基板１の主面上に前記実施の形態
１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｔの
ゲート電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐを形成する。ゲート電極８Ａ（ワ
ード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、前記実施
の形態１のゲート電極８Ａ（ワード線ＷＬ）およびゲー
ト電極８Ｂ、８Ｃと同じ低抵抗の導電膜で形成し、その
シート抵抗を２Ω／□以下とする。

【０１１７】次に、図４０に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃ
のそれぞれの上部にＣＶＤ法で酸化シリコン膜１７とＢ
ＰＳＧ膜１８とを堆積した後、多結晶シリコン膜２８を
マスクにしてＢＰＳＧ膜１８、酸化シリコン膜１７およ
びゲート酸化膜７をエッチングすることにより、メモリ
セル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領
域（ｎ型半導体領域９、９）の上部に接続孔２１、２２
を形成する。このとき同時に、後の工程でビット線（Ｂ
Ｌ₂)が接続される周辺回路のｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース領域、ドレイン領域の一方（ｎ⁺ 型半導体
領域１３）の上部にも接続孔２３を形成する。

【０１１８】次に、図４１に示すように、接続孔２１、
２２、２３の内部に多結晶シリコンのプラグ２０を埋め
込んだ後、図４２に示すように、メモリアレイＭＡＲＹ
の酸化シリコン膜１９の上部にビット線ＢＬ₁,ＢＬ₂ を
形成する。ビット線ＢＬ₁,ＢＬ₂ は、前記実施の形態１
のビット線ＢＬ₁,ＢＬ₂ と同じ低抵抗の導電膜で形成
し、そのシート抵抗を２Ω／□以下とする。

【０１１９】次に、図４３に示すように、ＣＶＤ法で堆
積した窒化シリコン膜を異方性エッチングで加工してビ
ット線ＢＬ₁,ＢＬ₂ の側壁にサイドウォールスペーサ２
９を形成した後、ビット線ＢＬ₁,ＢＬ₂ の上部にＳＯＧ
膜３１をスピン塗布し、次いでその上部にＣＶＤ法で酸
化シリコン膜３２を堆積する。

【０１２０】次に、図４４に示すように、フォトレジス
トをマスクにして酸化シリコン膜３２およびＳＯＧ膜３
１をエッチングすることにより、メモリセル選択用ＭＩ
ＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型
半導体領域９）の上部に形成された前記接続孔２２の上
部に接続孔３７を形成する。このとき同時に、周辺回路
の酸化シリコン膜３２、ＳＯＧ膜３１、ＢＰＳＧ膜１
８、酸化シリコン膜１７およびゲート酸化膜７をエッチ
ングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース領域、ドレイン領域の他方（ｎ⁺ 型半導体領域１
３）の上部に接続孔２４を形成し、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース領域、ドレイン領域の一方（ｐ⁺ 型
半導体領域１５）の上部に接続孔２５を形成し、他方
（ｐ⁺ 型半導体領域１５）の上部に接続孔２６を形成す
る。

【０１２１】次に、図４５に示すように、接続孔３７、
２４、２５、２６の内部にＴｉＮ膜とＷ膜との積層膜な
どで構成されたプラグ４７を形成した後、図４６に示す
ように、接続孔３７の上部に情報蓄積用容量素子Ｃの蓄
積電極３３を形成し、同時に周辺回路に第１層目の配線
３３Ａ、３３Ｂを形成する。蓄積電極３３および配線３
３Ａ、３３Ｂは、前記実施の形態１の蓄積電極３３と同
じ低抵抗の導電膜で形成し、そのシート抵抗を２Ω／□
以下とする。

【０１２２】次に、図４７に示すように、蓄積電極３３
の上部に容量絶縁膜３４およびプレート電極３５を形成
して情報蓄積用容量素子Ｃを形成した後、図４８に示す
ように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化
シリコン膜３８を堆積し、次いでその上部にＳＯＧ膜３
９をスピン塗布し、さらにその上部にＣＶＤ法で酸化シ
リコン膜４０を堆積する。続いて、フォトレジストをマ
スクにして情報蓄積用容量素子Ｃのプレート電極３５の
上部の絶縁膜（酸化シリコン膜４０、ＳＯＧ膜３９およ
び酸化シリコン膜３８）をエッチングして接続孔４２を
形成し、同時に周辺回路の第１層目の配線３３Ｂの上部
の絶縁膜（酸化シリコン膜４０、ＳＯＧ膜３９および酸
化シリコン膜３８）をエッチングして接続孔４３を形成
した後、接続孔４２、４３の内部にＷのプラグ４４を埋
め込む。

【０１２３】次に、図４９に示すように、酸化シリコン
膜４０の上部にＹセレクト線ＹＳおよび周辺回路の第２
層目の配線４１Ａ、４１Ｂを形成する。Ｙセレクト線Ｙ
Ｓおよび配線４１Ａ、４１Ｂは、前記実施の形態１のＹ
セレクト線ＹＳおよび配線４１Ａ、４１Ｂと同じ低抵抗
の導電膜、例えばＴｉＮ膜とＡｌ合金膜とＴｉＮ膜との
積層膜や、ＴｉＮ膜とＣｕ膜との積層膜などで構成す
る。

【０１２４】上記した製造方法によれば、情報蓄積用容
量素子Ｃの蓄積電極３３を低抵抗の導電膜で構成し、そ
のシート抵抗を２Ω／□以下としたことにより、蓄積電
極３３を形成する工程で周辺回路の配線３３Ａ、３３Ｂ
を同時に形成することができるので、周辺回路の配線形
成工程を１工程減らすことができる。

【０１２５】なお、本実施の形態では、情報蓄積用容量
素子Ｃの蓄積電極３３を形成する工程で周辺回路の第１
層目の配線３３Ａ、３３Ｂを同時に形成したが、ゲート
電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃ
を形成する工程（あるいはビット線ＢＬ₁,ＢＬ₂ を形成
する工程）で周辺回路の第１層目の配線を同時に形成
し、情報蓄積用容量素子Ｃの蓄積電極３３を形成する工
程で周辺回路の第２層目の配線を同時に形成し、Ｙセレ
クト線ＹＳを形成する工程で周辺回路の第３層目の配線
を同時に形成することにより、周辺回路の配線形成工程
をさらに１工程減らすことができる。

【０１２６】（実施の形態５）本実施の形態のＤＲＡＭ
の製造方法は、情報蓄積用容量素子Ｃのプレート電極
（上部電極）を形成する工程で周辺回路の配線を同時に
形成する。

【０１２７】このＤＲＡＭを製造するには、まず図５０
に示すように、半導体基板１上に前記実施の形態１と同
様の方法でメモリセル選択用ＭＩＳＦＥＴＱｔ、周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐを形成し、次いでそれらの上部にビッ
ト線ＢＬ₁,ＢＬ₂ と周辺回路の第１層目の配線３０Ａ、
３０Ｂとを同時に形成し、さらにビット線ＢＬ₁,ＢＬ₂
の上部に情報蓄積用容量素子Ｃの蓄積電極３３を形成す
る。ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極
８Ｂ、８Ｃは、前記実施の形態１のゲート電極８Ａ（ワ
ード線ＷＬ）およびゲート電極８Ｂ、８Ｃと同じ低抵抗
の導電膜で形成し、そのシート抵抗を２Ω／□以下とす
る。また、ビット線ＢＬ₁,ＢＬ₂ および配線３０Ａ、３
０Ｂも前記実施の形態１のビット線ＢＬ₁,ＢＬ₂ と同じ
低抵抗の導電膜で形成し、そのシート抵抗を２Ω／□以
下とする。

【０１２８】次に、図５１に示すように、蓄積電極３３
の上部にプラズマＣＶＤ法で酸化タンタル膜３４Ａを堆
積し、次いでその上部にＣＶＤ法でＴｉＮ膜３５Ａを堆
積した後、図５２に示すように、フォトレジストをマス
クにしたエッチングでこれらの膜をパターニングして蓄
積電極３３の上部に容量絶縁膜３４およびプレート電極
３５を形成して情報蓄積用容量素子Ｃを形成する。この
とき同時に、周辺回路の酸化タンタル膜３４ＡとＴｉＮ
膜３５Ａとをパターニングして周辺回路の第２層目の配
線３５Ｂを形成する。

【０１２９】周辺回路の第２層目の配線３５Ｂは、絶縁
膜である酸化タンタル膜３４Ａの上部に導電膜であるＴ
ｉＮ膜３５Ａを積層した構成になっているので、周辺回
路の第１層目の配線（３０Ｂ）とダイレクトに接続する
ことができない。

【０１３０】そこで、次に図５３に示すように、情報蓄
積用容量素子Ｃおよび配線３５Ｂの上部にＣＶＤ法で酸
化シリコン膜３８を堆積し、次いでその上部にＳＯＧ膜
３９をスピン塗布し、さらにその上部にＣＶＤ法で酸化
シリコン膜４０を堆積した後、フォトレジストをマスク
にして情報蓄積用容量素子Ｃのプレート電極３５の上部
の絶縁膜（酸化シリコン膜４０、ＳＯＧ膜３９および酸
化シリコン膜３８）をエッチングして接続孔４２を形成
し、同時に周辺回路の配線３５Ｂの上部の絶縁膜（酸化
シリコン膜４０、ＳＯＧ膜３９および酸化シリコン膜３
８）をエッチングして接続孔４８を形成し、さらに周辺
回路の第１層目の配線３０Ｂの上部の絶縁膜（酸化シリ
コン膜４０、ＳＯＧ膜３９、酸化シリコン膜３８、酸化
シリコン膜３２、ＳＯＧ膜３１および窒化シリコン膜２
７）をエッチングして接続孔４３を形成する。

【０１３１】次に、図５４に示すように、接続孔４２、
４３、４８の内部にＷのプラグ４４を埋め込んだ後、酸
化シリコン膜４０の上部にＹセレクト線ＹＳおよび周辺
回路の第３層目の配線４１Ａ、４１Ｂを形成する。これ
により、周辺回路の第２層目の配線３５Ｂは、第３層目
の配線４１Ｂを介して第１層目の配線３０Ｂと電気的に
接続される。

【０１３２】上記した製造方法によれば、ビット線ＢＬ
₁,ＢＬ₂ を形成する工程で周辺回路の第１層目の配線３
０Ａ、３０Ｂを同時に形成し、情報蓄積用容量素子Ｃの
プレート電極３５を形成する工程で周辺回路の第２層目
の配線３５Ｂを同時に形成し、Ｙセレクト線を形成する
工程で周辺回路の第３層目の配線を同時に形成すること
により、周辺回路の配線形成工程を２工程減らすことが
できる。

【０１３３】なお、前述した接続孔４２、４３、４８を
形成する工程（図５３）では、情報蓄積用容量素子Ｃの
上部や配線３５Ｂの上部の絶縁膜の膜厚に比べて配線３
０Ｂの上部の絶縁膜の膜厚が相当厚いため、接続孔４２
の底部に露出したプレート電極３５や接続孔４８の底部
に露出した配線３５Ｂが削られる虞れがある。これを防
ぐには、図５５に示すように、配線３０Ｂの下部に、実
際のゲート電極としては使用されない段差緩和用のダミ
ーゲートＤＷＬを配置する。このようにすると、接続孔
４３のアスペクト比を接続孔４２、４８のそれに近づけ
ることができるので、接続孔４２の底部のプレート電極
３５や接続孔４８の底部の配線３５Ｂが削られる不具合
を防止することができる。

【０１３４】また、同図に示すように、接続孔４９を通
じて第３層目の配線４１Ｃと電気的に接続される第２層
目の配線３５Ｃの下部に、実際の配線としては使用され
ない、電気的にはフローティングのダミー配線３０Ｃを
形成してもよい。このダミー配線３０Ｃは、ビット線Ｂ
Ｌ₁,ＢＬ₂ および周辺回路の第１層目の配線３０Ａ、３
０Ｂを形成する工程で同時に形成する。このようにする
と、接続孔４９の底部の配線３５Ｃが削られても、その
下部のダミー配線３０Ｃがエッチングのストッパとなる
ので、接続孔４９が基板にまで突き抜けるような不具合
を防止することができる。このとき、ダミー配線３０Ｃ
の下部にさらにダミーゲートＤＷＬを形成しておけば、
接続孔４９が基板にまで突き抜ける不具合をより確実に
防止することができる。

【０１３５】プレート電極３５と同層のＴｉＮ膜で形成
される配線３５Ｃは、前述したように、その膜厚をあま
り厚くできないため、上記のようなダミー配線３０Ｃや
ダミーゲートＤＷＬを接続孔４９の下部に、平面的には
接続孔４９を囲むようなパターンで形成することが有効
である。

【０１３６】（実施の形態６）本実施の形態のＤＲＡＭ
の製造方法は、前記実施の形態５と同様、ビット線ＢＬ
₁,ＢＬ₂ を形成する工程および情報蓄積用容量素子Ｃの
プレート電極（上部電極）を形成する工程で周辺回路の
配線を同時に形成する。

【０１３７】このＤＲＡＭを製造するには、まず前記実
施の形態５と同様の方法で半導体基板１上にメモリセル
選択用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形
成し、次いでメモリセル選択用ＭＩＳＦＥＴＱｔの上部
にビット線ＢＬ₁,ＢＬ₂ を形成する（図５０参照）。こ
のとき本実施の形態では、図５６に示すように、周辺回
路の第１層目の配線３０Ｄ〜３０Ｇを同時に形成する。
ビット線ＢＬ₁,ＢＬ₂ および配線３０Ｄ〜３０Ｇは、前
述した低抵抗の導電膜で形成し、そのシート抵抗を２Ω
／□以下とする。

【０１３８】次に、図５７に示すように、周辺回路の第
１層目の配線３０Ｄ〜３０Ｇの上部に周辺回路の第２層
目の配線３５Ｃ〜３５Ｆを形成する。配線３５Ｃ〜３５
Ｆは、情報蓄積用容量素子Ｃの容量絶縁膜３４およびプ
レート電極３５を形成する工程で同時に形成し、そのシ
ート抵抗を２Ω／□以下とする。このとき、配線３５Ｃ
は第１層目の配線３０Ｄの真上に配置し、配線３５Ｄは
第１層目の配線３０Ｅの真上に配置する。また、配線３
５Ｅは第１層目の配線３０Ｆの真上に配置し、配線３５
Ｆは第１層目の配線３０Ｇの真上に配置する。

【０１３９】次に、図５８に示すように、配線３５Ｃ〜
３５Ｆの上部にＣＶＤ法で酸化シリコン膜３８を堆積
し、次いでその上部にＳＯＧ膜３９をスピン塗布し、さ
らにその上部にＣＶＤ法で酸化シリコン膜４０を堆積し
た後、図５９に示すように、フォトレジストをマスクに
して周辺回路の第１層目の配線３０Ｄ〜３０Ｇの上部の
絶縁膜および第２層目の配線３５Ｃ〜３５Ｆをエッチン
グすることにより、第２層目の配線３５Ｃを貫通して第
１層目の配線３０Ｄに達する接続孔５６、第２層目の配
線３５Ｄを貫通して第１層目の配線３０Ｅに達する接続
孔５７、第２層目の配線３５Ｅを貫通して第１層目の配
線３０Ｆに達する接続孔５８、第２層目の配線３５Ｆを
貫通して第１層目の配線３０Ｇに達する接続孔５９を同
時に形成する。このエッチングは、被エッチング材料お
よびそれらの膜厚がすべての接続孔５６〜５９でほぼ同
じであるため、接続孔５６〜５９のいずれかの内部にエ
ッチング残りが生じたり、第１層目の配線３０Ｄ〜３０
Ｇのいずれかが必要以上に削られたりすることはない。

【０１４０】次に、図６０に示すように、接続孔５６〜
５９の内部にＷのプラグ４４を埋め込んだ後、図６１に
示すように、酸化シリコン膜４０の上部に周辺回路の第
３層目の配線４１Ｄ〜４１Ｇを形成する。

【０１４１】ここで、同図の左端に示す構造は、接続孔
５６に形成されたプラグ４４を通じて第２層目の配線３
５Ｃと第１層目の配線３０Ｄとを電気的に接続するため
の構造である。すなわち、第３層目の配線４１Ｄは、実
際の配線としては使用されないダミー配線であり、第２
層目の配線３５Ｃの上部の接続孔５６の表面を覆うキャ
ップ材として機能する。つまり、実際の配線である第３
層目の配線４１（Ｅ、Ｆ、Ｇ）をパターニングする際に
接続孔５６内のプラグ４４の表面が削られないようにす
るための保護膜である。従って、配線４１Ｄは、接続孔
５６を完全に覆うような平面パターンで形成する必要が
ある。

【０１４２】また、同図の左端から２番目の構造は、接
続孔５７に形成されたプラグ４４を通じて第３層目の配
線４１Ｅ、第２層目の配線３５Ｄおよび第１層目の配線
３０Ｅの３層間を相互に電気的に接続するための構造で
ある。同図の右端から２番目の構造は、接続孔５８に形
成されたプラグ４４を通じて第３層目の配線４１Ｆと第
１層目の配線３０Ｆとを電気的に接続するための構造で
ある。この場合、第２層目の配線３５Ｅは、実際の配線
としては使用されないダミー配線である。同図の右端の
構造は、接続孔５８に形成されたプラグ４４を通じて第
３層目の配線４１Ｇと第２層目の配線３５Ｆとを電気的
に接続するための構造である。この場合、第１層目の配
線３０Ｇは、実際の配線としては使用されないダミー配
線であり、接続孔５９の底部が基板に突き抜けるのを防
いでいる。上記ダミー配線４１Ｄ、３５Ｅ、３０Ｇは、
接続孔５６、５８、５９以外の領域では他の配線に接続
されていない配線である。プラグ４４は導電材料であれ
ばよく、Ｗには限定されない。

【０１４３】図６２は、周辺回路の第１〜第３層目の配
線間の接続の例を示す平面図である。図中の配線４１
Ｈ、４１Ｉは電源線を構成する第３層目の配線、配線４
１Ｊ、４１Ｋは信号線を構成する第３層目の配線であ
り、共にＹセレクト線ＹＳと同層で形成される。配線３
５Ｇ、３５Ｈは信号線を構成する第２層目の配線であ
り、情報蓄積用容量素子Ｃのプレート電極３５と同層で
形成される。配線３０Ｈ〜３０Ｋは第１層目の配線であ
り、ビット線ＢＬ₁,ＢＬ₂ と同層で形成される。

【０１４４】この例では、第２層目の配線３５Ｈと第１
層目の配線３０Ｉとを接続する接続孔６０の上部に第３
層目のダミー配線４１Ｇが形成され、第３層目の配線４
１Ｉと第１層目の配線３０Ｈとを接続する接続孔６１の
途中に第２層目のダミー配線３５Ｉが形成され、第３層
目の配線４１Ｊと第２層目の配線３５Ｈとを接続する接
続孔６２の下部に第１層目のダミー配線３０Ｌが形成さ
れている。また、第３層目の配線４１Ｋと第２層目の配
線３５Ｇと第１層目の配線３０Ｊは、接続孔６３を通じ
て互いに接続されている。これらの接続孔６０〜６３
は、前述した方法で同時に一括して形成される。すなわ
ち、接続孔６０〜６３は、第３層目の配線の形成前に第
１層目の配線に達するように形成される。

【０１４５】このように、本実施の形態の製造方法は、
前記図６１に示すように、ＤＲＡＭの周辺回路の第２層
目の配線と第１層目の配線とを電気的に接続する接続孔
（５６）、第３層目の配線と第２層目の配線と第１層目
の配線とを電気的に接続する接続孔（５７）、第３層目
の配線と第１層目の配線とを電気的に接続する接続孔
（５８）および第３層目の配線と第２層目の配線とを電
気的に接続する接続孔（５９）を同一工程で同時に形成
する。またその際、被エッチング材料およびそれらの膜
厚をすべての接続孔５６〜５９でほぼ同じにする。これ
により、接続孔５６〜５９をほぼ同じ条件で形成するこ
とができるので、周辺回路の配線の接続信頼性を向上さ
せることができる。周辺回路の第２層目の配線３５Ｃ〜
３５Ｆは、情報蓄積用容量素子Ｃの蓄積電極（下部電
極）を形成する工程で同時に形成することもできる。

【０１４６】なお、本実施の形態の製造方法は、情報蓄
積用容量素子Ｃのプレート電極（上部電極）を形成する
工程で周辺回路の配線を同時に形成するが、このとき周
辺回路の抵抗素子を同時に形成することもできる。

【０１４７】図６３は、不良ビットを救済する冗長回路
のヒューズ３５Ｊをプレート電極および周辺回路の第２
層目の配線と同時に形成した例を示している。この例で
は、ヒューズ３５Ｊの両端は、接続孔６４を通じて第３
層目の配線４１Ｍと電気的に接続されている。また、接
続孔６４の下部には、接続孔６４が基板に突き抜けるの
を防止するために第１層目のダミー配線３０Ｍが形成さ
れている。

【０１４８】周辺回路の抵抗素子は、情報蓄積用容量素
子Ｃの蓄積電極（下部電極）を形成する工程で同時に形
成することもできる。また、ビット線ＢＬ₁,ＢＬ₂ を形
成する工程で同時に形成することもできる。

【０１４９】（実施の形態７）ＣＰＵなどの論理ＬＳＩ
とメモリＬＳＩとを同一半導体基板上に形成した１チッ
プマイコンのＲＡＭ部にはＤＲＡＭが使用される。図６
４に示す１チップマイコンは、そのＲＡＭ部に本発明の
ＤＲＡＭを含んでいる。このＤＲＡＭは、例えば前記実
施の形態５のＤＲＡＭと同様、低抵抗のビット線ＢＬを
形成する工程で周辺回路の第１層目の配線を同時に形成
し、情報蓄積用容量素子Ｃのプレート電極を形成する工
程で周辺回路の第２層目の配線を同時に形成し、Ｙセレ
クト線を形成する工程で周辺回路の第３層目の配線を同
時に形成する。

【０１５０】このＤＲＡＭを上記１チップマイコンのＲ
ＡＭ部に使用することにより、ＣＰＵ部や入出力（Ｉ／
Ｏ）回路などの第１層目の配線（Ｍ１）をビット線ＢＬ
を形成する工程で同時に形成し、第２層目の配線（Ｍ
２）をプレート電極を形成する工程で同時に形成し、第
３層目の配線（Ｍ３）をＹセレクト線を形成する工程で
同時に形成することができるので、１チップマイコンの
製造工程を簡略化してその製造コストを低減することが
できる。

【０１５１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１５２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１５３】本発明によれば、メモリアレイの配線層と
周辺回路の配線層を減らすことができるので、ＤＲＡＭ
の製造工程を低減して歩留まりの向上および製造コスト
の低減を図ることができる。

【０１５４】本発明によれば、ゲート電極（ワード線）
を低抵抗化することができるので、所定の数のメモリセ
ルに接続されるワードドライバやセンスアンプの数を減
らすことができ、これにより、チップサイズを縮小して
ＤＲＡＭの集積度を向上させることができる。

【０１５５】本発明によれば、周辺回路のｎチャネル型
ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを接続する
第１層目の配線および第２層目の配線をメモリセルの情
報蓄積用容量素子よりも下層に配置したことにより、こ
れらのＭＩＳＦＥＴのソース領域、ドレイン領域の上部
に形成する接続孔のアスペクト比を小さくすることがで
き、周辺回路の配線の接続信頼性を向上させることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの拡大平面図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭのメモリ
セルを構成する導電層と周辺回路のＭＩＳＦＥＴを構成
する導電層の各パターンを示す平面図である。

【図５】本発明の実施の形態１であるＤＲＡＭのメモリ
アレイとそれに隣接する周辺回路の各一部を示す回路図
である。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２７】本発明の実施の形態１であるＤＲＡＭのゲー
ト電極（ワード線）のシート抵抗とワード線が立ち上が
る時間との関係を示すグラフである。

【図２８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３４】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３５】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３６】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３７】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３８】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３９】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４０】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４１】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４２】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４３】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４４】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４５】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４６】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４７】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４８】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４９】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５０】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５１】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５２】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５３】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５４】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５５】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５６】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５７】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５８】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図５９】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図６０】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図６１】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図６２】本発明の実施の形態６であるＤＲＡＭの周辺
回路の第１〜第３層目の配線間の接続方法を示す平面図
である。

【図６３】本発明の実施の形態６であるＤＲＡＭの冗長
回路のヒューズパターンを示す平面図である。

【図６４】本発明の実施の形態７であるＤＲＡＭを含む
１チップマイコンの配線層の一部を示す平面図である。

【符号の説明】

１ 半導体基板 １Ａ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ層 ６ ｎ型チャネルストッパ層 ７ ゲート酸化膜 ８Ａ、８Ｂ、８Ｃ ゲート電極 ８Ｄ 配線 ９ ｎ型半導体領域 １０ 窒化シリコン膜 １１ サイドウォールスペーサ １２ ｎ^- 型半導体領域 １３ ｎ⁺ 型半導体領域 １４ ｐ^- 型半導体領域 １５ ｐ⁺ 型半導体領域 １６ Ｔｉシリサイド層 １７ 酸化シリコン膜 １８ ＢＰＳＧ膜 １９ 酸化シリコン膜 ２０ プラグ ２１ 接続孔 ２２ 接続孔 ２３ 接続孔 ２４ 接続孔 ２５ 接続孔 ２６ 接続孔 ２７ 窒化シリコン膜 ２８ 多結晶シリコン膜 ２９ サイドウォールスペーサ ３０Ａ〜３０Ｋ 配線 ３０Ｌ、３０Ｍ ダミー配線 ３１ ＳＯＧ膜 ３２ 酸化シリコン膜 ３３ 蓄積電極（下部電極） ３３Ａ〜３３Ｇ 配線 ３４ 容量絶縁膜 ３４Ａ 酸化タンタル膜 ３５ プレート電極（上部電極） ３５Ａ ＴｉＮ膜 ３５Ｂ〜３５Ｈ 配線 ３５Ｉ ダミー配線 ３５Ｊ ヒューズ ３６ プラグ ３７ 接続孔 ３８ 酸化シリコン膜 ３９ ＳＯＧ膜 ４０ 酸化シリコン膜 ４１Ａ〜４１Ｋ 配線 ４１Ｌ ダミー配線 ４１Ｍ 配線 ４２ 接続孔 ４３ 接続孔 ４４ プラグ ４６ 接続孔 ４７ プラグ ４８ 接続孔 ４９接続孔 ５０ 酸化シリコン膜 ５１ 窒化シリコン膜 ５２ 浅溝 ５３ 酸化シリコン膜 ５４ 酸化シリコン膜 ６０〜６４ 接続孔 ＢＬ、ＢＬ₁ 、ＢＬ₂ ビット線 Ｃ 情報蓄積用容量素子 ＤＷＬ ダミーゲート ＭＡＲＹ メモリアレイ ＭＭ メモリマット Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線 ＹＳ Ｙセレクト線（カラム選択線）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田川 哲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (34)

【特許請求の範囲】
1. 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとその上
   部に形成された情報蓄積用容量素子とで構成されるメモ
   リセルを備えたＤＲＡＭを有する半導体集積回路装置で
   あって、前記メモリセル選択用ＭＩＳＦＥＴのゲート電
   極と一体に構成されたワード線のシート抵抗と、前記メ
   モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
   域の一方に接続されるビット線のシート抵抗がそれぞれ
   ２Ω／□以下であることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
   と一体に構成されたワード線のシート抵抗と、前記メモ
   リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
   の一方に接続されるビット線のシート抵抗がそれぞれ１
   Ω／□以下であることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１記載の半導体集積回路装置であ
   って、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
   と一体に構成されたワード線は、少なくとも多結晶シリ
   コン膜とその上部に形成された金属膜または金属シリサ
   イド膜とを含む積層膜で構成されていることを特徴とす
   る半導体集積回路装置。
4. 【請求項４】 請求項１記載の半導体集積回路装置であ
   って、前記ビット線は、前記メモリセル選択用ＭＩＳＦ
   ＥＴの上部に配置され、前記情報蓄積用容量素子は、前
   記ビット線の上部に配置されていることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 請求項１記載の半導体集積回路装置であ
   って、前記ビット線は、金属膜または金属シリサイド膜
   とを含む積層膜で構成されていることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 請求項１記載の半導体集積回路装置であ
   って、前記情報蓄積用容量素子の上部に形成された配線
   のシート抵抗は、前記ビット線のシート抵抗と同一また
   はそれよりも小さいことを特徴とする半導体集積回路装
   置。
7. 【請求項７】 請求項１記載の半導体集積回路装置であ
   って、前記ＤＲＡＭの周辺回路の所定の配線層には、前
   記メモリセル選択用ＭＩＳＦＥＴのゲート電極と一体に
   構成されたワード線と同一製造工程で形成された配線が
   設けられていることを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項１記載の半導体集積回路装置であ
   って、前記ＤＲＡＭの周辺回路の所定の配線層には、前
   記ビット線と同一製造工程で形成された配線が設けられ
   ていることを特徴とする半導体集積回路装置。
9. 【請求項９】 請求項１記載の半導体集積回路装置であ
   って、前記ＤＲＡＭの周辺回路には、前記ビット線と同
   一製造工程で形成された抵抗素子が設けられていること
   を特徴とする半導体集積回路装置。
10. 【請求項１０】 メモリセル選択用ＭＩＳＦＥＴとその
    上部に形成された情報蓄積用容量素子とで構成されるメ
    モリセルを備えたＤＲＡＭを有する半導体集積回路装置
    であって、前記情報蓄積用容量素子の蓄積電極のシート
    抵抗が２Ω／□以下であることを特徴とする半導体集積
    回路装置。
11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    であって、前記ＤＲＡＭの周辺回路の所定の配線層に
    は、前記情報蓄積用容量素子の蓄積電極と同一製造工程
    で形成された配線が設けられていることを特徴とする半
    導体集積回路装置。
12. 【請求項１２】 請求項１０記載の半導体集積回路装置
    であって、前記ＤＲＡＭの周辺回路には、前記情報蓄積
    用容量素子の蓄積電極と同一製造工程で形成された抵抗
    素子が設けられていることを特徴とする半導体集積回路
    装置。
13. 【請求項１３】 メモリセル選択用ＭＩＳＦＥＴとその
    上部に形成された情報蓄積用容量素子とで構成されるメ
    モリセルを備えたＤＲＡＭを有する半導体集積回路装置
    であって、前記情報蓄積用容量素子のプレート電極のシ
    ート抵抗が２Ω／□以下であることを特徴とする半導体
    集積回路装置。
14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    であって、前記ＤＲＡＭの周辺回路の所定の配線層に
    は、前記情報蓄積用容量素子のプレート電極と同一製造
    工程で形成された配線が設けられていることを特徴とす
    る半導体集積回路装置。
15. 【請求項１５】 請求項１３記載の半導体集積回路装置
    であって、前記ＤＲＡＭの周辺回路には、前記情報蓄積
    用容量素子のプレート電極と同一製造工程で形成された
    抵抗素子が設けられていることを特徴とする半導体集積
    回路装置。
16. 【請求項１６】 メモリセル選択用ＭＩＳＦＥＴとその
    上部に形成された情報蓄積用容量素子とで構成されるメ
    モリセルを備えたＤＲＡＭを有する半導体集積回路装置
    の製造方法であって、（ａ）半導体基板上に２Ω／□以
    下のシート抵抗を有するメモリセル選択用ＭＩＳＦＥＴ
    のゲート電極と一体に構成されたワード線を形成する工
    程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのゲート
    電極と一体に構成されたワード線の上部に２Ω／□以下
    のシート抵抗を有し、前記メモリセル選択用ＭＩＳＦＥ
    Ｔのソース領域、ドレイン領域の一方に接続されるビッ
    ト線を形成する工程、を含むことを特徴とする半導体集
    積回路装置の製造方法。
17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    の製造方法であって、前記ビット線の上部に蓄積電極、
    プレート電極の少なくとも一方が２Ω／□以下のシート
    抵抗を有する情報蓄積用容量素子を形成する工程を含む
    ことを特徴とする半導体集積回路装置の製造方法。
18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法であって、前記情報蓄積用容量素子の上部に
    前記ビット線のシート抵抗と同一またはそれよりも小さ
    いシート抵抗を有する配線を形成する工程を含むことを
    特徴とする半導体集積回路装置の製造方法。
19. 【請求項１９】 請求項１６記載の半導体集積回路装置
    の製造方法であって、前記工程（ａ）または前記工程
    （ｂ）で周辺回路の第１層目の配線を形成することを特
    徴とする半導体集積回路装置の製造方法。
20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    の製造方法であって、前記情報蓄積用容量素子の蓄積電
    極またはプレート電極を形成する工程で周辺回路の第２
    層目の配線を形成することを特徴とする半導体集積回路
    装置の製造方法。
21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法であって、前記情報蓄積用容量素子の上部に
    前記情報蓄積用容量素子のプレート電極に積層される配
    線およびＹ選択線を形成する工程で周辺回路の第３層目
    の配線を形成することを特徴とする半導体集積回路装置
    の製造方法。
22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    の製造方法であって、前記第３層目の配線と前記第２層
    目の配線とを接続する第１の接続孔と、前記第３層目の
    配線と前記第１層目の配線とを接続する第２の接続孔
    と、前記第２層目の配線と前記第１層目の配線とを接続
    する第３の接続孔と、前記第３層目の配線と前記第２層
    目の配線と前記第１層目の配線とを接続する第４の接続
    孔のうち、少なくとも２個の接続孔を同時に形成する工
    程を有し、前記少なくとも２個の接続孔を前記第３層目
    の配線と前記第２層目の配線とを絶縁する層間絶縁膜に
    接続孔を形成する工程で同時に形成することを特徴とす
    る半導体集積回路装置の製造方法。
23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    の製造方法であって、前記第３層目の配線と前記第２層
    目の配線とを接続する前記第１の接続孔の下部に、前記
    第１層目の配線と同一工程で形成したダミー配線を配置
    することを特徴とする半導体集積回路装置の製造方法。
24. 【請求項２４】 請求項２２記載の半導体集積回路装置
    の製造方法であって、前記第３層目の配線と前記第１層
    目の配線とを接続する前記第２の接続孔の途中に、前記
    第２層目の配線と同一工程で形成したダミー配線を配置
    することを特徴とする半導体集積回路装置の製造方法。
25. 【請求項２５】 請求項２２記載の半導体集積回路装置
    の製造方法であって、前記第２層目の配線と前記第１層
    目の配線とを接続する前記第３の接続孔の上部に、前記
    第３層目の配線と同一工程で形成したダミー配線を配置
    することを特徴とする半導体集積回路装置の製造方法。
26. 【請求項２６】 メモリセル選択用ＭＩＳＦＥＴとその
    上部に形成された情報蓄積用容量素子とで構成されるメ
    モリセルを備えたＤＲＡＭと、論理ＬＳＩとを同一半導
    体基板上に形成した半導体集積回路装置の製造方法であ
    って、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
    と一体に構成されたワード線のシート抵抗と、前記ビッ
    ト線のシート抵抗をそれぞれ２Ω／□以下とし、前記論
    理ＬＳＩの所定の配線を前記メモリセル選択用ＭＩＳＦ
    ＥＴのゲート電極と一体に構成されたワード線または前
    記ビット線を形成する工程で同時に形成することを特徴
    とする半導体集積回路装置の製造方法。
27. 【請求項２７】 請求項２６記載の半導体集積回路装置
    の製造方法であって、前記ビット線の上部に蓄積電極、
    プレート電極の少なくとも一方が２Ω／□以下のシート
    抵抗を有する導電膜で構成された情報蓄積用容量素子を
    形成し、前記論理ＬＳＩの所定の配線を前記蓄積電極ま
    たは前記プレート電極を形成する工程で同時に形成する
    ことを特徴とする半導体集積回路装置の製造方法。
28. 【請求項２８】 その主面に第１および第２の部分を有
    する半導体基板を用意する工程と、 前記第１の部分および第２の部分に第１導体層を堆積し
    た後、前記導体層をパターニングすることにより、前記
    第１の部分に第１配線を形成し、前記第２の部分に第２
    配線を形成する工程と、 前記半導体基板上に、前記第１配線および第２配線を覆
    うように第１絶縁膜を堆積する工程と、 前記第１の部分および前記第２の部分に第２導体層を堆
    積した後、前記導体層をパターニングすることにより、
    前記第１の部分において前記第１配線と重なるように第
    ３配線を形成し、前記第２の部分において前記第２配線
    と重なるように第４配線を形成する工程と、 前記半導体基板上に、前記第３配線および第４配線を覆
    うように第２絶縁膜を堆積する工程と、 前記第１の部分であって、前記第１配線と第３配線とが
    重なる部分に、前記第２絶縁膜、第３配線、第１絶縁膜
    を貫通し、前記第１配線の表面を露出する第１接続孔
    と、前記第２の部分であって、前記第２配線と第４配線
    とが重なる部分に、前記第２絶縁膜、第４配線、第１絶
    縁膜を貫通し、前記第２配線の表面を露出する第２接続
    孔とを形成する工程と、 前記第１接続孔および第２接続孔に第３導体層を埋め込
    む工程と、 前記第１の部分および第２の部分に第４導体層を堆積し
    た後、前記第４導体層をパターニングすることにより、
    前記第１の部分において、前記第１接続孔を覆うように
    第５配線を形成し、前記第２の部分において、前記第２
    接続孔を覆うように第６配線を形成する工程とを有する
    半導体集積回路装置の製造方法であって、 前記第１接続孔内の第３導体層は、前記第１配線、第３
    配線、第５配線を電気的に接続し、前記第２接続孔内の
    第３導体層は、前記第２配線、第４配線を電気的に接続
    し、 前記第６配線は、前記第４導体層のパターニング時に前
    記第２接続孔内の第３導体層を保護することを特徴とす
    る半導体集積回路装置の製造方法。
29. 【請求項２９】 その主面に第１および第２の部分を有
    する半導体基板を用意する工程と、 前記第１の部分および第２の部分に第１導体層を堆積し
    た後、前記導体層をパターニングすることにより、前記
    第１の部分に第１配線を形成し、前記第２の部分に第２
    配線を形成する工程と、 前記半導体基板上に、前記第１配線および第２配線を覆
    うように第１絶縁膜を堆積する工程と、 前記第１の部分および前記第２の部分に第２導体層を堆
    積した後、前記導体層をパターニングすることにより、
    前記第１の部分において前記第１配線と重なるように第
    ３配線を形成し、前記第２の部分において前記第２配線
    と重なるように第４配線を形成する工程と、 前記半導体基板上に、前記第３配線および第４配線を覆
    うように第２絶縁膜を堆積する工程と、 前記第１の部分であって、前記第１配線と第３配線とが
    重なる部分に、前記第２絶縁膜、第３配線、第１絶縁膜
    を貫通し、前記第１配線の表面を露出する第１接続孔
    と、前記第２の部分であって、前記第２配線と第４配線
    とが重なる部分に、前記第２絶縁膜、第４配線、第１絶
    縁膜を貫通し、前記第２配線の表面を露出する第２接続
    孔とを形成する工程と、 前記第１接続孔および第２接続孔に第３導体層を埋め込
    む工程と、 前記第１の部分および第２の部分に第４導体層を堆積し
    た後、前記第４導体層をパターニングすることにより、
    前記第１の部分において、前記第１接続孔を覆うように
    第５配線を形成し、前記第２の部分において、前記第２
    接続孔を覆うように第６配線を形成する工程とを有する
    半導体集積回路装置の製造方法であって、 前記第１接続孔内の第３導体層は、前記第１配線、第３
    配線、第５配線を電気的に接続し、前記第２接続孔内の
    第３導体層は、前記第４配線、第６配線を電気的に接続
    することを特徴とする半導体集積回路装置の製造方法。
30. 【請求項３０】 その主面に第１および第２の部分を有
    する半導体基板を用意する工程と、 前記第１の部分および第２の部分に第１導体層を堆積し
    た後、前記導体層をパターニングすることにより、前記
    第１の部分に第１配線を形成し、前記第２の部分に第２
    配線を形成する工程と、 前記半導体基板上に、前記第１配線および第２配線を覆
    うように第１絶縁膜を堆積する工程と、 前記第１の部分および前記第２の部分に第２導体層を堆
    積した後、前記導体層をパターニングすることにより、
    前記第１の部分において前記第１配線と重なるように第
    ３配線を形成し、前記第２の部分において前記第２配線
    と重なるように第４配線を形成する工程と、 前記半導体基板上に、前記第３配線および第４配線を覆
    うように第２絶縁膜を堆積する工程と、 前記第１の部分であって、前記第１配線と第３配線とが
    重なる部分に、前記第２絶縁膜、第３配線、第１絶縁膜
    を貫通し、前記第１配線の表面を露出する第１接続孔
    と、前記第２の部分であって、前記第２配線と第４配線
    とが重なる部分に、前記第２絶縁膜、第４配線、第１絶
    縁膜を貫通し、前記第２配線の表面を露出する第２接続
    孔とを形成する工程と、 前記第１接続孔および第２接続孔に第３導体層を埋め込
    む工程と、 前記第１の部分および第２の部分に第４導体層を堆積し
    た後、前記第４導体層をパターニングすることにより、
    前記第１の部分において、前記第１接続孔を覆うように
    第５配線を形成し、前記第２の部分において、前記第２
    接続孔を覆うように第６配線を形成する工程とを有する
    半導体集積回路装置の製造方法であって、 前記第１接続孔内の第３導体層は、前記第１配線、第３
    配線、第５配線を電気的に接続し、前記第２接続孔内の
    第３導体層は、前記第２配線、第６配線を電気的に接続
    することを特徴とする半導体集積回路装置の製造方法。
31. 【請求項３１】 その主面に第１および第２の部分を有
    する半導体基板を用意する工程と、 前記第１の部分および第２の部分に第１導体層を堆積し
    た後、前記導体層をパターニングすることにより、前記
    第１の部分に第１配線を形成し、前記第２の部分に第２
    配線を形成する工程と、 前記半導体基板上に、前記第１配線および第２配線を覆
    うように第１絶縁膜を堆積する工程と、 前記第１の部分および前記第２の部分に第２導体層を堆
    積した後、前記導体層をパターニングすることにより、
    前記第１の部分において前記第１配線と重なるように第
    ３配線を形成する工程と、 前記半導体基板上に、前記第３配線を覆うように第２絶
    縁膜を堆積する工程と、 前記第１の部分に、前記第２配線の表面を露出する第１
    接続孔を形成し、前記第２の部分に、前記第２配線の表
    面を露出する第２接続孔を形成する工程と、 前記第１の部分および第２の部分に第３導体層を堆積し
    た後、前記第３導体層をパターニングすることにより、
    前記第１の部分において、前記第１接続孔を覆うように
    第４配線を形成し、前記第２の部分において、前記第２
    接続孔を覆うように第５配線を形成する工程とを有する
    半導体集積回路装置の製造方法であって、 前記第１配線は、平面的に前記第１接続孔と重なること
    を特徴とする半導体集積回路装置の製造方法。
32. 【請求項３２】 請求項３１記載の半導体集積回路装置
    の製造方法であって、前記第３導体層の形成に先だっ
    て、前記第１接続孔および第２接続孔に埋め込まれる第
    ４導体層を形成する工程を有することを特徴とする半導
    体集積回路装置の製造方法。
33. 【請求項３３】 メモリセル選択用ＭＩＳＦＥＴと情報
    蓄積用容量素子とが直列に接続された複数のメモリセル
    と、これらのメモリセルに接続され、互いに直交する方
    向に延びる複数のワード線および複数のビット線とを有
    する複数のメモリセルアレイと、前記複数のメモリセル
    アレイ間に位置する周辺回路とを有する半導体集積回路
    装置の製造方法であって、 前記メモリセルアレイが形成される第１の部分と、前記
    周辺回路が形成される第２の部分とを有する半導体基板
    を用意する工程と、 前記半導体基板上に第１導体層を形成した後、前記第１
    導体層をパターニングすることにより、前記第１の部分
    に前記ビット線を構成する複数の第１配線を形成し、前
    記第２の部分に第２配線および第３配線を形成する工程
    と、 前記第１配線、第２配線、第３配線の上部に第１絶縁膜
    を堆積する工程と、 前記第１絶縁膜上に第２導体層を形成した後、前記第２
    導体層をパターニングすることにより、前記第１の部分
    において、複数のメモリセルに対して共通に前記情報蓄
    積用容量素子の他方の電極を形成し、前記第２の部分に
    おいて、前記第２配線の上部に第４配線を形成する工程
    と、 前記情報蓄積用容量素子の他方の電極および前記第４配
    線の上部に第２絶縁膜を堆積する工程と、 前記第２の部分において、前記第２絶縁膜に前記第４配
    線の表面を露出する第１接続孔を形成し、前記第１絶縁
    膜および第２絶縁膜に前記第３配線の表面を露出する第
    ２接続孔を形成する工程とを有し、 前記第２配線は、前記第１接続孔の下部に位置すること
    を特徴とする半導体集積回路装置の製造方法。
34. 【請求項３４】 請求項３３記載の半導体集積回路装置
    の製造方法であって、前記情報蓄積用容量素子の他方の
    電極を、前記情報蓄積用容量素子の一方の電極よりも薄
    い膜厚で形成することを特徴とする半導体集積回路装置
    の製造方法。