KR100863780B1 - 반도체집적회로장치의 제조방법 및 반도체집적회로장치 - Google Patents

반도체집적회로장치의 제조방법 및 반도체집적회로장치 Download PDF

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Abstract

게이트전극(7)(워드선(WL))의 측벽에 산화실리콘막에 의해 구성되는 측벽절연막(11)을 형성하고, 비트선용량의 주요한 성분인 대(對)워드선 용량성분을 작게 한다. 또, 콘택트홀(12)의 상부의 산화실리콘막(31)을 드라이 에칭하여 게이트전극(7)(워드선(WL))의 스페이스 상부에 비트선접속용 개공을 형성할 때, 산화실리콘막(31)의 하층에 에칭스토퍼가 되는 질화실리콘막(19)을 설치하고, 개공의 저부가 캡절연막(9)의 상면보다도 하방에 후퇴하는 양을 저감한다.

Description

반도체집적회로장치의 제조방법 및 반도체집적회로장치{METHOD OF PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체집적회로장치 및 그 제조기술에 관하여, 특히, DRAM(Dynamic Random Access Memory)를 갖는 반도체집적회로장치 및 그 제조에 적용하여 유효한 기술에 관한 것이다.
반도체집적회로장치의 제조프로세스에서는 반도체기판상에 퇴적한 산화실리콘막을 에칭하여 개공을 형성할 때, 개공의 저부에 노출하는 하층의 산화실리콘막이 과잉으로 에칭되는 것을 방지하기 위해, 상층의 산화실리콘막과 하층의 산화실리콘막과의 사이에 질화실리콘막을 설치하고, 이것을 에칭의 스토퍼로 하여 이용하는 것이 행해지고 있다(예를 들면, 일본 특개평11-26574호 공보 등).
또, 최근의 대용량DRAM 등의 제조프로세스에서는 미세화된 워드선의 스페이스에 비트선 및 용량소자와 반도체기판을 접속하기 위한 개공을 형성할 때, 워드선의 상부를 덮는 절연막(캡절연막)과 측벽을 덮는 절연막(측벽절연막)을 질화실리콘막으로 구성하고, 산화실리콘막과 질화실리콘막과의 에칭레이트차를 이용함으로써, 상기 개공을 워드선의 스페이스에 대하여 자기정합적으로 형성하는 셀프어라인ㆍ콘 택트(Silf Align Contact;SAC)기술이 채용되어 있다(예를 들면, 일본 특개평9-252098호 공보 등).
또, 일본 특개2000-77622호 공보는 워드선의 캡절연막과 측벽절연막을 산화실리콘막으로 구성한 DRAM에 관한 것이지만, 워드선의 상부의 층간절연막을 에칭하여 개공을 형성할 때에 산화실리콘막에서 이루어지는 측벽절연막이 에칭되는 것을 방지하기 때문에, 상기 층간절연막을 질화실리콘막과 그 상부에 형성한 산화실리콘막으로 구성하고, 하층의 질화실리콘막을 에칭의 스토퍼로서 이용한는 기술을 개시하고 있다.
본 발명자는 256메가비트(Mbit)DRAM 및 1기가비트(Gbit)DRAM의 개발을 진행하는 가운데, 리프레시 시간간격을 갈게 하기 위한 하나의 대책으로서, 비트선용량의 저감을 도모할 것을 검토하고 있다.
비트선용량의 성분은 대인접비트선, 대기판, 대축적전극, 대워드선 및 대플레이트전극으로 나눌 수 있지만, 비트선의 상방에 정보축적용 용량소자를 배치하는 이른바 커패시터ㆍ오버ㆍ비트라인(Capacitor Over Bitline;COB)구조의 메모리셀의 경우는 비트선과 워드선과의 거리가 가까워지기 때문에, 대원드선 용량성분이 최대의 성분이 된다. 따라서, 비트선 용량을 저감하기 위해서는 대워드선용량을 저감하는 것이 최우선과제가 된다.
앞에 서술한 바와 같이, 셀프어라인ㆍ콘택트(Silf Align Contact;SAC)기술을 채용하는 종래의 제조프로세스에서는 워드선의 상부와 측벽을 산화실리콘막에 대한 에칭선택비가 큰 질화실리콘막으로 덮어 있다. 그러나, 질화실리콘막의 비유전율은 산화실리콘막의 그 보다도 약 2배정도 크기 때문에, 워드선의 상부와 측벽을 질화실리콘막으로 덮으면, 비트선의 대워드선용량이 커져 버린다.
한편, 비트선의 대워드선용량을 저감하기 때문에, 워드선의 측벽절연막 혹은 캡절연막을 산화실리콘막으로 구성한 경우는 워드선의 스페이스에 비트선과 기판을 접속하는 개공(콘택트홀)을 형성할 때에 측벽절연막 혹은 캡절연막이 깊게 깎아져, 개공의 저부가 워드선에 근접해버리기 때문에, 이 경우도 비트선의 대워드선용량이 커져버린다.
본 발명의 목적은 메모리셀 사이즈가 미세화된 DRAM의 비트선용량을 저감할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 서술 및 첨부도면에서 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명의 반도체집적회로장치는 반도체기판상에 서로 병행하여 연재하도록 형성된 복수의 제 1도체편과, 상기 제 1도체편의 측벽에 형성된 산화실리콘막에서 이루어지는 제 1측벽절연막과, 상기 제 1도체편 사이에 형성된 제 2도체편과, 상기 복수의 제 1 및 제 2도체편의 상부에 형성된 질화실리콘막으로 이루어지는 제 1절연막과, 상기 제 1절연막의 상부에 형성된 산화실리콘막으로 이루어지는 제 2절연막을 갖고, 상기 복수의 제 2도체편의 각각의 상부의 상기 제 1 및 제 2절연막에는 제 1개공이 형성되고, 상기 제 1개공의 내부에는 상기 제 2도체편에 전기적으로 접속된 제 3도체편이 형성되어 있는 것이다.
본 발명의 반도체집적회로장치의 제조방법은 이하의 공정을 갖고 있다.
반도체기판상에 제 1도체편을 형성하고, 제 1도체편 및 반도체기판의 상부에 제 1절연막을 형성하는 공정과, 상기 제 1도체편 사이에 위치하도록, 상기 제 1절연막에 제 1개공을 형성한 후, 상기 제 1개공의 측벽에 산화실리콘막으로 이루어지는 제 1측벽절연막을 형성하는 공정과, 상기 제 1개공의 내부에 제 2도체편을 형성하는 공정과, 상기 제 1 및 제 2도체편의 상부에 질화실리콘막으로 이루어지는 제 2절연막을 형성하고, 상기 제 2절연막의 상부에 산화실리콘막으로 이루어지는 제 3절연막을 형성하는 공정과, 상기 제 1개공의 상부의 상기 제 3절연막 및 상기 제 2 절연막에 제 2개공을 형성하고, 상기 제 2개공의 저부에 상기 제 2도체편을 노출시킨 후, 상기 제 2개공의 내부에 상기 제 2도체편에 전기적으로 접속된 제 3도체편을 형성하는 공정.
도 1은 본 발명의 하나의 실시예인 DRAM를 형성한 반도체칩의 전체편면도이다.
도 2는 본 발명의 하나의 실시예인 DRAM를 구성을 나타내는 반도체기판의 요부 단면도이다.
도 3은 본 발명의 하나의 실시예인 DRAM의 구성을 나타내는 반도체기판의 요부 단면도이다.
도 4는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 5는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 6은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 7은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 8은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 9는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 10은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 11은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 12는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 13은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 14는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 15는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 16은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 17은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 18은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 19는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 20은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 21은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 22는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 23은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 24는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 25는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 26은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 27은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 28은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 29는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 30은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 31은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 32는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 33은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 34는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 35는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 36은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 37(a)은 슬릿모양(홈모양)의 개공부를 갖는 내에칭마스크를 사용하여 형성한 콘택트홀의 개략평면도, (b) 및 (c)는 구멍모양의 개공부를 갖는 내에칭마스크를 사용하여 형성한 콘택트홀의 개략평면도이다.
도 38은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 39는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 40은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 41은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 42는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 43은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판 의 요부 단면도이다.
도 44는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 45는 본 발명자가 검토한 문제점을 설명하는 단면도이다.
도 46은 본 발명자가 검토한 문제점을 설명하는 단면도이다.
도 47은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 48은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 49는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 50은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 51은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 52는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 53은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 54는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판 의 요부 단면도이다.
도 55는 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 56은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 57은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 58은 본 발명의 하나의 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 59는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 60은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 61은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 62는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 63은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 64는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 65는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 66은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 67은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 68은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 69는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 70은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 71은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 72는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 73은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 74는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 75는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 76은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 77은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 78은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 79는 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 80은 본 발명의 다른 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전도에 있어서, 동일한 기능을 갖는 것에서는 동일한 부호를 붙이고, 그 반복한 설명은 생략한다.
(실시예 1)
도 1은 본 실시예의 DRAM(Dynamic Random Access Memory)가 형성된 반도체칩(1A)의 전체평면도이다.
장방형의 반도체칩(1A)의 주면에는 예를 들면, 256Mbit(메가비트)의 기억용량을 갖는 DRAM가 형성되어 있다. 이 DRAM는 복수의 메모리 어레이(MARY)로 이루어지는 기억부와 그들의 주의에 배치된 주변화로부(PC)를 갖고 있다. 또, 반도체칩(1A)의 중앙부에는 와이어나 범프전극 등이 접속되는 복수의 본딩패드(BP)가 일렬로 배치되어 있다.
도 2는 메모리 어레이(MARY)의 일단부를 나타내는 반도체기판(이하, 기판이라 한다)의 단면도이다.
예를 들면, p형의 단결정실리콘으로 이루어지는 기판(1)의 주면에는 p형웰(2)이 형성되어 있고, p형웰(2)에는 소자분리홈(4)이 형성되어 있다. 이 소자분리홈(4)에 위해 주의를 규정된 p형웰(2)의 액티브영역에는 복수의 메모리셀이 형성되어 있다. 메모리셀의 각각은 n채널형MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 의해 구성된 1개의 메모리셀 선택용MISFETQt와 그 상부에 형성된 1개의 정보축적용 용량소자(C)에 의해 구성되어 있다. 메모리셀 선택용MISFETQt는 주로서 게이트절연막(6), 액티브영역 이외의 영역에 있어서 워드선(WL)을 구성하는 게이트전극(7) 및 1쌍의 n형반도체영역(소스, 드레인영역)(8)에 의해 구성되어 있다. 게이트전극(7)(워드선(WL))은 예를 들면, P(인)가 도프된 n형다결정 실리콘막, WN(질화텅스텐)막 및 W(텅스텐)막을 적층한 3층의 도전체막에 의해 구성되어 있다.
도 3은 주변회로부(PC)의 일부를 나타내는 기판(1)의 단면도이다. 주변회로부(PC)의 기판(1)에는 p형웰(2) 및 n형웰(3)이 형성되어 있다. p형웰의 액티브영역 에는 n채널형MISFETQn가 형성되고, n형웰(3)의 액티브영역에는 p채널형MISFETQp가 형성되어 있다. n채널형MISFETQn는 주로서 게이트절연막(6), 게이트전극(7) 및 한쌍의 n+형반도체영역(소스, 드레인영역)(17)에 의해 구성되고, p채널형MISFETQp는 주로서 게이트절연막(6), 게이트전극(7) 및 한쌍의 p+형반도체영역(소스, 드레인영역)(18)에 의해 구성되어 있다. 즉, 주변회로부(PC)는 n채널형MISFETQn와 p채널형MISFETQp를 조합한 상보형MISFET에 의해 구성되어 있다.
도 2에 도시하듯이, 메모리셀 선택용MISFETQt의 게이트전극(7)(워드선(WL))의 측벽에는 2층의 측벽절연막(10, 11)이 형성되어 있다. 외측의 측벽절연막(11)은 예를 들면, 30nm정도의 막두께를 갖는 산화실리콘막에 의해 구성되어, 내측의 측벽절연막(10)은 제 1의 측벽절연막(11)보다도 얇은 막두께(예를 들면, 10nm ~ 15nm정도)의 질화실리콘막에 의해 구성되어 있다. 산화실리콘막에 의해 구성된 측벽절연막(11)의 높이는 게이트전극(7)(워드선(WL))의 윗면보다도 높고, 또한 게이트전극(7)(워드선(WL))의 상부를 덮어 있는 캡절연막(9)의 상단부보다도 낮게 되어 있다.
게이트전극(7), 7의 스페이스에는 상기 2층의 측벽절연막(10, 11)의 의해 주의를 둘러싸인 콘택트홀(개공)(12, 13)이 형성되어 있고, 콘택트홀(12, 13)의 내부에는 예를 들면, P(인)가 도프된 n형다결정 실리콘막에 의해 구성된 플러그(도체층)(14)가 매입되어 있다.
메모리셀 선택용MISFETQt의 상부에는 2층의 절연막(하층에서 순서대로 질화 실리콘막(19) 및 산화실리콘막(31))이 형성되어 있고, 산화실리콘막(31)의 상부에는 메모리셀에 대해 데이터의 기입 및 독출을 행하는 비트선(BL)이 형성되어 있다. 비트선(BL)은 예를 들면, W(텅스텡)와 같은 메탈막에 의해 구성되어 있다. 비트선(BL)은 산화실리콘막(31) 및 질화실리콘막(19)에 형성된 스루홀(32)과 그 하부의 상기 콘택트홀(12)을 통해 메모리셀 선택용MISFETQt의 n형반도체영역(소스, 드레인)(8)의 한쪽과 전기적으로 접속되어 있다. 스루홀(32)의 내부에는 예를 들면, TiN막의 상부에 W막을 적층한 메탈막에 의해 구성되는 플러그(33)가 매입되어 있다.
비트선(BL)의 상부에는 산화실리콘막(34) 및 질화실리콘막(35)이 형성되어 있고, 질화실리콘막(35)의 상부에는 정보축적용 용량소자(C)가 형성되어 있다. 정보축적용 용량소자(C)는 질화실리콘막(35)의 상부의 두꺼운 막두께의 산화실리콘막(39)을 에칭하여 형성한 깊은 홈(40)의 내부에 형성된 하부전극(41)과, 하부전극(41)의 상부에 형성된 용량절연막(42) 및 상부전극(43)에 의해 구성되어 있다.
정보축적용 용량소자(C)의 하부전극(41)은 예를 들면, Ru(루테늄)막에 의해 구성되고, 스루홀(36) 및 그 하부의 콘택트홀(13)을 통해 메모리셀 선택용MISFETQt의 n형반도체영역(소스, 드레인)(8)의 다른쪽과 전기적으로 접속되어 있다. 용량절연막(42)은 예를 들면, BST(BaXSr1-XTiO3;Barium Strontium Titanate)막에 의해 구성되고, 상부전극(43)은 예를 들면, Ru막에 의해 구성되어 있다. 이 정보축적용 용량 소자(C)의 상부에는 산화실리콘막(51)을 통해 Al합금배선(52)이 형성되어 있다.
도 3에 도시하듯이, 주변회로부(PC)의 n채널형MISFETQn 및 p채널형MISFETQp의 각각의 측벽에는 2층의 측벽절연막(10, 21)이 형성되어 있다. 외측의 측벽절연막(21)은 예를 들면, 70nm정도의 막두께를 갖는 산화실리콘막에 의해 구성되어, 내측의 측벽절연막(10)은 앞에서 서술한 메모리셀 선택용MISFETQt의 측벽절연막(10)과 동일한 질화실리콘막에 의해 구성되어 있다.
n채널형MISFETQn의 상부에는 제 1층배선(44, 45)이 형성되어, p채널형MISFETQp의 상부에는 제 1층배선(46, 47)이 형성되어 있다. 이들의 제 1층배선(44 ~ 47)은 앞에서 서술한 비트선(BL)과 동일한 메탈막에 의해 구성되어, 비트선(BL)을 형성하는 공정으로 동시에 형성된다.
제 1층배선(44, 45)은 그 하부의 절연막(산화실리콘막(31), 질화실리콘막(19) 및 산화실리콘막(22))에 형성된 콘택트홀(48)을 통해 n채널형MISFETQn의 n+형반도체영역(소스, 드레인영역)(17)과 전기적으로 접속되어 있다. 또, 제 1층배선(46, 47)은 그 하부의 절연막(산화실리콘막(31), 질화실리콘막(19) 및 산화실리콘막(22))에 형성된 콘택트홀(49)을 통해 p채널형MISFETQp의 p+형반도체영역(소스, 드레인영역)(18)과 전기적으로 접속되어 있다. 콘택트홀(48, 49)의 내부에는 예를 들면, TiN막의 상부에 W막을 적층한 메탈막에 의해 구성되는 플러그(33)가 매입되어 있다.
제 1층배선(44 ~ 47)의 상부에는 하층에서 순서대로 산화실리콘막(34), 질화 실리콘막(35), 두꺼운 막두께의 산화실리콘막(39) 및 산화실리콘막(51)이 형성되어, 산화실리콘막(51)의 상부에는 제 2층배선인 Al합금배선(53, 54)이 형성되어 있다. Al합금배선(53)은 그 하부의 절연막(산화실리콘막(51), 산화실리콘막(39), 질화실리콘막(35) 및 산화실리콘막(34))에 형성된 스루홀(55)을 통해 제 1층배선(44)과 전기적으로 접속되어 있다. 스루홀(55)의 내부에는 예를 들면, TiN막의 상부에 W막을 적층한 메탈막에 의해 구성되는 플러그(56)가 매입되어 있다.
다음으로, 상기와 같이 구성된 본 실시예의 DRAM의 제조방법을 도 4 ~ 도 58을 인용하여 공정순으로 설명한다.
우선, 도 4(메모리 어레이의 일단부를 나타내는 평면도), 도 5(도 4의 A-A'선을 따른 단면도) 및 도 6(주변회로부의 일부를 나타내는 단면도)에 도시하듯이, 기판(1)의 주면에 소자분리영역에 소자분리홈(4)을 형성한다. 소자분리홈(4)은 기판(1)의 주면을 에칭해서 깊이 300 ~ 400nm정도의 홈을 형성하고, 이어서 이 홈의 내부를 포함하는 기판(1)상에 CVC법으로 막두께 600nm정도의 산화실리콘막(5)을 퇴적한 후, 홈 외부의 불필요한 산화실리콘막(5)을 화학기계연마(Chemical Mechanical Polishing;CMP)법으로 연마, 제거함으로써 형성한다. 도 4에 도시하듯이, 소자분리홈(4)을 형성함으로써, 메모리 어레이에는 주위가 소자분리홈(4)으로 둘러싸인 홀쪽한 섬 모양의 패턴을 갖는 다수의 액티브영역(L)이 형성된다.
다음으로 도 7(메모리 어레이의 하나의 단부를 나타내는 단면도) 및 도 8(주변회로부의 일부를 나타내는 단면도)에 도시하듯이, 기판(1)의 일부에 B(붕소)를 이온주입하고, 다른 일부에 P(인)를 이온주입한 후, 기판(1)을 열처리하여 이들의 불순물을 기판(1)내에 확산시킴으로써, p형웰(2) 및 n형웰(3)을 형성한다.
다음으로, 도 9, 도 10 및 도 11에 도시하듯이, 기판(1)을 열산화해서 p형웰(2) 및 n형웰(3)의 각각의 표면에 막두께 6nm ~ 7nm정도의 산화실리콘으로 이루어지는 게이트절연막(6)을 형성하고, 이어서 게이트절연막(6)의 상부에 메모리셀 선택용MISFETQt, n채널형MISFETQn 및 p채널형MISFETQp의 각각의 게이트전극(7)을 형성한다. 게이트전극(7)을 형성하기 위해서는 예를 들면, P(인)을 도프한 막두께 70nm정도의 n형다결정 실리콘막을 게이트절연막(6)상에 CVD법으로 퇴적하고, 이어서 그 상부에 막두께 5nm정도의 WN(질화덩스텐)막 및 막두께 60nm정도의 W(덩스텐)막을 스퍼터링법으로 퇴적하고, 또한 그 상부에 막두께 200nm정도의 캡절연막(9)을 퇴적한 후, 포토레지스트막을 마스크로 하여 이들의 막을 드라이 에칭 한다. 캡절연막(9)은 질화실리콘막(또는 산화실리콘막과 질화실리콘막과의 적층막)으로 구성한다. 게이트전극(7)은 폴리사이드막(다결정 실리콘막과 고융해점 금속규화물막과의 적층막)으로 구성해도 좋다.
도 9에 도시하듯이, 메모리셀 선택용MISFETQt의 게이트전극(7)은 액티브영역(L) 이외의 영역에서 워드선(WL)을 구성하고, 액티브영역(L)의 장변과 비스듬하게 교차하는 방향으로 연재한다. 메모리셀 선택용MISFETQt의 게이트전극(7)의 게이트길이는 예를 들면, 0.13□m ~ 1.4□m정보, 인접하는 게이트전극(7)(워드선(WL))와의 스페이스는 예를 들면, 0.12□m정도이다.
다음으로, 도 12 및 도 13에 도시하듯이, p형웰(2)에 As(비소)를 이온을 주입함으로써, 메모리 어레이의 p형웰(2)에 n형반도체영역(소스, 드레인영역)(8)을 형성하고, 주변회로부의 p형웰(2)에 n-형반도체영역(15)을 형성한다. 또, 주변회로부의 n형웰(3)에 B(붕소)를 이온을 주입함으로써, p-형반도체영역(16)을 형성한다. 여기까지의 공정에 의해, 메모리셀 선택용MISFETQt가 대략 완성한다.
다음으로, 도 14 및 도 15에 도시하듯이, 기판(1)상에 CVD법으로 막두께 10nm ~ 15nm정도의 얇은 질화실리콘막(10A)을 퇴적한 후, 그 상부에 CVD법으로 막두께 70nm정도의 산화실리콘막(21A)을 퇴적함으로써, 게이트전극(7)(워드선(WL))의 스페이스를 산화실리콘막(21A)으로 매입한다. 산화실리콘막(21A)은 게이트전극(7)(워드선(WL))의 스페이스의 2분의 1보다 큰 막두께로 퇴적하고, 이 스페이스에 공극이 생기지 않도록 한다. 질화실리콘막(10A)은 뒤의 공정에서 게이트전극(7)의 스페이스에 콘택트홀(개공)을 형성하기 위한 드라이 에칭을 행할 때, 소자분리홈(4)의 내부의 산화실리콘막(5)이 깎아지는 것을 막는 에칭스토퍼로서 사용된다. 따라서, 산화실리콘막(5)의 깎음 양이 문제가 되지 않는 것과 같은 경우는 질화실리콘막(10A)을 생략해도 좋다.
다음으로, 도 16에 도시하듯이, 주변회로부의 산화실리콘막(21A) 및 질화실리콘막(10A)을 이방적으로 에칭해서 게이트전극(7)의 측벽에 2층의 측벽절연막(21, 10)을 형성한다. 다음으로, 도 17에 도시하듯이, 주변회로부의 p형웰(2)에 P(인)를 이온 주입함으로써, n+형반도체영역(소스, 드레인영역)(17)을 형성하고, n형웰(3)에 B(붕소)를 이온 주입함으로써, p+형반도체영역(소스, 드레인영역)(18)을 형성한다. 여기까지의 공정에 의해, 주변회로부의 n채널형MISFETQn 및 p채널형MISFETQp가 대략완성한다.
다음으로, 도 18 및 도 19에 도시하듯이, 기판(1)상에 CVD법으로 막두께 600nm정도의 두꺼운 산화실리콘막(22)을 퇴적한 후, 이 산화실리콘막(22)을 화학기계연마법으로 연마, 평탄화 함으로써, 산화실리콘막(22)의 표면 높이를 메모리 어레이와 주변회로부로 균일로 한다. 이 때, 캡절연막(9)의 일부를 구성하는 질화실리콘막을 연마의 스토퍼에 이용하여, 산화실리콘막(22)의 표면 높이를 캡절연막(9)의 상면까지 후퇴시켜도 좋다.
다음으로, 도 20 및 도 21(도 9의 B-B선을 따른 단면도)에 도시하듯이, 산화실리콘막(22)의 상부에 CVD법으로 막두께 10nm정도의 얇은 산화실리콘막(23)을 퇴적하고, 이어서 산화실리콘막(23)의 상부에 CVD법으로 막두께 70nm정도의 다결정 실리콘막(24A)을 퇴적한 후, 다결정 실리콘막(24A)의 상부에 막두께 60nm정도의 반사방지막(25) 및 막두께 400nm정도의 포토레지스트막(26)을 스핀도포한다. 산화실리콘막(23)은 화학기계연마법으로 연마되었을 때 생긴 하층의 산화실리콘막(22)의 표면의 미세한 상처를 보수하기 위해 퇴적한다.
다음으로, 도 22 및 도 23에 도시하듯이, 포토레지스트막(26)을 마스크로 하여 반사방지막(25) 및 다결정 실리콘막(24A)의 각각의 일부를 드라이 에칭 함으로써, 내에칭마스크(24)를 형성한다. 도 24는 다결정 실리콘막(24A)에 의해 구성된 상기 내에칭마스크(24)의 패턴(그레이의 착색을 실시한 부분)을 나타내는 평면도이다. 도시한 바와 같이, 내에칭마스크(24)는 메모리 어레이를 가로지르고 액티브영 역(L)의 장변방향으로 연재하는 홀쪽한 슬릿 모양 또는 홈 모양의 개공(27)을 갖고 있다. 게이트전극(7)의 스페이스에 콘택트홀(개공)(12, 13)을 형성하기 위한 내에칭마스크(24)에 이와 같은 슬릿 모양(홈 모양)의 개공부(27)를 설치한 이유에 대해서는 뒤에 서술한다.
다음으로, 포토레지스트막(26) 및 방사방지막(25)을 제거한 후, 도 25 및 도 26에 도시하듯이, 내에칭마스크(24)를 마스크로 하여 개공(27)내의 산화실리콘막(23, 22, 21A)을 드라이 에칭 함으로써, n형반도체영역(소스, 드레인영역)(8)의 상부, 즉 게이트전극(7)의 스페이스에 콘택트홀(개공)(12, 13)을 형성한다. 콘택트홀(12, 13)의 한쪽(콘택트홀(12))은 n형반도체영역(소스, 드레인영역)(8)의 한쪽과 비트선(BL)과를 접속하기 위해 사용되고, 다른쪽(콘택트홀(13))은 n형반도체영역(소스, 드레인영역)(8)의 다른쪽과 정보축적용 용량소자(C)의 하부전극(41)을 접속하기 위해 사용된다.
상기 산화실리콘막(23, 22, 21A)의 드라이 에칭은 캡절연막(9)의 일부를 구성하는 질화실리콘막 및 질화실리콘막(10A)을 에칭스토퍼로 하여 행한다. 이것에 의해 산화실리콘막(21A, 22, 23)을 드라이 에칭할 때에 소자분리홈(4)의 내부의 산화실리콘막(5)이 깎아지는 불편함을 방지할 수가 있는 것과 동시에, 캡절연막(9)이 깎아지고 게이트전극(7)(워드선(WL))의 상면이 노출하는 불편함을 방지할 수가 있다. 또, 이 드라이 에칭을 행함으로써, 게이트전극(7)(워드선(WL))의 측벽에 질화실리콘막(10A)에 의해 구성되는 측벽절연막(10)이 형성된다.
다음으로, 도 27 및 도 28에 도시하듯이, 기판(1)상에 CVD법으로 막두께 30nm정보의 산화실리콘막(11A)을 퇴적한 후, 도 29에 도시하듯이, 산화실리콘막(11A)을 이방적으로 에칭 함으로써, 게이트전극(7)(워드선(WL))의 측벽에 산화실리콘막(11A)에 의해 구성되는 측벽절연막(11)을 형성한다. 이 때, 도 30에 도시하듯이, 슬릿 모양(홈 모양)의 개공(27)의 연재방향을 따라 산화실리콘막(22, 21A)의 측벽에도, 산화실리콘막(11A)에 의해 구성되는 측벽절연막(11)이 형성된다.
상기 산화실리콘막(11A)의 이방성 에칭은 질화실리콘으로 이루어지는 측벽절연막(10) 및 캡절연막(9)의 일부인 질화실리콘막을 에칭스토퍼로 하여 행한다. 이것에 의해, 게이트전극(7)(워드선(WL))의 측벽에 형성되는 측벽절연막(11)의 높이가 캡절연막(9)의 상면보다도 낮아진다(도 29). 또, 측벽절연막(11)에 대하여 실시되는 이방성 에칭의 에칭량은 뒤에 캡절연막(9)의 질화실리콘막을 스토퍼로 하여 행해지는 화학기계연마에 의한 캡절연막(9)의 막이 줄어드는 것을 고려해도, 산화실리콘막으로 이루어지는 측벽절연막(11)의 상단이 캡절연막(9)의 상면보다도 확실히 낮아지도록 측벽절연막(11)의 상단부와 캡절연막(9)의 상면과의 높이의 차이를 확보해두는 것이 바람직하다. 한편, 산화실리콘막(22, 21A)의 측벽에 형성되는 측벽절연막(11)은 게이트전극(7)(워드선(WL))의 측벽에 형성되는 측벽절연막(11)보다도 상단부의 위치가 높아진다(도 30).
여기까지의 공정에 의해, 메모리셀 선택용MISFETQt의 게이트전극(7)(워드선(WL))의 측벽에는 얇은 막두께의 질화실리콘막(10A)과 그것보다도 두꺼운 막두께의 산화실리콘막(11A)에 의해 구성되는 2층의 측벽절연막(10, 11)이 형성된다. 또, 산화실리콘막(11A)에 의해 구성되는 측벽절연막(11)은 게이트전극(7)(워드선(WL))의 측벽에 있어서의 높이가 캡절연막(9)의 상면보다도 낮아지므로, 게이트전극(7)(워드선(WL))의 스페이스에 형성된 콘택트홀(12, 13)의 게이트길이방향에 따른 단면은 도 29에 도시하듯이, 상부의 지름(a)이 저부의 지름(b)보다 커진다(a>b).
다음으로, 도 31 및 도 32에 도시하듯이, 콘택트홀(12, 13)의 저부에 남은 얇은 막두께의 질화실리콘막(10A)을 드라이 에칭으로 제거해서 n형반도체영역(소스, 드레인영역)(8)의 표면을 노출시킨다. 이어서, 이 드라이 에칭에서 대미지를 입은 n형반도체영역(소스, 드레인영역)(8)의 표면을 얇게 드라이 에칭해서 대미지를 제거한 후, 이 표면을 불소로 세정한다.
다음으로, 도 33 및 도 34에 도시하듯이, 예를 들면 P(인)를 도프한 막두께 100nm정도의 n형다결정 실리콘막(14A)을 CVD법으로 퇴적함으로써, 콘택트홀(12, 13)의 내부를 n형다결정 실리콘막(14A)로 매입한다. 또한, 주변회로부에 콘택트홀(12, 13)보다도 지름이 큰 콘택트홀이 있는 경우는 콘택트홀내부의 n형다결정 실리콘막(14A)의 막두께가 부족해지고, 다음 공정에서 n형다결정 실리콘막(14A)을 연마했을 때에 콘택트홀의 저부의 기판(1)이 깎아지는 우려가 있으므로, n형다결정 실리콘막(14A)의 상부에 예를 들면, CVD법으로 막두께 200nm정도의 산화실리콘막을 더 퇴적해두어도 좋다.
다음으로, 도 35 및 도 36에 도시하듯이, n형다결정 실리콘막(14A), 다결정 실리콘으로 이루어지는 내에칭마스크(24) 및 그 하층의 산화실리콘막(21A, 22, 23) 을 화학기계연마법으로 연마함으로써, 콘택트홀(12, 13)의 외부의 n형다결정 실리콘막(14A)을 제거하고, 콘택트홀(12, 13)의 내부에 n형다결정 실리콘막(14A)에 의해 구성되는 플러그(14)를 형성한다. 이 화학기계연마는 캡절연막(9)의 일부를 구성하는 질화실리콘막을 스토퍼로 하여 행한다.
이와 같이, 본 실시예에서는 우선 액티브영역(L)의 장변방향으로 연재되는 슬릿모양(홈 모양)의 개공(27)을 갖는 내에칭마스크(24)를 사용해서 산화실리콘막(21A, 22, 23)을 드라이 에칭함으로써, 게이트전극(7)의 스페이스에 콘택트홀(개공부)(12, 13)을 형성한다. 다음으로, 콘택트홀(12, 13)의 벽면을 구성하는 게이트전극(7)의 측벽 및 산화실리콘막(22, 21A)의 측벽에 산화실리콘막(11A)에 의해 구성되는 측벽절연막(11)을 형성한 후, 콘택트홀(12, 13)의 내부에 플러그(14)을 형성한다.
또는 본 실리예에서는 캡절연막(9)의 일부를 질화실리콘막으로 구성하는 적층구조로 함으로써, 상기 n형다결정실리콘막(14A)에 화학기계연마를 실리할 때에 상기 질화실리콘막을 스토퍼로서 사용할 수 있으므로, 캡절연막(9)의 막두께의 제어가 용이해진다.
또한, 본 실시예의 캡절연막(9)은 상기 화학기계연마를 할 때에 스토퍼로서 사용되는 질화실리콘막의 하층에 산화실리콘막을 설치한 적층구조가 되어 있으므로, 상기 게이트전극(7)을 가공할 때에 대레지스트 선택비율이나 대텅스텐 선택비율의 관점에서는 바람지하지 않는 질화실리콘막의 막두께를 억제하면서, 화학기계연마 종료시점에서의 캡절연막(9)의 막두께를 확보할 수가 있다.
도 37(a)은 상기한 슬릿모양(홈 모양)의 개구(27)를 갖는 내에칭마스크(24)를 사용하여 형성한 콘택트홀(12)의 개략 평면도이다. 이 콘택트홀(12)의 측벽에는 산화실리콘막에 의해 구성되는 측벽절연막(11)이 형성되므으로, 이 측벽절연막(11)의 내측의 영역(그레이로 착색을 실시한 영역)이 콘택트홀(12)의 저부에 노출한 n형반도체영역(8)과 플러그(14)가 접촉하는 영역이 된다.
한편, 도 37(b)은 콘택트홀 개공영역에 구멍 모양의 개공(30)을 갖는 내에칭마스크를 사용하여 형성한 콘택트홀(12)의 개략 평면도이다. 이 경우도 콘택트홀(12)의 측벽에 측벽절연막(11)이 형성되므로, 이 측벽절연막(11)의 내측의 영역(그레이로 착색을 실시한 영역)이 콘택트홀(12)의 저부에 노출한 n형반도체영역(8)과 플러그(14)가 접촉하는 영역이 된다. 그렇지만, 이와 같은 구멍 모양의 개공(30)을 갖는 내에칭마스크를 사용하여 형성한 콘택트홀(12)은 포토마스크의 맞춤 어긋남에 의해 맞댐 차이에 의해 개공(30)의 위치가 액티브영역(L)의 장변방향에 어긋날 경우, 도 37(c)에 도시하듯이, n형반도체영역(8)과 플러그(14)가 접촉하는 영역이 작아진다. 이에 대해, 액티브영역(L)의 장변방향으로 연재하는 슬릿모양(홀 모양)이 개공부(27)를 갖는 내에칭마스크를 사용하여 형성한 콘택트홀(12)의 경우는 포토마스크의 맞댐 차이에 의해 개공(27)의 위치가 액티브영역(L)의 장변방향에 어긋날 경우에도 n형반도체영역(8)과 플러그(14)가 접촉하는 영역이 작아지는 일은 없다. 즉, 슬릿모양(홈 모양)의 개공(27)을 갖는 내에칭마스크를 사용하여 콘택트홀(12)을 형성하는 본 실시예에 따르면, 콘택트홀(12)에 매입한 플러그(14)와 n형반도체영역(8)과의 접촉면적을 최대한에 확보할 수 있으므로, 플러그(14)와 n형반 도체영역(8)과의 사이의 접촉저항의 증대를 억제할 수가 있다.
내에칭마스크에 형성된 개공의 형상에 의한 플러그(14)와 n형반도체영역(8)의 콘택트면적의 차이는 종래의 셀파라인ㆍ콘택트(SAC)기술로 행하고 있는 것과 같이, 게이트전극의 측벽절연막을 형성한 후, 게이트전극의 스페이스에 콘택트홀을 형성할 경우와, 본 실시예와 같이, 게이트전극의 스페이스에 콘택트홀을 형성한 후, 게이트전극의 측벽에 측벽절연막을 형성하는 경우로 달라 진다.
다음으로, 도 38 및 도 39에 도시하듯이, 기판(1)상에 CVD법으로 막두께 20nm정도의 질화실리콘막(19)을 퇴적하고, 이어서 질화실리콘막(19)의 상부에 CVD법으로 막두께 300nm정도의 산화실리콘막(31)을 퇴적한 후, 화학기계연마법으로 산화실리콘막(31)을 100nm정도 연마함으로써, 그 표면을 평탄화한다. 산화실리콘막(31)의 평탄화는 후의 공정에서 메모리셀 선택용MISFETQt의 상부에 형성되는 스루홀(32, 36)의 개공정도를 높게 하기 위해 행한다.
다음으로, 도 40 및 도 41에 도시하듯이, 포토레지스트막(28)을 마스크로 하여 콘택트홀(12)의 상부의 산화실리콘막(31)을 드라이 에칭한다. 산화실리콘막(31)의 드라이 에칭은 그 하층의 질화실이콘막(19)을 에칭스토퍼에 이용하여 행한다. 즉, 이 드라이 에칭은 질화실리콘막(19)에 대한 산화실리콘막(31)의 에칭선택비율이 크게 되는 것과 같은 조건으로 행하고, 콘택트홀(12)의 상부의 질화실리콘막(19)이 완전하게는 제거되지 않게 한다.
다음으로, 도 42, 도 43 및 도 44에 도시하듯이, 상기 포토레지스트막(28)을 마스크하여 콘택트홀(12)의 상부의 질화실리콘막(19)을 드라이 에칭 함으로써, 콘 택트홀(12)의 상부의 질화실리콘막(19)을 드라이 에칭 함으로써, 콘택트홀(12)의 상부에 스루홀(32)을 형성한다. 질화실리콘막(19)의 드라이 에칭은 산화실리콘막에 대한 에칭선택비율이 커지는 것과 같은 조건으로 행한다.
여기서, 산화실리콘막(31)의 하층에 질화실리콘막(19)을 설치한 이유를 도 45 및 도 46을 인용하여 설명한다. 도 45는 도 42의 A-A선(액티브영역(L)의 장변방향)을 따른 단면도, 도 46은 동일하게 B-B선(워드선(W)의 연재방향)을 따른 단면도이고, 어느 쪽도 산화실리콘막(31)의 하층에 질화실리콘막(19)을 설치하지 않는 경우의 도이다.
액티브영역(L)의 장변방향을 따른 단면(도 45)을 보면, 게이트전극(7)(워드선(WL)의 상부는 질화실리콘막을 포함한 캡절연막(9)으로 덮어지고 있다. 그 때문에 포토래지스트막(28)을 마스크로 하여 콘택트홀(12)의 상부의 산화실리콘막(31)을 드라이 에칭할 때에, 스루홀(32)과 그 하부의 콘택트홀(12)과의 위치가 다소 어긋난 경우에도, 캡절연막(9)이 에칭스토퍼가 되기 때문에, 스루홀(32)의 저부가 캡절연막(9)의 상면보다도 하방에 후퇴하는 양은 약간으로 해결된다.
그런데, 워드선(W)의 연재방향을 따라 단면(도 46)을 보면, 콘택트홀(12)의 하방에는 에칭스토퍼가 되는 질화실리콘막(19)이 존재하자 않는다. 그 때문에, 산화실리콘막(31)을 에칭하면, 그 하층의 산화실리콘막(22)이나, 산화실리콘으로 이루어지는 측벽절연막(11)까지도 에칭되어 버려 스루홀(32)의 저부가 캡절연막(9)의 상면보다도 대폭으로 후퇴한다(도의 화살표로 나타내는 개소). 그 결과, 뒤에 서술하는 공정으로 스루홀(32)의 내부에 메탈의 플러그(33)를 매입하고, 또한 플러그(33)의 상부에 비트선(BL)을 형성한 경우, 플러그(33)와 게이트전극(7)(워드선(WL))과의 거리가 짧게 되기 때문에, 비트선(BL)과 게이트전극(7)(워드선(WL))과의 사이에 형성되는 용량이 커져 버린다.
이것에 대하여, 본 실시예와 같이, 산화실리콘막(31)의 하층에 질화실리콘막(19)을 설치한 경우는 상기 도 44에 도시하듯이, 스루홀(32)의 저부의 산화실리콘막(22)이나 측벽절연막(11)의 깎임이 약간으로 해결되기 때문에, 스루홀(32)의 내부에 매입되는 플러그(33)와 게이트전극(7)(워드선(WL))과의 거리를 확보할 수가 있고, 비트선(BL)과 게이트전극(7)(워드선(WL))과의 사이에 형성되는 용량의 증가를 방지할 수가 있다.
다음으로 도 47에 도시하듯이, 산화실리콘막(31) 상부에 형성한 포토레지스트막(29)을 마스크로 하여 주변회로부의 산화실리콘막(31), 질화실리콘막(19), 산화실리콘막(22)을 순서대로 에칭 함으로써, n채널형MISFETQn의 n+형반도체영역(소스, 드레인영역)(17)의 상부에 콘택트홀(48)을 형성하고, p채널형MISFETQp의 p+형반도체영역(소스, 드레인영역)(18)의 상부에 콘택트홀(49)을 형성한다.
다음으로, 도 48 ~ 도 50에 도시하듯이, 스루홀(32) 및 콘택트홀(48, 49)의 내부에 플러그(33)를 형성한다. 플러그(33)를 형성하기에는 예를 들면, CVD법으로 산화실리콘막(31)의 상부에는 TiN 등으로 이루어지는 바리어 메탈막을 퇴적하고, 이어서 바리어 메탈막의 상부에 CVD법으로 W막을 퇴적함에 따라 스루홀(32) 및 콘택트홀(48, 49)의 내부에 이들의 막을 매입한 후, 스루홀(32) 및 콘택트홀(48, 49) 의 외부의 이들의 막을 화학기계연마법으로 제거한다.
다음으로 도 51 ~ 도 53에 도시하듯이, 산화실리콘막(31)의 상부에 비트선(BL)을 형성한다. 또, 도 54에 도시하듯이, 주변회로부의 산화실리콘막(31)의 상부에 제 1층배선(44 ~ 47)을 형성한다. 비트선(BL) 및 제 1층배선(44 ~ 47)을 형성하기에는 예를 들면, 산화실리콘막(31)의 상부에 스퍼터링법으로 막두께 10nm정도의 TiN막(또는 WN막) 및 막두께 50nm정도의 W막을 퇴적한 후, 포토레지스트막을 마스크로 하여 이들의 막을 드라이 에칭한다. 비트선(BL)은 스루홀(32)의 내부에 매입된 플러그(33) 및 콘택트홀(12)의 내부에 매입된 플러그(14)를 통해 메모리셀 선택용MISFETQt의 n형반도체영역(소스, 드레인영역)(8)의 한쪽과 전기적으로 접속된다.
이와 같이, 본 실시예의 DRAM은 메모리셀 선택용MISFETQt의 게이트전극(7)의 측벽에 질화실리콘막에 의해 구성되는 측벽절연막(10)과 산화실리콘막에 의해 구성되는 측벽절연막(11)을 형성하고, 이들의 측벽절연막(10, 11)에 의해 주위를 둘러 싼 게이트전극(7)의 스페이스(콘택트홀(12, 13))에 플러그(14)를 매입한다. 이것에 의하여, 산화실리콘막보다도 비유전율이 큰 질화실리콘막만으로 측벽절연막을 구성하는 종래의 셀파라인ㆍ콘택트(SAC)기술에 비하여 측벽절연막의 실효적인 비유전율을 작게 할 수가 있으므로, 비트선용량의 주요한 성분인 대워드선 용량성분을 작게 할 수가 있다.
또, 본 실시예의 DRAM은 게이트전극(7)의 상부의 캡절연막(9)을 산화실리콘막과 질화실리콘막과의 적층막으로 구성한다. 이것에 의해, 산화실리콘막보다도 비 유전율이 큰 질화실리콘막만으로 캡절연막을 구성하는 종래의 셀파라인ㆍ콘택트(SAC)기술에 비하여 캡절연막의 실효적인 비유전율을 작게 할 수 있으므로, 비트선용량의 대워드선 용량성분을 더 작게 할 수가 있다.
또, 본 실시예의 DRAM은 비트선(BL)의 하부의 산화실리콘막(31)을 에칭하여 스루홀(32)을 형성할 때, 미리 산화실리콘막(31)의 하층에 에칭스토퍼가 되는 질화실리콘막(19)을 형성해두고, 스루홀(32)의 저부의 산화실리콘막(22)이나 측벽절연막(11)의 깎음을 억제한다. 이것에 의해, 스루홀(32)의 내부에 매입되는 플러그(33)와 게이트전극(7)(워드선(WL))과의 거리를 확보할 수 있으므로, 비트선용량의 대워드선 용량성분을 더 작게 할 수가 있다.
다음으로 도 55에 도시하듯이, 비트선(BL)의 상부에 CVD법으로 막두께 300nm정도의 산화실리콘막(34)을 퇴적한 후, 그 표면을 화학기계연마법으로 평탄화한다. 다음으로, 산화실리콘막(34)의 상부에 CVD법으로 막두께 50nm정도의 질화실리콘막(35)을 퇴적한 후, 질화실리콘막(35), 산화실리콘막(35, 31) 및 질화실리콘막(19)을 순서대로 드라이 에칭 함으로써, 플러그(14)가 매입된 콘택트홀(13)의 상부에 스루홀(36)을 형성한다.
이 경우도, 산화실리콘막(31)의 하층에 질화실리콘막(19)을 형성한 것에 의해, 포토마스크의 맞댐 어긋남이 등에 의해 스루홀(36)과 콘택트홀(13)과의 위치가 다소 어긋난 경우라도, 질화실리콘막(19)이 에칭스토퍼가 되므로, 스루홀(36)의 저부의 산화실리콘막(22)의 깎음을 억제할 수가 있다. 이것에 의해, 다음 공정에서 스루홀(36)의 내부에 매입되는 플러그(37)와 게이트전극(7)(워드선(WL))과의 거리 를 확보할 수 있으므로, 뒤의 공정에서 스루홀(36)의 상부에 형성되는 정보축적용 용량소자(C)와 게이트전극(7)(워드선(WL))과의 사이에 형성되는 용량의 증가를 방지하고, 게이트전극(7)(워드선(WL))의 지연을 억제할 수가 있다.
다음으로 스루홀(36)의 내부에 플러그(37)를 형성하고, 또한 플러그(37)의 표면에 바리어메탈막(38)을 형성한다. 플러그(37) 및 바리어메탈막(38)을 형성하기에는 예를 들면, 질화실리콘막(35)의 상부에 P를 도프한 n형다결정실리콘막을 CVD법으로 퇴적함으로써 스루홀(36)의 내부에 n형다결정 실리콘막을 매입한 후, 스루홀(36) 외부의 n형다결정실리콘막을 드라이 에칭으로 제거한다. 이 때, 스루홀(36)의 내부의 n형다결정 실리콘막을 오버에칭 하고, 프러그(37)의 표면을 질화실리콘막(35)의 표면보다도 하방에 후퇴시키므로써, 플러그(37)의 상부에 바리어메탈막(38)을 매입하기 위한 스페이스를 확보한다. 다음으로, 질화실리콘막(35)의 상부에 스퍼터링법으로 TiN막을 퇴적함으로써, 스루홀(36)내의 플러그(37)의 상부에 TaN(질화탄탈)막을 매입한 후, 스루홀(36)의 외부의 TaN막을 화학기계연마법으로 제거한다.
뒤의 공정에서 스루홀(36) 상부에 형성되는 정보축적용 용량소자(C)의 하부전극과 플러그(37)과의 사이에 개재하는 상기 바리어메탈막(38)은 정보축적용량소자(C)의 용량절연막 형성공정에서 행해지는 고온열처리일 때에, 하부전극을 구성하는 Ru막과 플러그(37)를 구성하는 다결정실리콘막과의 계면에서 원하지 않는 반응이 생기는 것을 억제하기 위해 형성한다.
앞에서 서술한 바와 같이, 게이트전극(7)의 측벽에 형성된 2층의 측벽절연막(10, 11) 중, 외측의 측벽절연막(11)은 게이트전극(7)의 측벽에 있어서의 높이가 캡절연막(9)의 상면보다도 낮기 때문에, 게이트길이방향을 따른 콘택트홀(12, 13)의 단면은 상부의 지름이 저부의 지름보다 크다(도 29참조). 즉, 콘택트홀(12, 13)의 내부에 매입된 플러그(14)의 지름은 콘택트홀(12, 13)의 저부보다도 상부 쪽이 크다.
이것에 의해, 콘택트홀(13)의 상부에 스루홀(36)을 형성했을 때, 포토마스크의 맞댐 어긋남이 등에 의해 스루홀(36)의 중심이 콘택트홀(13)의 중심에서 어긋났다고 하여도, 콘택트홀(13)의 표면적이 크기 때문에, 양자의 접촉면적을 충분히 확보할 수가 있다.
다음으로, 도 56에 도시하듯이, 스루홀(36)의 상부에 하부전극(41), 용량절연막(42) 및 상부전극(43)에 의해 구성되는 정보축적용 용량소자(C)를 형성하고, 스루홀(36)의 내부에 매입된 플러그(37) 및 콘택트홀(13)의 내부에 매입된 플러그(14)를 통해 정보축적용 용량소자(C)의 하부전극(41)과 메모리셀 선택용MISFETQt의 n형반도체영역(소스, 드레인영역)(8)의 다른쪽과를 전기적으로 접속함으로써, 메모리셀이 대략 완성한다.
정보축적용 용량소자(C)는 다음과 같은 방법으로 형성한다. 우선, 질화실리콘막(35)의 상부에 CVD법으로 막두께 1□m정도의 두꺼운 산화실리콘막(39)을 퇴적하고, 이어서 포토레지스트막(미도시)을 마스크로 하여 산화실리콘막(39) 드라이 에칭 함으로써, 스루홀(36)의 상부에 홈(40)을 형성한다. 산화실리콘막(39)의 에칭은 질화실리콘막(35)을 에칭스토퍼로 하여 행하고, 하층의 산화실리콘막(34)이 깎 이지 않도록 한다.
다음으로, 홈(40)의 내부를 포함하는 산화실리콘막(39)의 상부에 CVD법으로 막두께 70nm ~ 80nm정도의 Ru막을 퇴적한다. 다음으로, 홈(40)의 내부의 Ru막이 제거되는 것을 방지하기 위해 홈(40)의 내부에 포토레지스트막을 매입한 후, 이 포토레지스트막으로 덮여지고 있지 않는 홈(40) 외부의 Ru막을 드라이 에칭에 의해 제거하고, 홈(40)의 내부에 매입한 포토레지스트막을 어싱으로 제거함으로써, 홈(40)의 측벽 및 저면에 Ru막에 의해 구성되는 하부전극(41)을 형성한다.
다음으로, 하부전극(41)이 형성된 홈(40)의 내부를 포함하는 산화실리콘막(39)상에 용량절연막(42)을 형성한다. 용량절연막(42)은 예를 들면, CVD법으로 퇴적한 막두께는 20nm정도의 BST막에 의해 구성한다. 용량절연막(42)은 BST막 이외, 예를 들면 BaTiO3(티탄산 바륨), PbTiO3(티탄산연), PZT, PLT, PLZT 등의 프로브스카이트형 금속산화물로 이루어지는 고(강)유전체막에 의해 구성할 수도 있다.
다음으로, 용량절연막(42)의 상부에 상부전극(43)을 형성한다. 상부전극(43)은 예를 들면, CVD법 또는 스퍼터링법으로 퇴적한 막두께 200nm정도의 Ru막에 의해 구성한다. 여기까지의 공정에 의해, Ru막에 의해 구성되는 하부전극(41), BST막에 의해 구성되는 용량절연막(42) 및 Ru막에 의해 구성되는 상부전극(43)으로 이루어지는 정보축적용 용량소자(C)가 완성한다.
다음으로, 도 57에 도시하듯이, 정보축적용 용량소자(C)의 상부에 CVD법으로 산화실리콘막(51)을 퇴적한 후, 도 58에 도시하듯이, 주변회로부의 산화실리콘막(51, 39), 질화실리콘막(35) 및 산화실리콘막(34)을 순서대로 에칭하여 제 1층배선(44)의 상부에 스루홀(55)을 형성한 후, 스루홀(55)의 내부에 플러그(56)를 형성한다. 플러그(56)는 예를 들면, TiN막과 W막과의 적층막으로 구성한다.
그 후, 산화실리콘막(51)의 상부에 스퍼터링법으로 형성한 Al합금막을 패터닝하여 Al합금배선(52 ~ 54)을 형성함으로써, 상기 도 2 및 도 3에 도시하는 DRAM이 대략 완성한다.
(실시예 2)
본 실시예의 DRAM의 제조방법을 도 59 ~ 도 62를 인용하여 공정순으로 설명한다. 우선, 도 59에 도시하듯이, 상기 실시예 1과 동일한 방법으로 메모리 어레이에 메모리셀 선택용MISFETQt를 형성하고, 주변회로부에 n채널형MISFETQn, p채널형MISFETQp를 형성한 후, 그들의 상부에 산화실리콘막(22, 23)을 형성하고, 산화실리콘막(23)의 상부에 다결정실리콘막으로 이루어지는 내에칭마스크(24)를 형성한다. 여기까지의 공정은 상기 실시예의 도 4 ~ 도 24에 도시한 공정과 동일하다.
다음으로, 도 60에 도시하듯이, 내에칭마스크(24)를 마스크로 하여 산화실리콘막(21A, 22, 23)을 드라이 에칭 함으로써, 게이트전극(7)의 스페이스에 콘택트홀(개공)(12, 13)을 형성한다. 이 때, 본 실시예에서는 n형반도체영역(소스, 드레인영역)(8)의 상부를 덮고 있는 질화실리콘막(10A)도 에칭해서, 콘택트홀(개공)(12, 13)의 저부에 n형반도체영역(소스, 드레인영역)(8)의 표면을 노출시킨다. 상기 실시예 1과 동일하게, 여기까지의 공정에 있어서, 게이트전극(7)(워드선(WL)의 측벽에 질화실리콘막(10A)에 의해 구성되는 측벽절연막(10)이 형성된다.
다음으로, 상기 드라이 에칭으로 대미지를 받은 n형반도체영역(소스, 드레인영역)(8)의 표면을 얇게 드라이 에칭하고, 이어서 불소세정을 행한 후, 도 61에 되시하듯이, 기판(1)상에 CVD법으로 막두께 30nm정도의 산화실리콘막(11A)을 퇴적하고, 이어서 도 62에 도시하듯이, 산화실리콘막(11A)을 이방적으로 에칭 함으로써, 게이트전극(7)(워드선(WL))의 측벽에 막두께 30nm정도의 산화실리콘막(11A)에 의해 구성되는 측벽절연막(11)을 형성한다. 그 후의 공정은 상기 실시예 1과 동일하다.
이와 같이, 본 실시예의 제조방법은 콘택트홀(12, 13)의 저부의 질화실리콘막(10A)을 제거한 후, 게이트전극(7)(워드선(WL))의 측벽에 측벽절연막(11)을 형성하기 때문에, 측벽절연막(11)의 저부에는 질화실리콘막(10A)이 남지 않는다(도 62).
한편, 개이트전극(7)(워드선(WL))의 측벽절연막(11)을 형성한 후에 콘택트홀(12, 13)의 저부의 질화실리콘막(10A)을 제거하는 상기 실시예 1의 제조방법으로는 측벽절연막(11)의 저부에 질화실리콘막(10A)이 남는다(도 31). 이와 같이, 게이트전극(7)(워드선(WL))의 측벽단부에 질화실리콘막(10A)이 남으면, 이 질화실리콘막(10A)과 그 하층의 게이트절연막(6)과의 계면이 대전하고, 메모리셀의 리크전류를 변동시키는 요인이 된다.
따라서, 게이트전극(7)(워드선(WL))의 측벽단부에 질화실리콘막(10A)을 남지 않는 본 실시예의 제조방법에 따르면, 이와 같은 불편함을 방지하여 메모리셀의 특 성변동을 억제할 수가 있다.
(실시예 3)
본 실시예의 DRAM의 제조방법을 도 63 ~ 도 80을 인용하여 공정순으로 설명한다. 우선, 도 63 및 도 64에 도시하듯이, 상기 실시예 1과 동일한 방법으로 메모리 어레이에 메모리셀 선택용MISFETQt를 형성하고, 주변회로부에 n채널형MISFETQn 및 p채널형MISFETQp를 형성한 후, 그들의 상부에 퇴적한 산화실리콘막(22)을 화학기계연마법으로 연마, 평탄화한다. 여기까지의 공정은 상기 실시예 1의 도 4 ~ 도 19에 도시한 공정과 동일하다. 다만, 본 실시예에서는 캡절연막(9)의 일부를 구성하는 질화실리콘막을 연마의 스터퍼에 이용하고, 산화실리콘막(22) 표면의 높이를 캡절연막(9)의 상면까지 후퇴시킨다.
다음으로, 도 65 ~ 도 67에 도시하듯이, 산화실리콘막(22)의 상부에 CVD법으로 산화실리콘막(23)을 퇴적한 후, 산화실리콘막(23)의 상부에 형성한 포토레지스트막(60)을 마스크하여 산화실리콘막(23, 22, 21A)을 드라이 에칭 함으로써, n형반도체영역(소스, 드레인영역)(8)의 상부, 즉 게이트전극(7)의 스페이스에 둥근 구멍 모양의 콘택트홀(개공)(61, 62)을 형성한다. 산화실리콘막(23, 33, 21A)의 드라이 에칭은 캡절연막(9)의 일부를 구성하는 질화실리콘막 및 질화실리콘막(10A)을 에칭스터퍼로 하여 행한다. 이것에 의해, 산화실리콘막(21A, 22, 23)을 드라이 에칭할 때에 소자분리홈(4)의 내부의 산화실리콘막(5)이 깎여지는 불편함을 방지할 수 있는 것과 동시에, 캡절연막(9)이 깎여지고 게이트전극(7)(워드선(WL))의 상면이 노출하는 불편함을 방지할 수가 있다. 또, 이 드라이 에칭을 행함으로써, 게이트전극(7)(워드선(WL))의 측벽에 질화실리콘막(10A)에 의해 구성되는 측벽절연막(10)이 형성된다.
이와 같이, 본 실시예에서는 산화실리콘막(23)의 상부에 형성한 포토레지스트막(60)을 마스크한 드라이 에칭으로 게이트전극(7)의 스페이스에 둥근 구멍 모양의 콘택트홀(개공)(61, 62)을 형성한다. 이것에 의해, 다결정실리콘막으로 이루어지는 내에칭마스크(24)를 마스크한 드라이 에칭으로 게이트전극(7)의 스페이스에 콘택트홀(개공)(12, 13)을 형성하는 상기 실시예 1의 방법에 비교하여 공정을 단축할 수 있다.
다음으로, 도 68 및 도 69에 도시하듯이, 기판(1)상에 퇴적한 산화실리콘막을 이방적으로 에칭 함으로써, 게이트전극(7)(워드선(WL))의 측벽에 측벽절연막(11)을 형성한다. 앞에 서술한 바와 같이, 본 실시예에서는 산화실리콘막(22)을 연마, 평탄화할 때, 그 표면에 높이을 캡절연막(9)의 상면까지 후퇴시키기 위해(도 63참조), 측벽절연막(11)의 높이는 액티브영역에 장변방향(A-A선방향)과 이것에 교차하는 게이트전극(7)(워드선(WL))의 연재방향(B-B선방향)에서 동등하게 된다. 또, 측벽절연막(11)의 상단은 캡절연막(9)의 상면보다도 낮게 해둔다.
다음으로, 도 70 및 도 71에 도시하듯이, 콘택트홀(61, 62)의 저부에 남은 얇은 막두께의 질화실리콘막(10A)을 드라이 에칭으로 제거해서 n형반도체영역(소스, 드레인영역)(8)의 표면을 노출시킨 후, 예를 들면 P(인)를 도프한 n형다결정 실리콘막을 콘택트홀(61, 62)의 내부에 매입 함으로써, 플러그(14)를 형성한다.
본 실시예의 제조방법에서는 측벽절연막(11)의 상단은 모든 방향에서 캡절연 막(9)의 상면보다도 낮아지므로, 콘택트홀(61, 62)의 내부에 매입된 플러그(14)의 표면은 상기 실시예 1의 그것에 비교하여 면적이 넓어진다. 즉, 콘택트홀(61)과 그 상부에 형성되는 스루홀(32)과의 접촉면적 및 콘택트홀(62)과 그 상부에 형성되는 스루홀(36)과의 접촉면적은 모두 상기 실시예 1의 그것에 비교하여 커진다.
다음으로, 도 72 및 도 73에 도시하듯이, 기판(1)상에 CVD법으로 막두께 20nm정도의 질화실리콘막(19)을 퇴적하고, 이어서 질화실리콘막(19)의 상부에 CVD법으로 막두께 300nm정도의 산화실리콘막(31)을 퇴적한 후, 화학기계연마법으로 산화실리콘막(31)을 100nm정도 연마함으로써, 그 표면을 평탄화한다.
다음으로, 도 74 및 도 75에 도시하듯이, 포토레지스트막(28)을 마스크로 하여 콘택트홀(61)의 상부의 산화실리콘막(31)을 드라이 에칭한다. 산화실리콘막(31)의 드라이 에칭은 그 하층의 질화실리콘막(19)을 에칭스터퍼에 이용하여 행한다. 즉, 이 드라이 에칭은 질화실리콘막(19)에 대한 산화실리콘막(31)의 에칭선택비율이 커지는 것과 같은 조건으로 행하고, 콘택트홀(61)의 상부의 질화실리콘막(19)이 완전하게는 제거되지 않도록 한다.
다음으로, 도 76, 도 77 및 도 78에 도시하듯이, 상기 포토레지스트막(28)을 마스크로 하여 콘택트홀(61)의 상부의 질화실리콘막(19)을 드라이 에칭 함으로써, 콘택트홀(61)의 상부에 스루홀(32)을 형성한다. 질화실리콘막(19)의 드라이 에칭은 산화실리콘막에 대한 에칭 선택비율이 커지는 것과 같은 조건으로 행한다.
이와 같이, 산화실리콘막(31)의 하층에 질화실리콘막(19)을 설치함으로써, 스루홀(32) 저부의 산화실리콘막(22)이나 측벽절연막(11)의 깎임이 약간으로 해결 되기 때문에, 상기 실시예 1과 동일하게, 스루홀(32)의 내부에 매입되는 플러그(33)와 게이트전극(7)(워드선(WL))과의 거리를 확보할 수 있고, 비트선(BL)과 게이트전극(7)(워드선(WL))과의 사이에 형성되는 용량의 증가을 방지할 수 있다.
다음으로, 도 79 및 도 80에 도시하듯이, 스루홀(32)의 내부에 앞에서 서술한 방법으로 플러그(33)을 형성한다. 그 후의 공정은 상기 실시예 1과 동일하기 때문에, 그 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 법위에서 각가지 변경이 가능하다는 것은 말할 것도 없다.
상기 실시예에서는 DRAM에 적용한 경우에 대하여 설명했지만, 이것에 한정되는 것이 아나다. 즉 본 발명은 게이트전극의 측벽절연막의 적어도 일부를 산화실리콘막으로 구성한 경우에 있어서, 게이트전극의 상부를 덮는 산화실리콘막을 에칭하여 게이트전극의 스페이스에 콘택트홀(개공)을 형성하는 프로세스를 갖는 반도체집적회로장치에 적용할 수가 있다.
본 발명에 따르면, 비트선의 용량을 저감할 수가 있다. 이것에 의해, 정보축적용 용량소자에 축적된 전하(정보)를 독출할 때의 신호전압을 크게 할 수 있으므로, 신호의 노이즈 마진이 커지고, 리프레시 사이클을 연장시켜, 소비전력을 저감할 수 있다.
또, 1개의 비트선에 접속하는 메모리셀의 수를 늘릴 수가 있으므로, 센스앰프의 수를 줄일 수가 있고, 그 만큼, 칩면적을 축소할 수 있으므로, 웨이퍼당의 칩취득수를 늘려 제조 이익율을 향상시킬 수가 있다.

Claims (29)

  1. 삭제
  2. 삭제
  3. 반도체집적회로장치의 제조방법에 있어서,
    (a) 반도체기판상에 제 1도체층을 형성한 후, 상기 제 1도체층을 소정의 형상에 가공함으로써, 상기 반도체기판의 제 1영역에 제 1도체편(片)을 형성하는 공정,
    (b) 상기 제 1도체편 및 상기 반도체기판의 상부에 제 1절연막을 형성하는 공정,
    (c) 상기 제 1도체편 사이에 위치하도록, 상기 제 1절연막에 제 1개공을 형성하는 공정,
    (d) 상기 제 1개공의 측벽에 산화실리콘막으로 이루어지는 제 1측벽절연막을 형성하는 공정,
    (e) 상기 제 1측벽절연막이 형성된 상기 제 1개공의 내부를 제 2도체층으로 매입함으로써, 상기 제 1개공의 내부에 제 2도체편을 형성하는 공정,
    (f) 상기 제 1 및 제 2도체편의 상부에 질화실리콘막으로 이루어지는 제 2절연막을 형성하는 공정,
    (g) 상기 제 2절연막의 상부에 산화실리콘막으로 이루어지는 제 3절연막을 형성하는 공정,
    (h) 상기 제 1개공 상부의 상기 제 3절연막 및 상기 제 2절연막에 제 2개공을 형성함으로써, 상기 제 2개공의 저부에 상기 제 2도체편을 노출시키는 공정,
    (i) 상기 제 2개공의 내부를 제 3도체층으로 매입함으로써, 상기 제 2개공의 내부에 상기 제 2도체편에 전기적으로 접속된 제 3도체편을 형성하는 공정과,
    상기 공정(a)과 상기 공정(b)과의 사이에,
    (j) 상기 제 1도체편 및 상기 반도체기판의 상부에 질화실리콘막으로 이루어지는 제 4절연막을 형성하는 공정을 포함하고,
    상기 공정(c)에 있어서의 상기 제 1개공의 형성은 상기 제 4절연막에 대한 상기 제 1절연막의 에칭 선택비율을 크게 한 드라이 에칭에 의해 행하고,
    상기 공정(d)은,
    (d-1) 상기 제 1절연막의 상부 및 상기 개공의 내부에 상기 실리콘막을 형성하는 공정,
    (d-2) 상기 산화실리콘막을 이방적으로 에칭 함으로써, 상기 제 1개공의 측벽에 상기 산화실리콘막으로 이루어지는 상기 제 1측벽절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  4. 청구항 3에 있어서,
    상기 공정(d)과 상기 공정(e)과의 사이에,
    (k) 상기 제 1측벽절연막으로 덮어지지 않는 부분의 상기 제 4절연막을 제거함으로써, 상기 반도체기판의 일부를 노출시키는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  5. 청구항 3에 있어서,
    상기 공정(a)은,
    (a-1) 상기 반도체기판상에 상기 제 1도체층을 형성한 후, 상기 제 1도체층의 상부에 질화실리콘막으로 이루어지는 제 5절연막을 형성하는 공정,
    (a-2) 상기 제 5절연막 및 상기 제 1도체층을 소정의 형상에 가공함으로써, 상기 반도체기판의 제 1영역에 그 상부가 상기 제 5절연막으로 덮어진 상기 제 1도체편을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  6. 청구항 3에 있어서,
    상기 공정(i)의 뒤에,
    (l) 상기 제 3절연막의 상부에 상기 제 3도체편에 전기적으로 접속된 제4도체층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  7. 청구항 6에 있어서,
    상기 공정(l)의 뒤에,
    (m) 상기 제 4도체층의 상부에 유도체막을 형성하고, 상기 유도체막의 상부에 제 5도체층을 형성함으로써, 상기 제 4도체층, 상기 유전체막 및 상기 제 5도체층으로 이루어지는 용량소자를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  8. 청구항 3에 있어서,
    상기 공정(a)은,
    (a-3) 상기 반도체기판상에 상기 제 1도체층을 형성한 후, 상기 제 1도체층을 소정의 형상에 가공함으로써, 상기 반도체기판의 제 2영역에 제 4도체편을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  9. 청구항 8에 있어서,
    상기 제 1절연막은 제 6절연막과 그 상부에 형성된 제 7절연막을 포함하고, 상기 공정(b)은,
    (b-1) 상기 제 1도체편, 상기 제 4도체편 및 상기 반도체기판의 상부에 상기 제 6절연막을 형성하는 공정,
    (b-2) 상기 제 6절연막을 이방적으로 에칭 함으로써, 상기 제 4도체편의 측벽에 상기 제 6절연막으로 이루어지는 상기 제 2측벽절연막을 형성하는 공정,
    (b-1) 상기 제 6절연막의 상부에 상기 제 7절연막을 형성한 후, 상기 제 7절연막의 상면을 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  10. 청구항 9에 있어서,
    상기 제 6절연막의 막두께는 상기 제 1도체편끼리의 스페이스의 2분의 1보다 큰 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. 삭제
  12. 삭제
  13. 반도체집적회로장치의 제조방법에 있어서,
    (a) 반도체기판상에 서로 병행하여 연재하는 복수의 제 1도체층을 형성하는 공정,
    (b) 상기 복수의 제 1도체층 및 상기 반도체기판의 상부에 산화실리콘막으로 이루어지는 제 1절연막을 형성하는 공정,
    (c) 상기 복수의 제 1도체층의 각각의 사이에 위치하도록, 상기 제 1절연막에 복수의 제 1개공을 형성하는 공정,
    (d) 상기 복수의 제 1개공의 각각의 측벽에 제 1측벽절연막을 형성하는 공정,
    (e) 상기 제 1측벽절연막이 형성된 상기 복수의 제 1개공의 내부를 제 2도체층으로 매입하는 공정,
    (f) 상기 복수의 제 1 및 제 2도체층의 상부에 질화실리콘막으로 이루어지는 제 2절연막을 형성하는 공정,
    (g) 상기 제 2절연막의 상부에 산화실리콘막으로 이루어지는 제 3절연막을 형성하는 공정,
    (h) 상기 복수의 제 1개공의 각각의 상부에 위치하도록, 상기 제 3절연막 및 상기 제 2절연막에 복수의 제 2개공을 형성함으로써, 상기 복수의 제 2개공의 저부에 상기 제 2도체층을 노출시키는 공정,
    (i) 상기 복수의 제 2개공의 내부에 제 3도체층을 형성하는 공정과,
    상기 공정(a)과 상기 공정(b)과의 사이에,
    (j) 상기 복수의 제 1도체편 및 상기 반도체기판의 상부에 질화실리콘막으로 이루어지는 제 4절연막을 형성하는 공정을 포함하고,
    상기 공정(c)에 있어서의 상기 제 1개공의 형성은 상기 제 4절연막에 대한 상기 제 1절연막의 에칭 선택비율을 크게 한 드라이 에칭에 의해 행하고,
    상기 제 1측벽절연막은 산화실리콘막으로 이루어지고,
    상기 공정(d)은,
    (d-1) 상기 제 1절연막의 상부 및 상기 개공의 내부에 상기 실리콘막을 형성하는 공정,
    (d-2) 상기 산화실리콘막을 이방적으로 에칭 함으로써, 상기 제 1개공의 측벽에 상기 산화실리콘막으로 이루어지는 상기 제 1측벽절연막을 형성하는 공정,
    (d-3) 상기 제 1측벽절연막으로 덮어지지 않는 부분의 상기 제 4절연막을 제거함으로써, 상기 반도체기판의 일부를 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  14. 청구항 13에 있어서,
    상기 공정(a)는,
    (a-1) 상기 반도체기판상에 제 1도체막을 형성한 후, 상기 제 1도체층막의 상부에 질화실리콘막으로 이루어지는 제 5절연막을 형성하는 공정,
    (a-2) 상기 제 5절연막 및 상기 제 1도체막을 소정의 형상에 가공함으로써, 상기 반도체기판상에 각각의 상부가 상기 제 5절연막으로 덮어진 상기 복수의 제 1도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  15. 청구항 13에 있어서,
    상기 공정(i)의 뒤에,
    (k) 상기 제 3절연막 상부에 상기 제 2도체층에 전기적으로 접속된 제 4도체층을 형성하는 공정,
    (l) 상기 제 4도체층의 상부에 유전체막을 형성하고, 상기 유전체막의 상부에 제 5도체층을 형성함으로써, 상기 제 4도체층, 상기 유전체막 및 상기 제 5도체층으로 이루어지는 용량소자를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  16. 반도체집적회로장치의 제조방법에 있어서,
    (a) 반도체기판상에 제 1도전체막을 형성한 후, 상기 제 1도전체막의 상부에 질화실리콘막, 또는 산화실리콘막과 질화실리콘막과의 적층막으로 이루어지는 제 1절연막을 형성하는 공정,
    (b) 상기 제 1도전체막 및 상기 제 1절연막을 에칭함으로써, 상기 반도체기판의 제 1영역에 제 1게이트전극을 형성하여, 제 2영역에 제 2게이트전극을 형성하는 공정,
    (c) 상기 반도체기판의 제 1영역에 상기 제 1게이트전극을 갖는 제 1MISFET를 형성하는 공정,
    (d) 상기 제 1, 제 2게이트전극 및 상기 반도체기판의 상부에 질화실리콘막으로 이루어지는 제 2절연막을 형성하고, 상기 제 2절연막의 상부에 산화실리콘막으로 이루어지는 제 3절연막을 형성하는 공정,
    (e) 상기 제 2게이트전극의 측벽에 상기 제 2, 제 3절연막으로 이루어지는 제 1측벽절연막을 형성한 후, 상기 반도체기판의 제 2영역에 상기 제 2게이트전극을 갖는 제 2MISFET를 형성하는 공정,
    (f) 상기 제 3절연막의 상부에 산화실리콘막으로 이루어지는 제 4절연막을 형성한 후, 상기 제 4절연막의 상면을 평탄화하는 공정,
    (g) 상기 반도체기판의 제 1영역의 상기 제 4, 제 3 및 제 2절연막을 에칭함으로써, 상기 제 1MISFET의 소스, 드레인의 상부에 제 1개공을 형성하는 공정,
    (h) 상기 제 1개공 측벽에 산화실리콘막으로 이루어지는 제 2측벽절연막을 형성한 후, 상기 제 1개공의 내부를 제 2도체편으로 매입하는 공정,
    (i) 상기 제 1 및 제 2MISFET의 상부에 질화실리콘막으로 이루어지는 제 5절연막을 형성하고, 상기 제 5절연막의 상부에 산화실리콘막으로 이루어지는 제 6절연막을 형성하는 공정,
    (j) 상기 제 1MISFET의 소스, 드레인의 한쪽의 상부에 위치하도록, 상기 제 6 및 제 5절연막에 제 2개공을 형성함으로써, 상기 제 2개공의 저부에 상기 제 2도체층을 노출시키는 공정,
    (k) 상기 제 2개공의 내부를 제 3도체층으로 매입함으로써, 상기 제 2개공의 내부에 상기 제 2도체층에 전기적으로 접속된 제 3도체층을 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  17. 청구항 16에 있어서,
    상기 공정(j)에서 상기 제 2개공을 형성할 때, 상기 제 2MISFET의 소스, 드레인의 상부에 제 3개공을 형성하고, 상기 공정(k)에서 상기 제 2개공의 내부를 제 3도체층으로 매입할 때, 상기 제 3개공의 내부를 제 4도체층으로 매입하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  18. 청구항 17에 있어서,
    상기 공정(k)의 뒤에,
    (l) 상기 제 6절연막의 상부에 상기 제 2개공 내부의 상기 제 3도체층에 전기적으로 접속되는 제 1배선, 및 상기 제 3개공 내부의 상기 제 4도체층에 전기적으로 접속되는 제 2배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  19. 청구항 18에 있어서,
    상기 공정(l)의 뒤에,
    (m) 상기 제 6절연막의 상부에 제 7절연막을 형성한 후, 상기 제 1MISFET의 소스, 드레인의 다른쪽의 상부에 위치하도록, 상기 제 7, 제 6 및 제 5절연막에 제 4개공을 형성함으로써, 상기 제 4개공의 저부에 상기 제 2도체층을 노출시키는 공정,
    (n) 상기 제 4개공의 내부를 제 5도체층으로 매입하는 공정,
    (o) 상기 제 7절연막 상부에 제 8절연막을 형성한 후, 상기 제 4개공의 상부의 상기 제 8절연막에 제 5개공을 형성함으로써, 상기 제 5개공의 저부에 상기 제 4도체층을 노출시키는 공정,
    (p) 상기 제 5개공 내부에 상기 제 4도체층에 전기적으로 접속되는 제 1전극을 형성하고, 상기 제 1전극 상부에 유전체막 및 제 2전극을 순서대로 형성함으로써, 상기 제 1전극, 상기 유전체막 및 상기 제 2전극으로 이루어지는 용량소자를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  20. 청구항 16에 있어서,
    상기 제 1개공은 상기 제 1MISFET 상부를 넘도록 형성되어 있는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  21. 청구항 16에 있어서,
    상기 질화실리콘막으로 이루어지는 제 2절연막의 막두께는 상기 산화실리콘막으로 이루어지는 제 2측벽절연막의 막두께보다도 얇은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  22. 삭제
  23. 반도체기판상에 서로 병행해서 연재하도록 형성된 복수의 제 1도체편과,
    상기 복수의 제 1도체편의 각각의 측벽에 형성된 산화실리콘막으로 이루어지는 제 1측벽절연막과,
    상기 제 1측벽절연막이 형성된 상기 복수의 제 1도체편의 각각 사이에 형성된 제 2도체편과,
    상기 복수의 제 1 및 제 2도체편의 상부에 형성된 질화실리콘막으로 이루어지는 제 1절연막과,
    상기 제 1절연막의 상부에 형성된 산화실리콘막으로 이루어지는 제 2절연막과,
    상기 복수의 제 2도체편의 각각 상부의 상기 제 1 및 제 2절연막에 형성된 제 1개공과,
    상기 복수의 제 1개공 내부에 형성되고, 상기 제 2도체편에 전기적으로 접속된 제 3도체편을 포함하고,
    상기 복수의 제 1도체편의 각각의 측벽과 상기 제 1측벽절연막과의 사이에는 상기 제 1측벽절연막보다도 막두께가 얇은 질화실리콘막이 개재하고 있는 것을 특징으로 하는 반도체집적회로장치.
  24. 삭제
  25. 청구항 23에 있어서,
    상기 제 2절연막의 상부에는 상기 제 3도체편에 전기적으로 접속된 제 4도체층으로 이루어지는 제 1전극과, 상기 제 4도체층의 상부에 형성된 유전체막과, 상기 유전체막의 상부에 형성된 제 5도체층으로 이루어지는 제 2전극에 의해 구성되는 용량소자가 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  26. 청구항 23에 있어서,
    상기 복수의 제 1도체편의 각각의 상면은 질화실리콘막, 또는 산화실리콘막과 질화실리콘막과의 적층막으로 이루어지는 제 3절연막으로 덮어지고 있고,
    상기 제 1측벽절연막 상단부는 상기 제 1도체편의 상면보다도 높고, 또한 상기 제 3절연막의 상면보다도 낮은 것을 특징으로 하는 반도체집적회로장치.
  27. 삭제
  28. 삭제
  29. 반도체기판상에 서로 병행하여 연재하도록 형성된 복수의 제 1도체층과,
    상기 복수의 제 1도체층의 각각 사이에, 소정의 간격으로 배치된 제 2도체층과,
    상기 복수의 제 2도체층의 각각 사이에 형성된 산화실리콘막으로 이루어지는 제 1절연막과,
    상기 제 1도체층과 상기 제 2도체층과의 사이, 및 상기 제 1도체층과 상기 제 1절연막과의 사이에 각각 형성된 측벽절연막과,
    상기 제 2도체층 및 상기 제 1절연막 상부에 형성된 질화실리콘막으로 이루어지는 제 2절연막과,
    상기 제 2절연막 상부에 형성된 산화실리콘막으로 이루어지는 제 3절연막과,
    상기 제 3절연막과 상기 제 2절연막과에 형성된 개공내에 형성되고, 상기 제 2도체층에 접촉하는 제 3도체층을 갖고,
    상기 측벽절연막은 산화실리콘막으로 이루어지고,
    상기 제 1도체층의 측벽과 상기 측벽절연막과의 사이에는 질화실리콘막으로 이루어지는 제 2측벽절연막이 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
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