JP4070919B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にキャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、１個のメモリセルが１個の転送トランジスタと１個のキャパシタとにより構成され、小さい面積ですむため、大容量化に適した半導体メモリである。近年の電子機器等の情報処理量の増大に伴い、電子機器等に用いられるＤＲＡＭには更なる微細化、大容量化が求められている。そして、キャパシタの静電容量を大きくすることができることから、下記のようなシリンダ型のキャパシタを有するＤＲＡＭが用いられてきた。
【０００３】
従来のＤＲＡＭの製造方法を図１５乃至図１７を用いて説明する。図１５乃至図１７において、左側はＤＲＡＭのビット線方向に沿った断面図であり、右側はＤＲＡＭのワード線方向に沿った断面図である。
【０００４】
図１５（ａ）に示すように、まず、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、シリコン基板１１０表面に素子分離膜１１２を形成する。次に、シリコン基板１１０表面にゲート酸化膜（図示せず）を形成する。次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、全面に、ポリシリコン膜１１４、タングステンシリサイド膜１１６、シリコン酸化膜１１８、シリコン窒化膜１２０、シリコン窒化酸化膜１２２を順に成膜し、これらより成る積層膜１２３を形成する。
【０００５】
次に、積層膜１２３を所定の形状にパターニングすることにより、ポリシリコン膜１１４及びタングステンシリサイド膜１１６より成るポリサイド構造のゲート電極１２４を形成する。このゲート電極１２４は、図１５（ａ）の左側の図において紙面垂直方向に延在する他の転送トランジスタのゲート電極を兼ねるワード線として機能する。
【０００６】
次に、積層膜１２３をマスクとしてシリコン基板１１０に不純物イオンを注入し、積層膜１２３に自己整合でソース／ドレイン拡散層１２６ａ、１２６ｂを形成する。次に、全面にシリコン窒化膜を形成し、シリコン基板１１０、素子分離膜１１２、及び積層膜１２３の表面が露出するまで異方性エッチングを行い、これにより積層膜の側壁にサイドウォール絶縁膜１２８を形成する。このサイドウォール絶縁膜１２８は、微細コンタクトの位置ずれマージンを大きく確保するために、ＳＡＣ（Self aligned Contact、自己整合コンタクト）を形成するためのものである。次に、全面に、シリコン窒化膜より成るエッチングストッパ膜１３０を形成する。
【０００７】
次に、ＣＶＤ法により、膜厚約０．５μｍのＢＰＳＧ（Boro-Phospho-Silicate Glass）膜より成る層間絶縁膜１３２を形成する。この後、リフロー法とＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜１３２の表面を平坦化する。次に、ソース／ドレイン拡散層１２６ｂを露出するコンタクトホール１３４をサイドウォール絶縁膜１２８に自己整合で形成する。次に、コンタクトホール１３４内に導体プラグ１３６ａを形成する（図１５（ａ）参照）。
【０００８】
次に、全面に、ＣＶＤ法により、膜厚約０．１μｍのシリコン酸化膜１３８を形成する。次に、ソース／ドレイン拡散層１２６ａを露出するコンタクトホール１４０をサイドウォール絶縁膜１２８に自己整合で形成する。次に、全面に、ＣＶＤ法により、ポリシリコン膜１４２、タングステンシリサイド膜１４４、シリコン酸化膜１４６、シリコン窒化膜１４８、シリコン窒化酸化膜１５０を順に成膜し、これらより成る積層膜１５２を形成する。この後、積層膜１５２を所定の形状にパターニングすることにより、ポリシリコン膜１４２及びタングステンシリサイド膜１４４より成るポリサイド構造のビット線１５４を形成する（図１５（ｂ）参照）。
【０００９】
次に、全面にシリコン窒化膜を形成し、シリコン酸化膜１３８及び積層膜１５２の表面が露出するまで異方性エッチングを行い、これにより積層膜１５２の側壁にサイドウォール絶縁膜１５６を形成する。次に、全面に層間絶縁膜１６０を形成する。この後、ＣＭＰ法により、層間絶縁膜１６０の表面を平坦化する。この後、層間絶縁膜１６０上に、ＣＶＤ法によりシリコン窒化膜より成るエッチングストッパ膜１６１を形成する。次に、導体プラグ１３６ａ上面を露出するコンタクトホール１６２を形成する。この後、コンタクトホール１６２内に導体プラグ１３６ｂを形成する（図１６（ａ）参照）。
【００１０】
次に、全面に、ＣＶＤ法により、膜厚約１．７μｍのＢＰＳＧ膜１６４を形成する。この後、ＢＰＳＧ膜１６４に、導体プラグ１３６ｂ上面を露出する開口部１６６を形成する。開口部１６６は、後工程でキャパシタ１７９の蓄積電極１６８（図１７参照）を形成するためのものである（図１６（ｂ）参照）。
【００１１】
次に、全面に、ＣＶＤ法により、膜厚約０．０５μｍのポリシリコン膜を形成する。この後、全面に、図示しないレジストを塗布しレジスト膜を形成する。この後、ＣＭＰ法によりＢＰＳＧ膜１６４表面が露出するまでポリシリコン膜及びレジスト膜を研磨する。こうして開口部１６６の内側に形成されたポリシリコン膜より成る蓄積電極１６８が形成される。次に、エッチングストッパ膜１６１をストッパとして、ＨＦ系のウェットエッチングによりＢＰＳＧ膜１６４を除去する。
【００１２】
次に、アッシングにより、蓄積電極１６８の内側に残されたレジスト膜を除去する。この後、全面に、ＣＶＤ法により、膜厚約８ｎｍのタンタル酸化膜１７２を形成する。このタンタル酸化膜１７２は、キャパシタ１７９の誘電体として機能するものである。この後、ＣＶＤ法により、膜厚０．０５μｍのチタン窒化膜１７４、膜厚０．１μｍのポリシリコン膜１７６を順に形成し、チタン窒化膜１７４及びポリシリコン膜１７６より成るキャパシタの対向電極１７７を形成する（図１７参照）。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭの製造方法においては、ＨＦ系のウエットエッチングによりＢＰＳＧ膜１６４をエッチングする際に、蓄積電極１６８が導体プラグ１３６ｂから剥離してしまったり、導体プラグ１３６ｂ上面の近傍から薬液が染み込んでエッチングされるべきでない領域までもがエッチングされてしまうことがあり、これによりＤＲＡＭの歩留りが悪くなっていた。
【００１４】
また、ＤＲＡＭの更なる微細化を図るにあたっては、キャパシタの容量を従来とほぼ同等に維持するためにキャパシタの高さを高くしなければならず、このためセル部とセル部以外の領域との間の段差が大きくなり、コンタクトホールの開口や配線の形成が困難となっていた。
【００１５】
また、従来のＤＲＡＭの製造方法では、周辺回路のトランジスタのゲート電極と上部配線との間のコンタクトのためにスペースを確保する必要があり、更なるＤＲＡＭの微細化を行うのが困難であった。
【００１６】
また、従来のＤＲＡＭの製造方法では、ビット線１５４が誘電率の高い厚いシリコン窒化膜で覆われているため、ビット線１５４と導体プラグ１３６ｂとの間の寄生容量が大きかった。
【００１７】
本発明の目的は、シリンダ型のキャパシタを形成する場合であっても、高い歩留りで製造することができる半導体装置及びその製造方法を提供することにある。また、本発明の他の目的は、周辺回路の省スペース化を実現しうる半導体装置及びその製造方法を提供することにある。また、本発明の更に他の目的は、ビット線と導体プラグとの間の寄生容量が小さい半導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記第２の絶縁膜の側部から下部に延在して形成されており、前記蓄積電極は、多孔質の導電膜により形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極を下地に対して確実に固定することができるので、高い歩留りで製造することができる半導体装置を提供することができる。
【００１９】
また、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記下地基板に電気的に接続する導体プラグを兼ねており、前記蓄積電極が前記第２の絶縁膜を貫く開口部の側壁に、前記第１の絶縁膜とはエッチング特性の異なる材料よりなるサイドウォール膜を更に有し、前記サイドウォール膜は、前記第２の絶縁膜の側部から下部に延在して形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極が導体プラグを兼ねるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで製造することができる半導体装置を提供することができる。
【００２０】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達し、前記第２の絶縁膜の下部に至る第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成することを特徴とする半導体装置の製造方法により達成される。これにより、第２の絶縁膜の下部に至る蓄積電極が形成されるので、下地に対して蓄積電極を確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【００２１】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の絶縁膜上及び前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第１の開口部が形成された領域を含む領域の前記第３の絶縁膜及び前記第１の絶縁膜を、前記第２の絶縁膜をエッチングストッパとして選択的にエッチングし、前記第３の絶縁膜に第２の開口部を形成し、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記第２の開口部の内壁及び前記コンタクトホール内に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、前記第１の開口部を形成する工程では、前記第２の絶縁膜の下部に至る前記第１の開口部を形成し、前記第１の開口部を形成する工程の後に、前記第１の開口部の側壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を、前記第２の絶縁膜の側部から前記下部に延在するように形成する工程を更に有し、前記第２の開口部及び前記コンタクトホールを形成する工程では、前記第２の絶縁膜及び前記サイドウォール膜をエッチングストッパとして前記第３の絶縁膜及び前記第１の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法により達成される。これにより、蓄積電極が導体プラグと一体に形成されるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【００２３】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は、本実施形態による半導体装置の構造を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図３は、本実施形態による半導体装置を示す他の平面図である。図４乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態による半導体装置はＤＲＡＭである。図１の紙面左側の図は、図２及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線に沿った断面図であり、紙面右側の図は、図２及び図３のＢ−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面図である。
【００２４】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図３を用いて説明する。図１及び図２に示すように、シリコン基板１０表面には、素子領域１１を画定する素子分離領域１２が形成されており、画定された素子領域１１には、図１の左側の図において紙面垂直方向に延在するゲート電極２４と、ソース／ドレイン拡散層２６、２７とを有する転送トランジスタが形成されている。
【００２５】
転送トランジスタのゲート電極２４は、ゲート絶縁膜１３上に形成された膜厚５０ｎｍのポリシリコン膜１４及び膜厚１００ｎｍのタングステンシリサイド膜１６より成るポリサイド構造を為すものであり、他の転送トランジスタのゲート電極を兼ねるワード線としても機能するものである（図２参照）。
【００２６】
ゲート電極２４の幅は、例えば０．１８μｍである。ゲート電極２４上には、シリコン窒化酸化膜より成る反射防止膜１８が形成されており、反射防止膜１８上にはシリコン窒化膜２０が形成されている。これらの側壁には、サイドウォール絶縁膜２８が形成されている。シリコン基板１０には、ゲート電極２４に自己整合で低濃度拡散層より成るソース／ドレイン拡散層２６、２７が構成されている。
【００２７】
このようにして転送トランジスタが形成されたシリコン基板１０上には、全面に、膜厚２０ｎｍのシリコン窒化膜より成るエッチングストッパ膜３０が形成されており、更に全面に、膜厚５００ｎｍのＢＰＳＧ膜より成る層間絶縁膜３２が形成されている。
【００２８】
層間絶縁膜３２には、転送トランジスタの一方のソース／ドレイン拡散層２７に達するコンタクトホール３４が形成されており、コンタクトホール３４内には導体プラグ３６が埋め込まれている。
【００２９】
導体プラグ３６が埋め込まれた層間絶縁膜３２上には、膜厚６０ｎｍのシリコン酸化膜３８が形成されている。シリコン酸化膜３８上には、コンタクトホール４０を介して転送トランジスタのソース／ドレイン拡散層２６に接続されると共に、図１の左側の図において紙面水平方向に延在するビット線５４（図３参照）が形成されている。ビット線５４は、膜厚４０ｎｍのポリシリコン膜４２及び膜厚１６０ｎｍのタングステンシリサイド膜４４より成るポリサイド構造を為すものであり、ビット線５４上には、シリコン窒化酸化膜４６が形成されている。
【００３０】
なお、ビット線５４は、上記の構造に限定されるものではない。例えば、膜厚４０ｎｍのチタン膜、膜厚２０ｎｍのチタン窒化膜、及び膜厚１００ｎｍのタングステン膜によりビット線５４を構成し、このビット線５４上に膜厚８０ｎｍのシリコン窒化酸化膜４６を形成してもよい。Ｗ／ＴｉＮ／Ｔｉ構造のビット線には金属膜が用いられているので、ビット線５４の低抵抗化を実現することができる。
【００３１】
本実施形態による半導体装置は、ビット線５４の幅が１２０ｎｍと極めて狭いことに主な特徴の一つがある。現在のフォトリソグラフィ技術では、極めて波長の短いＫｒＦエキシマレーザを用いた場合であっても、解像限界の最小寸法は１６０ｎｍ程度である。これに対し、本実施形態による半導体装置では、ビット線５４の幅が現在のフォトリソグラフィ技術の解像限界である１６０ｎｍよりも極めて細く、このため半導体装置の微細化を実現することができ、集積度を向上することが可能となる。このような幅の狭いビット線５４は、後述する本実施形態による半導体装置の製造方法により形成することができる。なお、本実施形態による半導体装置では、後述する本実施形態による半導体装置の製造方法を用いることにより、更にビット線５４を細くすることも可能である。
【００３２】
ビット線５４が形成されたシリコン酸化膜３８上の全面には、膜厚約１０〜３０ｎｍのシリコン窒化膜より成る保護膜５９が形成されている。ビット線５４が薄い保護膜５９により覆われているため、ビット線５４と導体プラグ３７との間の耐圧を向上することができ、また位置ずれマージンを確保することができる。
【００３３】
保護膜５９上には、全面に、膜厚７００ｎｍのＢＰＳＧ膜より成る層間絶縁膜６０が形成されている。層間絶縁膜６０、保護膜５９及びシリコン酸化膜３８には、導体プラグ３６に達するコンタクトホール３５が形成されており、コンタクトホール３５内には導体プラグ３７が埋め込まれている。本実施形態による半導体装置は、コンタクトホール３５の径が８０ｎｍ×８０ｎｍと極めて小さく、この微細なコンタクトホール３５内に導体プラグ３７が埋め込まれていることに主な特徴の一つがある。このような微細なコンタクトホール３５は、後述する本実施形態による半導体装置の製造方法により形成することができる。本実施形態による半導体装置は上述したようにビット線５４の幅が極めて狭く、コンタクトホール３５も微細であるため、半導体装置を微細化した場合であってもＳＡＣ技術を用いることなく導体プラグ３７と導体プラグ３６とを接続することができる。
【００３４】
ＳＡＣ技術を用いて形成された従来の半導体装置では、ビット線の側面にシリコン窒化膜よりなるサイドウォール絶縁膜が形成されており、かかるサイドウォール絶縁膜は寄生容量が大きかった。これに対し、本実施形態による半導体装置では、ＳＡＣ技術を用いることなく微細なビット線５４と微細な導体プラグ３７とを形成することができるので、ビット線５４の側面に寄生容量の大きいサイドウォール絶縁膜を形成する必要がなく、従って、ビット線５４と導体プラグ３７との間の寄生容量を低減することができる。
【００３５】
層間絶縁膜６０上には、膜厚５０ｎｍのシリコン窒化膜より成るエッチングストッパ膜６１が形成されている。層間絶縁膜６０及びエッチングストッパ膜６１には、導体プラグ３７に達する開口部６６が形成されている。開口部６６は、エッチングストッパ膜６１下の一部にも形成されている。
【００３６】
キャパシタ７９の蓄積電極６８は、開口部６６にその一部が埋め込まれるように形成されている。即ち、蓄積電極６８は、その側面の下部がエッチングストッパ膜６１の下側に食い込むように形成されている。また、蓄積電極６８は、導体プラグ３７に接続されている。本実施形態による半導体装置は、キャパシタ７９の蓄積電極６８がエッチングストッパ膜６１の下側に食い込むように形成されているので、蓄積電極６８がエッチングストッパ膜６１により固定され、従って、蓄積電極６８を下地に対して確実に固定することができる。これにより、蓄積電極６８が剥がれるのを防止することができ、半導体装置の製造歩留りを向上することができる。
【００３７】
また、本実施形態による半導体装置は、蓄積電極６８の表面に膜質の粗い粗面ポリシリコン膜が形成されていることにも特徴がある。粗面ポリシリコン膜は膜質が粗いので蓄積電極の表面積を大きくすることができ、従って、キャパシタ７９の静電容量を大きくすることができる。
【００３８】
蓄積電極６８上及びエッチングストッパ膜６１上には、全面に膜厚４ｎｍのシリコン窒化膜より成る誘電体膜７２が形成されている。誘電体膜７２上には、膜厚１μｍのポリシリコン膜より成る対向電極７７が形成されている。こうして、本実施形態による半導体装置が構成されている。
【００３９】
このように本実施形態によれば、ビット線の幅が極めて狭く、導体プラグも微細であるため、ビット線の側面に誘電率の高いシリコン窒化膜より成るサイドウォール絶縁膜を形成する必要がない。従って、ビット線と導体プラグとの間の寄生容量を低減することができる。
【００４０】
また、本実施形態によれば、蓄積電極の下端部がエッチングストッパ膜の下側に食い込むように形成されているので、蓄積電極がエッチングストッパ膜により固定される。従って、ウエットエッチング等のプロセスで蓄積電極が剥がれてしまうのを抑制することができ、高い歩留りで半導体装置を製造することが可能となる。
【００４１】
また、本実施形態によれば、薄いシリコン窒化膜より成る保護膜によりビット線を覆っているので、ビット線と蓄積電極との間の耐圧を確保することができる。また、保護膜によりビット線と層間絶縁膜との間の密着性を向上することができるので、ビット上に形成された層間絶縁膜が剥がれるのを防止することができる。
【００４２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４乃至図９を用いて説明する。図４乃至９の紙面左側の図は、図２及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線に沿った断面図であり、紙面中央の図は、図２及び図３のＢ−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面図であり、紙面右側の図は、周辺トランジスタの断面図である。
【００４３】
まず、ＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。ＳＴＩ法による素子分離領域１２は以下のようにして形成することができる。即ち、まず、シリコン基板１０上に膜厚１５０ｎｍのシリコン窒化膜（図示せず）を形成する。次に、シリコン窒化膜を素子分離領域１２の形状にパターニングする。次に、シリコン窒化膜をマスクとして、シリコン基板１０を４００ｎｍの深さまでエッチングする。次に、全面に、ＣＶＤ法により、膜厚８００ｎｍのシリコン酸化膜（図示せず）を形成する。次に、ＣＭＰ法により、シリコン窒化膜の表面が露出するまでシリコン酸化膜を研磨する。次に、シリコン窒化膜を剥離する。こうして、ＳＴＩ法により素子分離領域１２が形成され、素子領域１１（図２参照）が画定される（図４（ａ）参照）。
【００４４】
次に、シリコン基板１０に不純物イオンを注入することにより、素子領域１１にウェル（図示せず）を形成する。次に、シリコン基板１０の表面に、熱酸化法により、膜厚６．５ｎｍのゲート酸化膜１３を形成する。
【００４５】
次に、ＣＶＤ法により、膜厚５０ｎｍのポリシリコン膜１４、膜厚１００ｎｍのタングステンシリサイド膜１６、膜厚６０ｎｍのシリコン窒化酸化膜より成る反射防止膜１８、膜厚１３０ｎｍのシリコン窒化膜２０を形成する。こうして、ポリシリコン膜１４、タングステンシリサイド膜１６、反射防止膜１８、及びシリコン窒化膜２０より成る積層膜が形成される。次に、この積層膜をゲート電極２４の平面形状にパターニングする。こうして、転送トラジスタのワード線を兼ねるゲート電極２４が形成され、センスアンプ部、サブワードデコーダ部等の周辺回路部のトランジスタ(以下、周辺トランジスタという)のゲート電極２４ａ、２４ｂが形成される。
【００４６】
次に、ゲート電極２４、２４ａ、２４ｂに自己整合で不純物イオンを導入することにより、素子領域１１に低濃度拡散層２６、２７、２９ａを形成する。これにより、低濃度拡散層より成るソース／ドレイン拡散層２６、２７が構成されることとなる。
【００４７】
次に、全面に、膜厚６０ｎｍのシリコン窒化膜を形成し、この後、シリコン窒化膜を異方性エッチングすることによりゲート電極２４、２４ａ、２４ｂの側面に膜厚約５０ｎｍのシリコン窒化膜より成るサイドウォール絶縁膜２８を形成する。
【００４８】
次に、周辺トランジスタの素子領域が開口するフォトレジストマスク（図示せず）を形成し、このフォトレジストマスクをマスクとして、高濃度に不純物イオンを導入する。これにより、サイドウォール絶縁膜２８が形成されたゲート電極２４ａ、２４ｂに自己整合で不純物イオンが導入され、高濃度拡散層２９ｂが形成される。こうして、低濃度拡散層２９ａ及び高濃度拡散層２９ｂよりなるＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン拡散層２９が構成される。
【００４９】
次に、全面に、ＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜より成るエッチングストッパ膜３０を形成する（図４（ｂ）参照）。
【００５０】
次に、ＣＶＤ法により、膜厚５００ｎｍのＢＰＳＧ膜より成る層間絶縁膜３２を形成する。この後、層間絶縁膜３２の表面を、リフロー法及びＣＭＰ法により平坦化する。次に、ＳＡＣ技術を用い、ゲート電極２４を覆うシリコン窒化膜２０、３０及びサイドウォール絶縁膜２８に対して高い選択比で層間絶縁膜３２をエッチングする。これにより、ソース／ドレイン拡散層２７に達するコンタクトホール３４が形成される。ＳＡＣ技術を用いてコンタクトホール３４を形成するので、フォトリソグラフィにおける位置ずれマージンを大きくすることができる。
【００５１】
次に、全面に、ＣＶＤ法により、ポリシリコン膜を形成する。この後、ＣＭＰ法により、層間絶縁膜３２の表面が露出するまでポリシリコン膜を研磨し、コンタクトホール内にポリシリコン膜より成る導体プラグ３６を形成する（図５（ａ）参照）。
【００５２】
次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３８を形成する。次に、シリコン窒化膜２０に対して選択性の低い条件で、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を、異方性エッチングにより形成する。コンタクトホール３３を形成する際の、エッチングガスとしては、例えば、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス等より成る混合ガスを用いることができる（図５（ｂ）参照）。
【００５３】
次に、サイドウォール絶縁膜２８及びシリコン窒化膜３０に対して高い選択比で、シリコン酸化膜３８及び層間絶縁膜３２をエッチングし、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０と、周辺トランジスタのソース／ドレイン拡散層２９に達するコンタクトホール４１とを形成する。エッチング条件は、例えば、エッチングガスとしてＣ4Ｆ8ガス、ＣＨＦ2ガス、Ａｒガス、Ｏ2ガス等より成る混合ガスを用いることができる。
【００５４】
本実施形態による半導体装置の製造方法では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を形成する工程と、ソース／ドレイン拡散層２６に達するコンタクトホール４０を形成する工程とを別個の工程で行うことに特徴の一つがある。このように別個の工程でコンタクトホール３３、４０を形成するのは、以下の理由によるものである。即ち、コンタクトホール３３を形成する際には、シリコン窒化膜２０をエッチングする必要があるためシリコン窒化膜２０に対して低い選択比でエッチングする必要があり、コンタクトホール４０を形成する際には、シリコン窒化膜２０、３０及びサイドウォール絶縁膜２８に対して高い選択比でエッチングする必要があるからである。
【００５５】
本実施形態による半導体装置の製造方法では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を先の工程で形成し、セルトランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を後の工程で形成する。このような順序でコンタクトホール３３、４０を形成するのは、先の工程で転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を形成すると、後の工程でゲート電極２４ｂに達するコンタクトホール３３を形成する際にコンタクトホール４０内にレジストが詰まり、この後コンタクトホール４０内に詰まったレジストを確実に除去できず、導体プラグ３６とソース／ドレイン拡散層２６との間のコンタクトの信頼性の低下を招くからである。従って、本実施形態では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を形成した後に、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を形成する（図６（ａ）参照）。
【００５６】
次に、等方性エッチングを用い、コンタクトホール４０、４１内に露出するシリコン基板１０の表面をエッチングする。エッチングガスとしては、例えばＣＦ4ガス、Ａｒガス等を用いることができる。これにより、コンタクトホール４０、４１を形成する際にダメージを受けたシリコン基板１０の表面がエッチングされるので、ソース／ドレイン拡散層２６とビット線５４との間で良好なコンタクトを実現することができ、ソース／ドレイン拡散層２９と配線５５ｂとの間で良好なコンタクトを実現することができる。
【００５７】
次に、全面に、ＣＶＤ法により、膜厚４０ｎｍのポリシリコン膜４２、膜厚１６０ｎｍのタングステンシリサイド膜４４、膜厚５０ｎｍのシリコン窒化酸化膜より成る反射防止膜４６を順次形成する。こうして、ポリシリコン膜４２、タングステンシリサイド膜４４、反射防止膜４６より成る積層膜が形成される。
【００５８】
次に、ＲＴＡ（Rapid Thermal Anneal、短時間アニール）法により、熱処理を行う。これによりゲート電極２４ｂと配線５５ａとの間で良好なコンタクトを実現することができる。熱処理条件は、例えば温度を１０００℃とし、アニール時間を数秒から数十秒とすることができる。
【００５９】
なお、Ｗ／ＴｉＮ／Ｔｉ構造のビット線５４を形成する場合には、積層膜を以下のようにして形成する。即ち、まず、全面に、ＣＶＤ法又はスパッタ法により、膜厚４０ｎｍのチタン膜を形成し、この後、シリサイド化を図るべく、ＲＴＡ法により、７００℃、３０秒の熱処理を行う。次に、ＣＶＤ法又はスパッタ法により、膜厚２０ｎｍのチタン窒化膜を形成し、この後、ＲＴＡ法により、７００℃、３０秒の熱処理を行う。次に、ＣＶＤ法により、膜厚１００ｎｍのタングステン膜、膜厚８０ｎｍのシリコン窒化酸化膜を順次形成する。こうして、積層膜が形成される。この場合には、積層膜を形成する過程で熱処理が行われているため、更なる熱処理を行わなくても、ゲート電極２４ｂと配線５５ａとの間での良好なコンタクトは確保しうる。
【００６０】
次に、積層膜をパターニングするためのフォトレジストマスクを形成する。本実施形態による半導体装置の製造方法では、微細加工を可能とするため、波長の短いＫｒＦエキシマレーザを用いて露光する。フォトレジスト膜の材料としては、ＫｒＦエキシマレーザの波長に対応した化学増幅型レジストを用いる。ＫｒＦエキシマレーザを用いて露光すると、現在の技術では解像限界の最小寸法は１６０ｎｍ程度である。従って、フォトレジスト膜のパターンは、ビット線５４に対応する領域において例えば１６０ｎｍとなるように形成する。
【００６１】
次に、プラズマエッチング法により、フォトレジスト膜を等方性エッチングする。これにより、ビット線５４に対応する領域において、フォトレジスト膜のパターンの幅を片側で例えば２０ｎｍ、全体として例えば４０ｎｍ細くする。これにより、ビット線５４に対応する領域においてフォトレジストマスクの幅は例えば１２０ｎｍとなる。なお、フォトレジスト膜を等方性エッチングする際には、例えば２周波の平行平板型のエッチング装置を用いることができる。印加電圧は、対向電極側において、例えば２７ＭＨｚ、５００Ｗ、シリコン基板側において例えばＲＦ（Radio Frequency）、３０Ｗとすることができる。
【００６２】
エッチングガスとしては、例えばＮ2ガス、Ｏ2ガスより成る混合ガスを用いることができる。また、圧力は例えば３０ｍＴｏｒｒとすることができ、ガス流量はＮ2ガスを１５０ｃｃ／ｍｉｎ、Ｏ2ガスを１５ｃｃ／ｍｉｎとすることができる。エッチング時間は、例えば２０秒とすることができる。これにより、ビット線５４に対応する領域において例えば幅１２０ｎｍのパターンが形成されたフォトレジストマスクが形成される。
【００６３】
なお、フォトレジストマスクのパターン幅は、エッチング時間を適宜調整することにより設定することができる。上記ではエッチングガスとして、Ｎ2ガスとＯ2ガスより成る混合ガスを用いたが、エッチングガスは上記に限定されるものではなく、例えば、ＨＢｒガスとＯ2ガスより成る混合ガス等を用いてもよい。
【００６４】
また、薄いフォトレジスト膜を用いてフォトレジストマスクを形成する場合には、オゾンアッシャを用いることが望ましい。オゾンアッシャを用いれば、フォトレジスト膜の基板垂直方向の厚さが減少するのを抑制することができるからである。こうして形成されたフォトレジストマスクをマスクとして積層膜をエッチングすることにより、現在のフォトリソグラフィ技術での解像限界より細いビット線を形成することができる。
【００６５】
このように、本実施形態によれば、フォトレジスト膜をパターニングした後に、更にフォトレジスト膜を等方性エッチングしてフォトレジストマスクを形成するので、このフォトレジストマスクを用いて現状のフォトリソグラフィ技術における解像限界より細いビット線を形成することができる。また、本実施形態によれば、周辺トランジスタのゲート電極５４ｂと配線５５ａとを直接接続することができるので、配線５５ａのレイアウトが容易となり、半導体装置の微細化に寄与することができる。
【００６６】
次に、全面に、ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン窒化膜より成る保護膜５９を形成する。なお、この後、保護膜５９を異方性エッチングすることにより、ビット線５４の側壁のみに保護膜５９を残すようにしてもよい。また、セルアレイ部を覆うマスクを用いて、周辺回路部の保護膜５９のみをエッチングするようにしてもよい。但し、Ｗ／ＴｉＮ／Ｔｉ構造のビット線のように金属膜を用いたビット線５４の場合には、ビット線５４と層間絶縁膜６０との密着性が良好ではなく、層間絶縁膜６０が剥がれやすい。従って、かかる場合には、保護膜５９をエッチングすることなく、全面に形成された保護膜５８上に層間絶縁膜６０を形成することが望ましい。
【００６７】
次に、全面に、ＣＶＤ法により、膜厚７００ｎｍのＨＤＰ−ＵＳＧ（High Density Plasma-Undoped Silicate Grass）膜より成る層間絶縁膜６０を形成する。なお、層間絶縁膜６０は、ＨＤＰ−ＵＳＧ膜のみならず、例えばＢＰＳＧ膜等の他の絶縁膜を用いてもよい。次に、ＣＭＰ法により、層間絶縁膜６０の表面を平坦化する（図６（ｂ）参照）。
【００６８】
次に、層間絶縁膜６０上に、膜厚２００ｎｍのポリシリコン層より成るエッチングストッパ膜８０を形成する。なお、エッチングストッパ膜８０は、層間絶縁膜６０をエッチングしてコンタクトホール３５を形成する際のエッチングストッパとして機能するため、層間絶縁膜６０に対して高い選択比を有する材料を用いることが望ましい。従って、エッチングストッパ膜８０は、ポリシリコン層に限定されるものではなく、例えばシリコン窒化膜やアルミナ（Ａｌ2Ｏ3）膜等を用いてもよい。
【００６９】
次に、エッチングストッパ膜８０をパターニングし、コンタクトホール３５に対応する領域のエッチングストッパ膜８０に開口部８１を形成する。このとき、下地の層間絶縁膜６０がエッチングされてしまう深さは例えば１００ｎｍ以下に抑えておくことが望ましい。次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。ここでポリシリコン膜を用いているのは、ポリシリコン膜は後工程で層間絶縁膜６０にコンタクトホールを形成する際に、層間絶縁膜６０に対して高い選択比を有する材料であるためである。従って、ポリシリコン膜のみならず、層間絶縁膜６０に対して高い選択比を有する膜、例えばシリコン窒化膜やアルミナ膜等を適宜用いることができる。
【００７０】
次に、ポリシリコン膜を異方性エッチングし、これによりエッチングストッパ膜８０の側面にサイドウォール８２を形成する。エッチングストッパ膜８０の側面にサイドウォール８２が形成されているので、サイドウォール８２の厚さの分だけ径の小さくなった開口部８４が形成される。こうして、エッチングストッパ膜８０及びサイドウォール８２より成るマスク８６が構成される（図７（ａ）参照）。
【００７１】
次に、マスク８６を用いて、層間絶縁膜６０、保護膜５９、及びシリコン酸化膜３８を順次異方性エッチングし、これにより導体プラグ３６に達するコンタクトホール３５を形成する。層間絶縁膜６０をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、ポリシリコン膜より成るサイドウォール８２及びシリコン窒化膜より成る保護膜５９に対して、層間絶縁膜６０を高い選択比でエッチングできるよう、例えばＣ4Ｆ8ガス、ＣＨ2Ｆガス、Ａｒガス、及びＯ2ガス等より成る混合ガスを用いることができる。また、保護膜５９をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、ポリシリコン膜より成るサイドウォール８２及びシリコン酸化膜３８に対して、保護膜６０を高い選択比でエッチングできるよう、例えばＣＨＦ3ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いることができる。また、ＣＨ2Ｆ2ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いてもよい。また、シリコン酸化膜３８をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、及びポリシリコン膜より成るサイドウォール８２に対して、シリコン酸化膜３８を高い選択比でエッチングできるよう、例えばＣ4Ｆ8ガス、ＣＨ2Ｆ2ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いることができる。こうして、導体プラグ３６に達するコンタクトホール３５が形成されるが、マスク８６の開口部８４の径がフォトリソグラフィ技術における解像限界より小さくなっているので、微細なコンタクトホール３５を形成することができる。
【００７２】
次に、全面に、膜厚２００ｎｍのポリシリコン膜を形成する。次に、ＣＭＰ法により、層間絶縁膜６０の表面が露出するまでポリシリコン膜を研磨し、コンタクトホール３５内にポリシリコン膜より成る導体プラグ３７を形成する（図７（ｂ）参照）。なお、
次に、全面に、膜厚５０ｎｍのシリコン窒化膜より成るエッチングストッパ膜６１を形成する。次に、全面に、０．８〜１．２μｍ、好ましくは膜厚１μｍのＢＰＳＧ膜より成る絶縁膜６４を形成する（図８（ａ）参照）。
【００７３】
次に、エッチングストッパ膜６１をエッチングストッパとして、絶縁膜６４をエッチングし、キャパシタ７９の蓄積電極６８を形成する領域に対応した開口部６６を形成する。次に、開口部６６内に露出したエッチングストッパ膜６１をエッチングし、導体プラグ３７の上面を露出する。このとき、エッチングストッパ膜６１のみならず、所定の深さまで層間絶縁膜６０をもエッチングする。層間絶縁膜６０をエッチングする深さは、例えば層間絶縁膜６０の表面から１００ｎｍ程度とすることができる。
【００７４】
次に、ＨＦ系のウェットエッチングにより、エッチングストッパ膜６１の下の層間絶縁膜６０にサイドエッチングを行う。このときのサイドエッチングの紙面横方向の距離は、２〜２０ｎｍ、例えば１０ｎｍ程度とすることができる。こうして、エッチングストッパ膜６１の下にまで開口部６６が形成される（図８（ｂ）参照）。
【００７５】
次に、全面に、ＣＶＤ法により、膜厚５０ｎｍのアモルファスシリコン膜を形成する。これにより、アモルファスシリコン膜は、サイドエッチングされたエッチングストッパ膜６１の下にまで形成される。次に、全面に、膜厚１．３μｍのレジスト膜（図示せず）を形成し、絶縁膜６４の表面が露出するまでアモルファスシリコン膜及びレジスト膜を研磨する。これにより、開口部６６内にアモルファスシリコン膜より成る蓄積電極６８が形成される。次に、アッシングによりレジスト膜を除去する。こうして、シリンダー形状の蓄積電極６８が形成される。
【００７６】
次に、ＨＦ系のウェットエッチングにより絶縁膜６４をエッチングする。蓄積電極６８がエッチングストッパ膜６１の下側に食い込むように形成されているため、エッチングストッパ膜６１により蓄積電極６８が固定され、ＨＦ系のウエットエッチングを行った場合であっても蓄積電極６８が剥離してしまうのを防止することができる（図９（ａ）参照）。
【００７７】
次に、ＣＶＤ法により、蓄積電極６８の表面に膜厚３０ｎｍ程度の凹凸を有する粗面ポリシリコンを選択的に成長し、この後真空アニールを行うことにより、蓄積電極６８の表面を粗面化する。なお、蓄積電極６８の表面を粗面化しなくても十分な静電容量を有するキャパシタを形成することができる場合には、蓄積電極６８の表面を粗面化しなくてもよい。蓄積電極６８の表面を粗面化した場合には、蓄積電極６８中の不純物であるリンの濃度が低くなり、空乏化を生じる場合がある。蓄積電極６８に空乏化が生じる場合には、蓄積電極６８を粗面化した後に、例えば７００℃のＰＨ3 +雰囲気中にてアニールを行い、蓄積電極６８中にリンを気相拡散し、蓄積電極６８中の不純物濃度を増加すればよい。
【００７８】
次に、全面に、ＮＨ3雰囲気中にてアニールを行い、蓄積電極６８の表面を窒化する。次に、ＣＶＤ法により、膜厚４ｎｍのシリコン窒化膜よりなる誘電体膜７２を形成する。次に、キャパシタの特性を改善するため、約８００℃の酸化熱処理を行う。次に、膜厚１μｍのポリシリコン膜より成る対向電極７７を形成する。
【００７９】
また、上記では、シリコン窒化膜より成る誘電体膜７２を形成したが、誘電体膜７２はシリコン窒化膜に限定されるものではなく、例えばＴａ2Ｏ5膜等の高誘電体膜等を用いてもよい。これにより、高い静電容量を有するキャパシタ７９を形成することができる。例えば、Ｔａ2Ｏ5膜を誘電体膜７２として用いる場合には、まず、ＲＴＮ処理により蓄積電極６８の表面を窒化することによりシリコン窒化膜を形成し、この後、ＣＶＤ法により、例えば膜厚８ｎｍのＴａ2Ｏ5膜を形成する。次に、８００℃程度の酸化熱処理またはＯ2プラズマアニール等を行う。この後、膜厚５０ｎｍのチタン窒化膜と膜厚１００ｎｍのポリシリコン膜とを形成することにより対向電極７７を形成する。こうして、Ｔａ2Ｏ5膜等の高誘電体膜を誘電体膜７２として用いたキャパシタ７９が形成される。
【００８０】
この後、対向電極７７上に、更に層間絶縁膜等（図示せず）を形成し、更に配線層等（図示せず）を形成することにより、本実施形態による半導体装置を製造することができる。
【００８１】
（変形例）
次に、本実施形態の変形例による半導体装置の製造方法を図１０を用いて説明する。図１０は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００８２】
本変形例による半導体装置は、多孔質のポリシリコン膜より成る蓄積電極６８ａを形成することに主な特徴がある。
【００８３】
まず、開口部６６を形成する工程までは、図４（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００８４】
次に、全面に、ＣＶＤ法により、膜厚５０〜１００ｎｍの多孔質なポリシリコン膜を形成する。成膜条件は、例えば成膜温度を５７０℃程度とし、ＳｉＨ4ガスを用いることができる。このような条件で多孔質のポリシリコン膜を形成した場合には、多孔質のポリシリコン膜の膜質は、粒径の大きいグレインが粗に存在する膜質となる。
【００８５】
また、多孔質のポリシリコン膜は以下のようにしても形成することができる。即ち、膜厚３０ｎｍ程度のアモルファスシリコン膜を形成し、この後、成膜温度５７０℃でＳｉＨ4ガスを用いて、膜厚３０ｎｍ程度のポリシリコン膜を形成し、この後、５６０℃、１０-8Ｔｏｒｒの真空アニールを数十分間行うことにより、グレインを成長して多孔質のポリシリコン膜を形成することもできる。
【００８６】
次に、全面に、膜厚１．３μｍのレジスト膜（図示せず）を形成し、絶縁膜６４の表面が露出するまで多孔質なポリシリコン膜及びレジスト膜を研磨する。これにより、開口部６６内に多孔質なポリシリコン膜より成る蓄積電極６８ａが形成される。次に、アッシングによりレジスト膜を除去する。こうして、シリンダー形状の蓄積電極６８ａが形成される（図１０（ａ）参照）。
【００８７】
次に、ＨＦ系のウェットエッチングにより絶縁膜６４をエッチングする。本変形例では、蓄積電極６８ａとして多孔質なポリシリコン膜が用いられているため、エッチング液が蓄積電極６８ａの孔を通って、蓄積電極６８ａの内側から外側に向かって浸透していく。これにより、蓄積電極６８ａ間の絶縁膜６４にエッチング液が速やかに浸透していくので、蓄積電極６８ａ間の絶縁膜６４が速やかにエッチングされる。これにより、セル部における絶縁膜６４のエッチングを速やかに行うことができるため、セル部以外の領域に絶縁膜６４を残すことができる。具体的には、セル部以外の領域の絶縁膜６４の膜厚は、エッチングを行う前の膜厚に対して５％〜１０％程度しか薄くならない。セル部以外の領域に絶縁膜６４を残すことができるので、従来生じていたセル部とセル部以外の領域との間の段差を低減することができる。
【００８８】
このように、本変形例によれば、多孔質なポリシリコン膜より成る蓄積電極を形成するので、キャパシタの静電容量を大きくすることができる。また、本変形例によれば、絶縁膜６４をエッチングする際にＨＦ系のエッチング液が蓄積電極の孔を通じて浸透するので、蓄積電極間の絶縁膜６４を速やかにエッチングすることができ、セル部以外の領域の絶縁膜６４を残すことができる。従って、シリンダ型のキャパシタを有する半導体装置を製造する場合であっても、セル部とセル部以外の領域との段差を低減することができる。
【００８９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１１乃至図１４を用いて説明する。図１１は、本実施形態による半導体装置を示す断面図である。図１２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９０】
（半導体装置）
まず、本実施形態による半導体装置を図１１を用いて説明する。本実施形態による半導体装置は、蓄積電極と導体プラグとがいわゆるデュアルダマシン構造になっていることに主な特徴がある。図１１に示すように、層間絶縁膜６０上には、エッチングストッパ膜８０ａが形成されており、エッチングストッパ膜８０ａの開口部８１ａの内側には、ポリシリコン膜より成るサイドウォール８２ａが形成されている。サイドウォール８２ａは、エッチングストッパ膜８０ａの下に、その一部が食い込むように形成されている。
【００９１】
蓄積電極６８ｂは導体プラグと一体に形成されており、蓄積電極６８ｂが導体プラグ３６に達するように形成されている。蓄積電極６８ｂが導体プラグと一体に形成されているので、蓄積電極６８ｂを下地に対して確実に固定することができ、ＨＦ系のウエットエッチングを行った際に蓄積電極６８ｂが剥離してしまうのを抑制することができる。
【００９２】
また、蓄積電極６８ｂの材料にはポリシリコン膜が用いられている。蓄積電極６８ｂとサイドウォール８２ａとが同様の材料を用いて形成されているため、蓄積電極６８ｂとサイドウォール８２ａとの密着性が高い。しかも、サイドウォール８２ａはエッチングストッパ膜８０ａの下に食い込むように形成されているので、蓄積電極６８ｂを下地に対して確実に固定することができ、ＨＦ系のウエットエッチングを行った際に蓄積電極６８ｂが剥離してしまうのを抑制することができる。
【００９３】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１２乃至図１４を用いて説明する。
【００９４】
まず、層間絶縁膜６０を形成する工程までは、図３（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。次に、全面に、２００ｎｍのシリコン窒化膜より成るエッチングストッパ膜８０ａを形成する。エッチングストッパ膜８０ａの材料としてシリコン窒化膜を用いているのは、層間絶縁膜６０をエッチングする際に高い選択比が得られるからである。なお、エッチングストッパ膜は導電膜でもよいが、導電膜の場合は後工程で除去しなければならないため、絶縁膜を用いることが望ましい。
【００９５】
次に、エッチングストッパ膜８０ａをパターニングする。このとき、層間絶縁膜６０がエッチングされる深さは、層間絶縁膜６０の表面から１００ｎｍ程度の深さに抑えておくことが望ましい。
【００９６】
次に、ＨＦ系のウェットエッチングにより、エッチングストッパ膜８０ａ下の層間絶縁膜６０をサイドエッチングする。これにより、後工程で形成するサイドウォール８２ａがエッチングストッパ膜８０ａ下にまで形成されるので、サイドウォール８２ａをエッチングストッパ膜８０ａに確実に固定することができる。なお、サイドエッチングを行う際の層間絶縁膜６０のエッチング量は、図１２（ａ）の紙面左右方向において、２〜２０ｎｍ、例えば１０ｎｍ程度とすることができる。
【００９７】
次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜を形成する。次に、ポリシリコン膜を異方性エッチングすることにより、エッチングストッパ膜８０ａの開口部８１ａの内側にサイドウォール８２ａを形成する。エッチングストッパ膜の開口部８１ａの内側にサイドウォール８２ａが形成されるので、サイドウォール８２ａの厚さの分だけ開口部８１ａの径が小さくなり、例えば開口部の径が８０ｎｍ×８０ｎｍとなる。なお、ポリシリコン膜を形成する際の膜厚は、所望の厚さのサイドウォール８２ａを形成することにより所望の径の開口部８４ａを形成することができるよう、適宜設定することが望ましい。なお、サイドウォール８２ａの材料は、高い選択比で層間絶縁膜６０をエッチングすることができれば他の材料を用いてもよく、例えばシリコン窒化膜等を用いることができる。こうして、エッチングストッパ膜８０ａ及びサイドウォール絶縁膜８２ａより成るマスク８６ａが構成される（図１２（ａ）参照）。
【００９８】
次に、全面に、ＣＶＤ法により、膜厚０．８〜１．２μｍ、例えば１μｍのＢＰＳＧ膜より成る絶縁膜６４を形成する。次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜８８を形成する。次に、全面に、ＣＶＤ法により、膜厚３０ｎｍのシリコン窒化酸化膜より成る反射防止膜９０を形成する（図１２（ｂ）参照）。
【００９９】
次に、反射防止膜９０、ポリシリコン膜８８をパターニングし、反射防止膜９０を除去する。つぎに、ポリシリコン膜８８をマスクとして、マスク８６ａに対して高い選択比で絶縁膜６４、層間絶縁膜６０、保護膜５９、及びシリコン酸化膜３８をエッチングし、これにより、キャパシタの蓄積電極を形成するための開口部６６と導体プラグ３６に達するコンタクトホール３５ａとを形成する（図１３（ａ）参照）。
【０１００】
次に、全面に、膜厚５０ｎｍのポリシリコン膜を形成する。次に、全面に、膜厚１．３μｍのレジスト膜を形成し、ＣＭＰ法により、絶縁膜６４の表面が露出するまでポリシリコン膜及びレジスト膜を研磨する。次に、アッシングにより、蓄積電極６８の内側のレジスト膜を除去する。こうして導体プラグ３６に達する導電体プラグが一体形成された蓄積電極６８ｂが形成される。
【０１０１】
次に、ＨＦ系のウェットエッチングにより、絶縁膜６４をエッチングする。本実施形態による半導体装置の製造方法では、導体プラグと一体形成された蓄積電極６８ａが形成されているので、下地に対して蓄積電極６８ｂが確実に固定されている。しかも、蓄積電極６８ｂと同様の材料より成るサイドウォール８２ａがエッチングストッパ膜８０ａ下に食い込むように形成されているので、蓄積電極６８ｂが更に確実に固定され、蓄積電極６８ｂが剥がれるのを更に抑制することができる。
【０１０２】
このように本実施形態によれば、蓄積電極が導体プラグと一体に形成されているので、蓄積電極を下地に対して確実に固定することができる。従って、ＨＦ系のウエットエッチングを行った際に蓄積電極が剥離してしまうのを抑制することができる。
【０１０３】
また、本実施形態によれば、エッチングストッパ膜の下に食い込むように形成されたサイドウォールが、蓄積電極と同様の材料により形成されているので、蓄積電極を下地に対して更に確実に固定することができる。
【０１０４】
また、本実施形態によれば、導体プラグを埋め込むためのコンタクトホールと、蓄積電極を形成するための開口部とを同じ工程で形成するので、簡便な工程で半導体装置を製造することができる。
【０１０５】
また、本実施形態によれば、エッチングストッパ膜として絶縁膜を用いているので、絶縁膜を除去する必要がなく、工程を簡略化することができる。
【０１０６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０７】
例えば、第１実施形態では、エッチングストッパ膜８０としてポリシリコン膜を用いたが、エッチングストッパ膜８０として絶縁膜を用いてもよい。エッチングストッパ膜８０として絶縁膜を用いれば、エッチングストッパ膜８０を除去する必要がないので、工程を簡略化することができる。
【０１０８】
また、第１実施形態では、導体プラグ３６と導体プラグ３７とを別個に形成したが、導体プラグ３６と導体プラグ３７とを一体に形成してもよい。即ち、導体プラグ３７を形成する際に、ソース／ドレイン拡散層２７に達するコンタクトホールを形成し、このコンタクトホール内にソース／ドレイン拡散層２７に達する導体プラグを形成してもよい。
【０１０９】
また、第２実施形態では、蓄積電極６８ｂと導体プラグ３６とを別個に形成したが、蓄積電極６８ｂと導体プラグ３６とを一体に形成してもよい。即ち、蓄積電極６８ｂを形成する際に、ソース／ドレイン拡散層２７に達するコンタクトホールを形成し、このコンタクトホール内にソース／ドレイン拡散層２７に達する蓄積電極６８ｂを形成してもよい。
【０１１０】
また、第１実施形態では、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０と周辺トランジスタのソース／ドレイン拡散層２９に達するコンタクトホール４１とを同じ工程で形成したが、コンタクトホール４１は必ずしもコンタクトホール４０を形成するのと同じ工程で形成する必要はなく、コンタクトホール３３を形成するのと同じ工程で形成してもよい。
【０１１１】
また、第１実施形態では、絶縁膜６４をエッチングした後に蓄積電極６８の表面に粗面ポリシリコン膜を形成したが、絶縁膜６４をエッチングする前に蓄積電極６８の内面に粗面ポリシリコン膜を形成してもよい。
【０１１２】
また、第１実施形態では、絶縁膜６４をエッチングした後に蓄積電極６８の表面に粗面ポリシリコン膜を形成したが、粗面ポリシリコン膜より成る蓄積電極６８を形成してもよい。即ち、絶縁膜６４に開口部６６を形成した後に、全面に粗面ポリシリコン膜を形成し、この粗面ポリシリコン膜より成る蓄積電極を形成してもよい。
【０１１３】
また、第２実施形態では、サイドウォール８２ａの材料として蓄積電極６８ｂと同様の材料を用いたが、下地に対して蓄積電極６８ｂを確実に固定することができるならば、必ずしもサイドウォール８２ａの材料を蓄積電極６８ｂの材料と同様としなくてもよい。
【０１１４】
また、第１及び第２実施形態では、シリンダ型のキャパシタを例に説明したが、キャパシタの形状はシリンダ型に限定されるものではなく、あらゆる形状のキャパシタに適用することができ、例えば、ピラー形のキャパシタ等に適用してもよい。ピラー形のキャパシタを形成する場合には、例えば、図８（ｂ）又は図１３（ａ）に示す開口部６６を形成した後に、ＣＶＤ法により全面に膜厚２００ｎｍのポリシリコン膜を形成し、この後、ＣＭＰ法により絶縁膜６４の表面が露出するまでポリシリコン膜を研磨することにより、ポリシリコン膜より成るピラー形の蓄積電極を形成することができる。
【０１１５】
また、第２実施形態では、サイドウォール８２ａを形成したが、蓄積電極を導体プラグと一体に形成することにより下地に対して確実に固定できるならば、必ずしもサイドウォール８２ａを形成しなくてもよい。
【０１１６】
また、第１及び第２実施形態では、ビット線の幅を１２０ｎｍとしたが、ビット線の幅は１２０ｎｍに限定されるものではなく、適宜設定することができる。本発明の技術を用いれば、幅２００ｎｍ以下の微細なビット線を適宜形成することができ、例えば５０〜１６０ｎｍの幅に適宜設定してもよい。
【０１１７】
また、第１及び第２実施形態では、コンタクトホールの径を８０ｎｍ×８０ｎｍとしたが、コンタクトホールの径は８０ｎｍ×８０ｎｍに限定されるものではなく、適宜設定することができる。本発明の技術を用いれば、２００ｎｍ×２００ｎｍ以下の径の微細なコンタクトホールを適宜形成することができ、例えば５０ｎｍ×５０ｎｍ〜１６０ｎｍ×１６０ｎｍの径に適宜設定してもよい。
【０１１８】
また、第１及び第２実施形態では、蓄積電極に粗面ポリシリコン膜を用いたが、蓄積電極は粗面ポリシリコン膜により形成することに限定されるものではなく、シリンダ形等にすることによりキャパシタの静電容量を必要な程度に確保できるならば、蓄積電極に粗面ポリシリコン膜を用いなくてもよく、例えば通常のポリシリコン膜等を用いてもよい。
【０１１９】
また、第２実施形態では、サイドウォール８２ａをエッチングストッパ膜８０ａの下に食い込むように形成したが、蓄積電極６８ｂを下地に対して確実に固定できるならば、必ずしもサイドウォール８２ａをエッチングストッパ膜８０ａの下に食い込むように形成しなくてもよい。
【０１２０】
また、第１及び第２実施形態では、ビット線を覆う保護膜を形成したが、ビット線と導体プラグとの間の耐圧又はビット線と蓄積電極との間の耐圧を十分確保できる場合には、保護膜を形成しなくてもよい。
【０１２１】
また、第１実施形態では、ＣＭＰ法によりマスク８６を除去したが、マスク８６の材料として絶縁膜を用いた場合には、マスク８６を除去しなくてもよい。
【０１２２】
以上説明したように、本発明は上記実施形態には限定されないが、上記実施形態をまとめると、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記第２の絶縁膜の側部から下部に延在して形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極を下地に対して確実に固定することができるので、高い歩留りで製造することができる半導体装置を提供することができる。
【０１２３】
また、上記の半導体装置において、前記蓄積電極は、前記第１の絶縁膜に埋め込まれた導体プラグを介して前記下地基板に電気的に接続されていることが望ましい。
【０１２４】
また、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記下地基板に電気的に接続する導体プラグを兼ねることを特徴とする半導体装置により達成される。これにより、蓄積電極が導体プラグを兼ねるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで製造することができる半導体装置を提供することができる。
【０１２５】
また、上記の半導体装置において、前記蓄積電極が前記第２の絶縁膜を貫く開口部の側壁に、前記第１の絶縁膜とはエッチング特性の異なる材料よりなるサイドウォール膜を更に有することが望ましい。これにより、蓄積電極を下地に対して更に確実に固定することができる。
【０１２６】
また、上記の半導体装置において、前記サイドウォール膜は、前記第２の絶縁膜の側部から下部に延在して形成されていることが望ましい。これにより、サイドウォールを下地に対して確実に固定することができ、ひいては蓄積電極を下地に対して確実に固定することができる。
【０１２７】
また、上記の半導体装置において、前記キャパシタは、前記第２の絶縁膜上に突出するシリンダ型のキャパシタであることが望ましい。これにより、キャパシタの静電容量を大きくすることができる。
【０１２８】
また、上記の半導体装置において、前記蓄積電極は、多孔質の導電膜により形成されていることが望ましい。これにより、キャパシタの静電容量を大きくすることができる。
【０１２９】
また、上記の半導体装置において、前記下地基板上に形成された配線層を更に有し、前記配線層と前記導体プラグとの間に存在する絶縁膜が、エッチング特性のほぼ等しい膜により構成されており、前記導体プラグの径は０．２μｍ以下であることが望ましい。これにより、第１の導体プラグが微細であり、第１の配線層の側面にサイドウォール絶縁膜が形成されていないので、第１の配線層と導体プラグとの寄生容量を小さくすることができる。
【０１３０】
また、上記の半導体装置において、前記下地基板上に形成された配線層を更に有し、前記配線層と前記導体プラグとの間に存在する絶縁膜が、エッチング特性のほぼ等しい膜により構成されており、前記配線層の配線幅は０．２μｍ以下であることが望ましい。これにより、第１の配線層が微細であり、第１の配線層の側面にサイドウォール絶縁膜が形成されていないので、第１の配線層と導体プラグとの寄生容量を小さくすることができる。
【０１３１】
また、上記の半導体装置において、前記下地基板上に形成された配線層と、前記配線層の少なくとも側面に形成された、前記第１の絶縁膜とエッチング特性が異なる第３の絶縁膜を更に有し、前記第１の絶縁膜は、前記第３の絶縁膜と前記導体プラグとの間にも形成されており、前記導体プラグの径は０．２μｍ以下であることが望ましい。これにより、配線層と導体プラグとの間の耐圧を確保することができるので、半導体装置の信頼性を向上することができる。
【０１３２】
また、上記の半導体装置において、前記下地基板上に形成された配線層と、前記配線層の少なくとも側面に形成された、前記第１の絶縁膜とエッチング特性が異なる第３の絶縁膜を更に有し、前記第１の絶縁膜は、前記第３の絶縁膜と前記導体プラグとの間にも形成されており、前記配線層の配線幅は０．２μｍ以下であることが望ましい。これにより、配線層と導体プラグとの間の耐圧を確保することができるので、半導体装置の信頼性を向上することができる。
【０１３３】
また、上記の半導体装置において、前記配線層はビット線であり、前記ビット線の幅が、前記下地基板に形成されたワード線の幅より狭いことが望ましい。これにより、ビット線が微細であるので、集積度の高い半導体装置を提供することができる。
【０１３４】
また、上記の半導体装置において、前記下地基板は、半導体基板上に第３の絶縁膜を介して形成された周辺回路用のトランジスタのゲート電極と、前記ゲート電極の上面及び側面を覆う第４の絶縁膜と、前記半導体基板上及び前記第４の絶縁膜上に形成され、前記第４の絶縁膜とはエッチング特性が異なる第５の絶縁膜と、前記第５の絶縁膜上に形成され、前記第５の絶縁膜を貫いて転送トランジスタのソース／ドレイン拡散層に接続されたビット線と、前記第４の絶縁膜及び前記第５の絶縁膜を貫いて前記ゲート電極に接続され、前記ビット線と同一の導電層より成る配線層とを有することが望ましい。これにより、周辺回路用のトランジスタのゲート電極と配線層とを直接接続することができるので、半導体装置の集積度を高めることができる。
【０１３５】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達し、前記第２の絶縁膜の下部に至る第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、第２の絶縁膜の下部に至る蓄積電極が形成されるので、下地に対して蓄積電極を確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【０１３６】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程では、前記第１の絶縁膜に埋め込まれた導体プラグを形成し、前記蓄積電極を形成する工程では、前記導体プラグを介して前記下地基板に電気的に接続された前記蓄積電極を形成することが望ましい。
【０１３７】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の絶縁膜上及び前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第１の開口部が形成された領域を含む領域の前記第３の絶縁膜及び前記第１の絶縁膜を、前記第２の絶縁膜をエッチングストッパとして選択的にエッチングし、前記第３の絶縁膜に第２の開口部を形成し、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記第２の開口部の内壁及び前記コンタクトホール内に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、蓄積電極が導体プラグと一体に形成されるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【０１３８】
また、上記の半導体装置の製造方法において、前記第１の開口部を形成する工程では、前記第２の絶縁膜の下部に至る前記第１の開口部を形成し、前記第１の開口部を形成する工程の後に、前記第１の開口部の内壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を形成する工程を更に有し、前記第２の開口部及び前記コンタクトホールを形成する工程では、前記第２の絶縁膜及び前記サイドウォール膜をエッチングストッパとして前記第３の絶縁膜及び前記第１の絶縁膜をエッチングすることが望ましい。これにより、微細な導体プラグを形成することができるので、集積度の高い半導体装置を製造することができる。
【０１３９】
また、上記の半導体装置の製造方法において、前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成することが望ましい。これにより、多孔質の導電膜の孔を通じて第３の絶縁膜にエッチング液が浸透し、蓄積電極の周囲の第３の絶縁膜を速やかにエッチングすることができる。このため、セル部を除く領域の第３の絶縁膜を残すことができ、セル部とセル部を除く領域との段差を小さくすることができる。
【０１４０】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を形成する工程と、前記第２の絶縁膜及び前記サイドウォール膜をマスクとして前記第１の絶縁膜をエッチングし、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に導体プラグを形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、微細な導体プラグを形成することができるので、集積度の高い半導体装置を製造することができる。
【０１４１】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の前に、前記下地基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に、第１の幅の配線パターンを有するフォトマスクを形成する工程と、前記フォトマスクをエッチングし、前記フォトマスクの幅を前記第１の幅より狭い第２の幅に成形する工程と、前記フォトマスクを用いて前記第１の導電膜をエッチングし、前記下地基板上に、前記第１の導電膜よりなる前記第２の幅のビット線を形成する工程とを更に有することが望ましい。これにより、微細なビット線を形成することができるので、集積度の高い半導体装置を製造することができる。
【０１４２】
また、上記の半導体装置の製造方法において、前記ビット線を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ビット線の少なくとも側面に、前記第１の絶縁膜とエッチング特性が異なる第４の絶縁膜を形成する工程を更に有することが望ましい。これにより、ビット線と導体プラグとの間の耐圧を確保することができるので、信頼性の高い半導体装置を製造することができる。
【０１４３】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の前に、半導体基板上に、第４の絶縁膜を介して形成された第１の配線層及び第２の配線層を形成する工程と、前記第１の配線層の上面及び側面並びに前記第２の配線層の上面及び側面に、第５の絶縁膜をそれぞれ形成する工程と、前記半導体基板上及び前記第５の絶縁膜上に、前記第５の絶縁膜とはエッチング特性が異なる第６の絶縁膜を形成する工程と、前記第５の絶縁膜及び前記第６の絶縁膜に、前記第１の配線層に達する第１のコンタクトホールを形成する工程と、前記第６の絶縁膜に、前記第２の配線層を覆う前記第５の絶縁膜に自己整合で前記下地基板に達する第２のコンタクトホールを形成する工程とを更に有することが望ましい。これにより、第１のコンタクトホールを介して第１の配線層と上部配線とを接続することができるので、集積度の高い半導体装置を製造することができる。
【０１４４】
また、上記の半導体装置の製造方法において、前記第２のコンタクトホールを形成する工程の後に、前記第１のコンタクトホール内、前記第２のコンタクトホール内及び前記第６の絶縁膜上に第１の導電膜を形成する工程と、９００℃以上の熱処理を行う工程とを更に有することが望ましい。これにより、第１の導電膜と第１の配線層との間で良好なコンタクトを実現することができる。
【０１４５】
【発明の効果】
以上の通り、本発明によれば、ビット線の幅が極めて狭く、導体プラグも微細であるため、ビット線の側面に誘電率の高いシリコン窒化膜より成るサイドウォール絶縁膜を形成する必要がない。従って、ビット線と導体プラグとの間の寄生容量を低減することができる。
【０１４６】
また、本発明によれば、蓄積電極の下端部がエッチングストッパ膜の下側に食い込むように形成されているので、蓄積電極がエッチングストッパ膜により固定される。従って、ウエットエッチング等のプロセスで蓄積電極が剥がれてしまうのを抑制することができ、高い歩留りで半導体装置を製造することが可能となる。
【０１４７】
また、本発明によれば、多孔質なポリシリコン膜より成る蓄積電極を形成するので、ＨＦ系のエッチング液が蓄積電極の孔を通じて浸透し、蓄積電極間の絶縁膜を速やかにエッチングすることができる。このため、セル部以外の領域の絶縁膜を残すことができ、シリンダ型のキャパシタを有する半導体装置を製造する場合であっても、セル部とセル部以外の領域との段差を低減することができる。
【０１４８】
また、本発明によれば、導体プラグと一体に形成された蓄積電極が形成されており、エッチングストッパ膜の下に食い込むように形成されたサイドウォールが蓄積電極と同様の材料により形成されているので、下地に対して蓄積電極を確実に固定することができる。しかも、導体プラグを埋め込むためのコンタクトホールと、蓄積電極を形成するための開口部とを同じ工程で形成するので、簡便な工程で半導体装置を製造することができる。また、本発明によれば、エッチングストッパ膜として絶縁膜を用いるので、絶縁膜を除去する必要がなく、工程を簡略化することができる。
【０１４９】
また、本発明によれば、周辺トランジスタのゲート電極に達するコンタクトホールとセルトランジスタのソース／ドレイン拡散層に達するコンタクトホールとを別個の工程で形成するので、サイドウォール絶縁膜等に対して異なる選択比でエッチングして、それぞれのコンタクトホールを形成することができる。このコンタクトホールを介して周辺トランジスタのゲート電極と上部配線とを接続することができるので、更なる半導体装置の微細化を実現することができる。
【０１５０】
また、本発明によれば、薄いシリコン窒化膜より成る保護膜によりビット線を覆っているので、ビット線と蓄積電極との間の耐圧を確保することができる。また、保護膜によりビット線と層間絶縁膜との間の密着性を向上することができるので、ビット上に形成された層間絶縁膜が剥がれるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す平面図である。
【図３】本発明の第１実施形態による半導体装置を示す他の平面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法の変形例を示す工程断面図である。
【図１１】本発明の第２実施形態による半導体装置を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【符号の説明】
１０…シリコン基板
１１…素子領域
１２…素子分離領域
１３…ゲート絶縁膜
１４…ポリシリコン膜
１６…タングステンシリサイド膜
１８…反射防止膜
２０…シリコン窒化膜
２４…ゲート電極
２４ａ…ゲート電極
２４ｂ…ゲート電極
２６…ソース／ドレイン拡散層
２７…ソース／ドレイン拡散層
２８…サイドウォール絶縁膜
２９…ソース／ドレイン拡散層
２９ａ…低濃度拡散層
２９ｂ…高濃度拡散層
３０…エッチングストッパ膜
３２…層間絶縁膜
３３…コンタクトホール
３４…コンタクトホール
３５…コンタクトホール
３６…導体プラグ
３７…導体プラグ
３８…シリコン酸化膜
４０…コンタクトホール
４１…コンタクトホール
４２…ポリシリコン膜
４４…タングステンシリサイド膜
４６…反射防止膜
５４…ビット線
５５ａ…配線
５５ｂ…配線
５９…保護膜
６０…層間絶縁膜
６１…エッチングストッパ膜
６４…絶縁膜
６６…開口部
６８…蓄積電極
６８ａ…蓄積電極
６８ｂ…蓄積電極
７２…誘電体膜
７７…対向電極
７９…キャパシタ
８０…エッチングストッパ膜
８０ａ…エッチングストッパ膜
８１…開口部
８１ａ…開口部
８２…サイドウォール
８２ａ…サイドウォール
８４…開口部
８６…マスク
８６ａ…マスク
８８…ポリシリコン膜
９０…反射防止膜
１１０…シリコン基板
１１２…素子分離領域
１１４…ポリシリコン膜
１１６…タングステンシリサイド膜
１１８…シリコン酸化膜
１２０…シリコン窒化膜
１２２…シリコン窒化酸化膜
１２３…積層膜
１２４…ゲート電極
１２６ａ、１２６ｂ…ソース／ドレイン拡散層
１２８…サイドウォール絶縁膜
１３０…エッチングストッパ膜
１３２…層間絶縁膜
１３４…コンタクトホール
１３６ａ、１３６ｂ…導体プラグ
１３８…シリコン酸化膜
１４０…コンタクトホール
１４２…ポリシリコン膜
１４４…タングステンシリサイド膜
１４６…シリコン酸化膜
１４８…シリコン窒化膜
１５０…シリコン窒化酸化膜
１５２…積層膜
１５４…ビット線
１５６…サイドウォール絶縁膜
１６０…層間絶縁膜
１６１…エッチングストッパ膜
１６２…コンタクトホール
１６４…ＢＰＳＧ膜
１６６…開口部
１６８…蓄積電極
１７２…タンタル酸化膜
１７４…チタン窒化膜
１７６…ポリシリコン膜
１７７…対向電極
１７９…キャパシタ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にキャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、１個のメモリセルが１個の転送トランジスタと１個のキャパシタとにより構成され、小さい面積ですむため、大容量化に適した半導体メモリである。近年の電子機器等の情報処理量の増大に伴い、電子機器等に用いられるＤＲＡＭには更なる微細化、大容量化が求められている。そして、キャパシタの静電容量を大きくすることができることから、下記のようなシリンダ型のキャパシタを有するＤＲＡＭが用いられてきた。
【０００３】
従来のＤＲＡＭの製造方法を図１５乃至図１７を用いて説明する。図１５乃至図１７において、左側はＤＲＡＭのビット線方向に沿った断面図であり、右側はＤＲＡＭのワード線方向に沿った断面図である。
【０００４】
図１５（ａ）に示すように、まず、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、シリコン基板１１０表面に素子分離膜１１２を形成する。次に、シリコン基板１１０表面にゲート酸化膜（図示せず）を形成する。次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、全面に、ポリシリコン膜１１４、タングステンシリサイド膜１１６、シリコン酸化膜１１８、シリコン窒化膜１２０、シリコン窒化酸化膜１２２を順に成膜し、これらより成る積層膜１２３を形成する。
【０００５】
次に、積層膜１２３を所定の形状にパターニングすることにより、ポリシリコン膜１１４及びタングステンシリサイド膜１１６より成るポリサイド構造のゲート電極１２４を形成する。このゲート電極１２４は、図１５（ａ）の左側の図において紙面垂直方向に延在する他の転送トランジスタのゲート電極を兼ねるワード線として機能する。
【０００６】
次に、積層膜１２３をマスクとしてシリコン基板１１０に不純物イオンを注入し、積層膜１２３に自己整合でソース／ドレイン拡散層１２６ａ、１２６ｂを形成する。次に、全面にシリコン窒化膜を形成し、シリコン基板１１０、素子分離膜１１２、及び積層膜１２３の表面が露出するまで異方性エッチングを行い、これにより積層膜の側壁にサイドウォール絶縁膜１２８を形成する。このサイドウォール絶縁膜１２８は、微細コンタクトの位置ずれマージンを大きく確保するために、ＳＡＣ（Self aligned Contact、自己整合コンタクト）を形成するためのものである。次に、全面に、シリコン窒化膜より成るエッチングストッパ膜１３０を形成する。
【０００７】
次に、ＣＶＤ法により、膜厚約０．５μｍのＢＰＳＧ（Boro-Phospho-Silicate Glass）膜より成る層間絶縁膜１３２を形成する。この後、リフロー法とＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜１３２の表面を平坦化する。次に、ソース／ドレイン拡散層１２６ｂを露出するコンタクトホール１３４をサイドウォール絶縁膜１２８に自己整合で形成する。次に、コンタクトホール１３４内に導体プラグ１３６ａを形成する（図１５（ａ）参照）。
【０００８】
次に、全面に、ＣＶＤ法により、膜厚約０．１μｍのシリコン酸化膜１３８を形成する。次に、ソース／ドレイン拡散層１２６ａを露出するコンタクトホール１４０をサイドウォール絶縁膜１２８に自己整合で形成する。次に、全面に、ＣＶＤ法により、ポリシリコン膜１４２、タングステンシリサイド膜１４４、シリコン酸化膜１４６、シリコン窒化膜１４８、シリコン窒化酸化膜１５０を順に成膜し、これらより成る積層膜１５２を形成する。この後、積層膜１５２を所定の形状にパターニングすることにより、ポリシリコン膜１４２及びタングステンシリサイド膜１４４より成るポリサイド構造のビット線１５４を形成する（図１５（ｂ）参照）。
【０００９】
次に、全面にシリコン窒化膜を形成し、シリコン酸化膜１３８及び積層膜１５２の表面が露出するまで異方性エッチングを行い、これにより積層膜１５２の側壁にサイドウォール絶縁膜１５６を形成する。次に、全面に層間絶縁膜１６０を形成する。この後、ＣＭＰ法により、層間絶縁膜１６０の表面を平坦化する。この後、層間絶縁膜１６０上に、ＣＶＤ法によりシリコン窒化膜より成るエッチングストッパ膜１６１を形成する。次に、導体プラグ１３６ａ上面を露出するコンタクトホール１６２を形成する。この後、コンタクトホール１６２内に導体プラグ１３６ｂを形成する（図１６（ａ）参照）。
【００１０】
次に、全面に、ＣＶＤ法により、膜厚約１．７μｍのＢＰＳＧ膜１６４を形成する。この後、ＢＰＳＧ膜１６４に、導体プラグ１３６ｂ上面を露出する開口部１６６を形成する。開口部１６６は、後工程でキャパシタ１７９の蓄積電極１６８（図１７参照）を形成するためのものである（図１６（ｂ）参照）。
【００１１】
次に、全面に、ＣＶＤ法により、膜厚約０．０５μｍのポリシリコン膜を形成する。この後、全面に、図示しないレジストを塗布しレジスト膜を形成する。この後、ＣＭＰ法によりＢＰＳＧ膜１６４表面が露出するまでポリシリコン膜及びレジスト膜を研磨する。こうして開口部１６６の内側に形成されたポリシリコン膜より成る蓄積電極１６８が形成される。次に、エッチングストッパ膜１６１をストッパとして、ＨＦ系のウェットエッチングによりＢＰＳＧ膜１６４を除去する。
【００１２】
次に、アッシングにより、蓄積電極１６８の内側に残されたレジスト膜を除去する。この後、全面に、ＣＶＤ法により、膜厚約８ｎｍのタンタル酸化膜１７２を形成する。このタンタル酸化膜１７２は、キャパシタ１７９の誘電体として機能するものである。この後、ＣＶＤ法により、膜厚０．０５μｍのチタン窒化膜１７４、膜厚０．１μｍのポリシリコン膜１７６を順に形成し、チタン窒化膜１７４及びポリシリコン膜１７６より成るキャパシタの対向電極１７７を形成する（図１７参照）。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭの製造方法においては、ＨＦ系のウエットエッチングによりＢＰＳＧ膜１６４をエッチングする際に、蓄積電極１６８が導体プラグ１３６ｂから剥離してしまったり、導体プラグ１３６ｂ上面の近傍から薬液が染み込んでエッチングされるべきでない領域までもがエッチングされてしまうことがあり、これによりＤＲＡＭの歩留りが悪くなっていた。
【００１４】
また、ＤＲＡＭの更なる微細化を図るにあたっては、キャパシタの容量を従来とほぼ同等に維持するためにキャパシタの高さを高くしなければならず、このためセル部とセル部以外の領域との間の段差が大きくなり、コンタクトホールの開口や配線の形成が困難となっていた。
【００１５】
また、従来のＤＲＡＭの製造方法では、周辺回路のトランジスタのゲート電極と上部配線との間のコンタクトのためにスペースを確保する必要があり、更なるＤＲＡＭの微細化を行うのが困難であった。
【００１６】
また、従来のＤＲＡＭの製造方法では、ビット線１５４が誘電率の高い厚いシリコン窒化膜で覆われているため、ビット線１５４と導体プラグ１３６ｂとの間の寄生容量が大きかった。
【００１７】
本発明の目的は、シリンダ型のキャパシタを形成する場合であっても、高い歩留りで製造することができる半導体装置及びその製造方法を提供することにある。また、本発明の他の目的は、周辺回路の省スペース化を実現しうる半導体装置及びその製造方法を提供することにある。また、本発明の更に他の目的は、ビット線と導体プラグとの間の寄生容量が小さい半導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記第２の絶縁膜の側部から下部に延在して形成されており、前記蓄積電極は、多孔質の導電膜により形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極を下地に対して確実に固定することができるので、高い歩留りで製造することができる半導体装置を提供することができる。
【００１９】
また、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記下地基板に電気的に接続する導体プラグを兼ねており、前記蓄積電極が前記第２の絶縁膜を貫く開口部の側壁に、前記第１の絶縁膜とはエッチング特性の異なる材料よりなるサイドウォール膜を更に有し、前記サイドウォール膜は、前記第２の絶縁膜の側部から下部に延在して形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極が導体プラグを兼ねるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで製造することができる半導体装置を提供することができる。
【００２０】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達し、前記第２の絶縁膜の下部に至る第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成することを特徴とする半導体装置の製造方法により達成される。これにより、第２の絶縁膜の下部に至る蓄積電極が形成されるので、下地に対して蓄積電極を確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【００２１】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の絶縁膜上及び前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第１の開口部が形成された領域を含む領域の前記第３の絶縁膜及び前記第１の絶縁膜を、前記第２の絶縁膜をエッチングストッパとして選択的にエッチングし、前記第３の絶縁膜に第２の開口部を形成し、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記第２の開口部の内壁及び前記コンタクトホール内に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、前記第１の開口部を形成する工程では、前記第２の絶縁膜の下部に至る前記第１の開口部を形成し、前記第１の開口部を形成する工程の後に、前記第１の開口部の側壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を、前記第２の絶縁膜の側部から前記下部に延在するように形成する工程を更に有し、前記第２の開口部及び前記コンタクトホールを形成する工程では、前記第２の絶縁膜及び前記サイドウォール膜をエッチングストッパとして前記第３の絶縁膜及び前記第１の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法により達成される。これにより、蓄積電極が導体プラグと一体に形成されるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【００２３】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は、本実施形態による半導体装置の構造を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図３は、本実施形態による半導体装置を示す他の平面図である。図４乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態による半導体装置はＤＲＡＭである。図１の紙面左側の図は、図２及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線に沿った断面図であり、紙面右側の図は、図２及び図３のＢ−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面図である。
【００２４】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図３を用いて説明する。図１及び図２に示すように、シリコン基板１０表面には、素子領域１１を画定する素子分離領域１２が形成されており、画定された素子領域１１には、図１の左側の図において紙面垂直方向に延在するゲート電極２４と、ソース／ドレイン拡散層２６、２７とを有する転送トランジスタが形成されている。
【００２５】
転送トランジスタのゲート電極２４は、ゲート絶縁膜１３上に形成された膜厚５０ｎｍのポリシリコン膜１４及び膜厚１００ｎｍのタングステンシリサイド膜１６より成るポリサイド構造を為すものであり、他の転送トランジスタのゲート電極を兼ねるワード線としても機能するものである（図２参照）。
【００２６】
ゲート電極２４の幅は、例えば０．１８μｍである。ゲート電極２４上には、シリコン窒化酸化膜より成る反射防止膜１８が形成されており、反射防止膜１８上にはシリコン窒化膜２０が形成されている。これらの側壁には、サイドウォール絶縁膜２８が形成されている。シリコン基板１０には、ゲート電極２４に自己整合で低濃度拡散層より成るソース／ドレイン拡散層２６、２７が構成されている。
【００２７】
このようにして転送トランジスタが形成されたシリコン基板１０上には、全面に、膜厚２０ｎｍのシリコン窒化膜より成るエッチングストッパ膜３０が形成されており、更に全面に、膜厚５００ｎｍのＢＰＳＧ膜より成る層間絶縁膜３２が形成されている。
【００２８】
層間絶縁膜３２には、転送トランジスタの一方のソース／ドレイン拡散層２７に達するコンタクトホール３４が形成されており、コンタクトホール３４内には導体プラグ３６が埋め込まれている。
【００２９】
導体プラグ３６が埋め込まれた層間絶縁膜３２上には、膜厚６０ｎｍのシリコン酸化膜３８が形成されている。シリコン酸化膜３８上には、コンタクトホール４０を介して転送トランジスタのソース／ドレイン拡散層２６に接続されると共に、図１の左側の図において紙面水平方向に延在するビット線５４（図３参照）が形成されている。ビット線５４は、膜厚４０ｎｍのポリシリコン膜４２及び膜厚１６０ｎｍのタングステンシリサイド膜４４より成るポリサイド構造を為すものであり、ビット線５４上には、シリコン窒化酸化膜４６が形成されている。
【００３０】
なお、ビット線５４は、上記の構造に限定されるものではない。例えば、膜厚４０ｎｍのチタン膜、膜厚２０ｎｍのチタン窒化膜、及び膜厚１００ｎｍのタングステン膜によりビット線５４を構成し、このビット線５４上に膜厚８０ｎｍのシリコン窒化酸化膜４６を形成してもよい。Ｗ／ＴｉＮ／Ｔｉ構造のビット線には金属膜が用いられているので、ビット線５４の低抵抗化を実現することができる。
【００３１】
本実施形態による半導体装置は、ビット線５４の幅が１２０ｎｍと極めて狭いことに主な特徴の一つがある。現在のフォトリソグラフィ技術では、極めて波長の短いＫｒＦエキシマレーザを用いた場合であっても、解像限界の最小寸法は１６０ｎｍ程度である。これに対し、本実施形態による半導体装置では、ビット線５４の幅が現在のフォトリソグラフィ技術の解像限界である１６０ｎｍよりも極めて細く、このため半導体装置の微細化を実現することができ、集積度を向上することが可能となる。このような幅の狭いビット線５４は、後述する本実施形態による半導体装置の製造方法により形成することができる。なお、本実施形態による半導体装置では、後述する本実施形態による半導体装置の製造方法を用いることにより、更にビット線５４を細くすることも可能である。
【００３２】
ビット線５４が形成されたシリコン酸化膜３８上の全面には、膜厚約１０〜３０ｎｍのシリコン窒化膜より成る保護膜５９が形成されている。ビット線５４が薄い保護膜５９により覆われているため、ビット線５４と導体プラグ３７との間の耐圧を向上することができ、また位置ずれマージンを確保することができる。
【００３３】
保護膜５９上には、全面に、膜厚７００ｎｍのＢＰＳＧ膜より成る層間絶縁膜６０が形成されている。層間絶縁膜６０、保護膜５９及びシリコン酸化膜３８には、導体プラグ３６に達するコンタクトホール３５が形成されており、コンタクトホール３５内には導体プラグ３７が埋め込まれている。本実施形態による半導体装置は、コンタクトホール３５の径が８０ｎｍ×８０ｎｍと極めて小さく、この微細なコンタクトホール３５内に導体プラグ３７が埋め込まれていることに主な特徴の一つがある。このような微細なコンタクトホール３５は、後述する本実施形態による半導体装置の製造方法により形成することができる。本実施形態による半導体装置は上述したようにビット線５４の幅が極めて狭く、コンタクトホール３５も微細であるため、半導体装置を微細化した場合であってもＳＡＣ技術を用いることなく導体プラグ３７と導体プラグ３６とを接続することができる。
【００３４】
ＳＡＣ技術を用いて形成された従来の半導体装置では、ビット線の側面にシリコン窒化膜よりなるサイドウォール絶縁膜が形成されており、かかるサイドウォール絶縁膜は寄生容量が大きかった。これに対し、本実施形態による半導体装置では、ＳＡＣ技術を用いることなく微細なビット線５４と微細な導体プラグ３７とを形成することができるので、ビット線５４の側面に寄生容量の大きいサイドウォール絶縁膜を形成する必要がなく、従って、ビット線５４と導体プラグ３７との間の寄生容量を低減することができる。
【００３５】
層間絶縁膜６０上には、膜厚５０ｎｍのシリコン窒化膜より成るエッチングストッパ膜６１が形成されている。層間絶縁膜６０及びエッチングストッパ膜６１には、導体プラグ３７に達する開口部６６が形成されている。開口部６６は、エッチングストッパ膜６１下の一部にも形成されている。
【００３６】
キャパシタ７９の蓄積電極６８は、開口部６６にその一部が埋め込まれるように形成されている。即ち、蓄積電極６８は、その側面の下部がエッチングストッパ膜６１の下側に食い込むように形成されている。また、蓄積電極６８は、導体プラグ３７に接続されている。本実施形態による半導体装置は、キャパシタ７９の蓄積電極６８がエッチングストッパ膜６１の下側に食い込むように形成されているので、蓄積電極６８がエッチングストッパ膜６１により固定され、従って、蓄積電極６８を下地に対して確実に固定することができる。これにより、蓄積電極６８が剥がれるのを防止することができ、半導体装置の製造歩留りを向上することができる。
【００３７】
また、本実施形態による半導体装置は、蓄積電極６８の表面に膜質の粗い粗面ポリシリコン膜が形成されていることにも特徴がある。粗面ポリシリコン膜は膜質が粗いので蓄積電極の表面積を大きくすることができ、従って、キャパシタ７９の静電容量を大きくすることができる。
【００３８】
蓄積電極６８上及びエッチングストッパ膜６１上には、全面に膜厚４ｎｍのシリコン窒化膜より成る誘電体膜７２が形成されている。誘電体膜７２上には、膜厚１μｍのポリシリコン膜より成る対向電極７７が形成されている。こうして、本実施形態による半導体装置が構成されている。
【００３９】
このように本実施形態によれば、ビット線の幅が極めて狭く、導体プラグも微細であるため、ビット線の側面に誘電率の高いシリコン窒化膜より成るサイドウォール絶縁膜を形成する必要がない。従って、ビット線と導体プラグとの間の寄生容量を低減することができる。
【００４０】
また、本実施形態によれば、蓄積電極の下端部がエッチングストッパ膜の下側に食い込むように形成されているので、蓄積電極がエッチングストッパ膜により固定される。従って、ウエットエッチング等のプロセスで蓄積電極が剥がれてしまうのを抑制することができ、高い歩留りで半導体装置を製造することが可能となる。
【００４１】
また、本実施形態によれば、薄いシリコン窒化膜より成る保護膜によりビット線を覆っているので、ビット線と蓄積電極との間の耐圧を確保することができる。また、保護膜によりビット線と層間絶縁膜との間の密着性を向上することができるので、ビット上に形成された層間絶縁膜が剥がれるのを防止することができる。
【００４２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４乃至図９を用いて説明する。図４乃至９の紙面左側の図は、図２及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線に沿った断面図であり、紙面中央の図は、図２及び図３のＢ−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面図であり、紙面右側の図は、周辺トランジスタの断面図である。
【００４３】
まず、ＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。ＳＴＩ法による素子分離領域１２は以下のようにして形成することができる。即ち、まず、シリコン基板１０上に膜厚１５０ｎｍのシリコン窒化膜（図示せず）を形成する。次に、シリコン窒化膜を素子分離領域１２の形状にパターニングする。次に、シリコン窒化膜をマスクとして、シリコン基板１０を４００ｎｍの深さまでエッチングする。次に、全面に、ＣＶＤ法により、膜厚８００ｎｍのシリコン酸化膜（図示せず）を形成する。次に、ＣＭＰ法により、シリコン窒化膜の表面が露出するまでシリコン酸化膜を研磨する。次に、シリコン窒化膜を剥離する。こうして、ＳＴＩ法により素子分離領域１２が形成され、素子領域１１（図２参照）が画定される（図４（ａ）参照）。
【００４４】
次に、シリコン基板１０に不純物イオンを注入することにより、素子領域１１にウェル（図示せず）を形成する。次に、シリコン基板１０の表面に、熱酸化法により、膜厚６．５ｎｍのゲート酸化膜１３を形成する。
【００４５】
次に、ＣＶＤ法により、膜厚５０ｎｍのポリシリコン膜１４、膜厚１００ｎｍのタングステンシリサイド膜１６、膜厚６０ｎｍのシリコン窒化酸化膜より成る反射防止膜１８、膜厚１３０ｎｍのシリコン窒化膜２０を形成する。こうして、ポリシリコン膜１４、タングステンシリサイド膜１６、反射防止膜１８、及びシリコン窒化膜２０より成る積層膜が形成される。次に、この積層膜をゲート電極２４の平面形状にパターニングする。こうして、転送トラジスタのワード線を兼ねるゲート電極２４が形成され、センスアンプ部、サブワードデコーダ部等の周辺回路部のトランジスタ(以下、周辺トランジスタという)のゲート電極２４ａ、２４ｂが形成される。
【００４６】
次に、ゲート電極２４、２４ａ、２４ｂに自己整合で不純物イオンを導入することにより、素子領域１１に低濃度拡散層２６、２７、２９ａを形成する。これにより、低濃度拡散層より成るソース／ドレイン拡散層２６、２７が構成されることとなる。
【００４７】
次に、全面に、膜厚６０ｎｍのシリコン窒化膜を形成し、この後、シリコン窒化膜を異方性エッチングすることによりゲート電極２４、２４ａ、２４ｂの側面に膜厚約５０ｎｍのシリコン窒化膜より成るサイドウォール絶縁膜２８を形成する。
【００４８】
次に、周辺トランジスタの素子領域が開口するフォトレジストマスク（図示せず）を形成し、このフォトレジストマスクをマスクとして、高濃度に不純物イオンを導入する。これにより、サイドウォール絶縁膜２８が形成されたゲート電極２４ａ、２４ｂに自己整合で不純物イオンが導入され、高濃度拡散層２９ｂが形成される。こうして、低濃度拡散層２９ａ及び高濃度拡散層２９ｂよりなるＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン拡散層２９が構成される。
【００４９】
次に、全面に、ＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜より成るエッチングストッパ膜３０を形成する（図４（ｂ）参照）。
【００５０】
次に、ＣＶＤ法により、膜厚５００ｎｍのＢＰＳＧ膜より成る層間絶縁膜３２を形成する。この後、層間絶縁膜３２の表面を、リフロー法及びＣＭＰ法により平坦化する。次に、ＳＡＣ技術を用い、ゲート電極２４を覆うシリコン窒化膜２０、３０及びサイドウォール絶縁膜２８に対して高い選択比で層間絶縁膜３２をエッチングする。これにより、ソース／ドレイン拡散層２７に達するコンタクトホール３４が形成される。ＳＡＣ技術を用いてコンタクトホール３４を形成するので、フォトリソグラフィにおける位置ずれマージンを大きくすることができる。
【００５１】
次に、全面に、ＣＶＤ法により、ポリシリコン膜を形成する。この後、ＣＭＰ法により、層間絶縁膜３２の表面が露出するまでポリシリコン膜を研磨し、コンタクトホール内にポリシリコン膜より成る導体プラグ３６を形成する（図５（ａ）参照）。
【００５２】
次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３８を形成する。次に、シリコン窒化膜２０に対して選択性の低い条件で、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を、異方性エッチングにより形成する。コンタクトホール３３を形成する際の、エッチングガスとしては、例えば、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス等より成る混合ガスを用いることができる（図５（ｂ）参照）。
【００５３】
次に、サイドウォール絶縁膜２８及びシリコン窒化膜３０に対して高い選択比で、シリコン酸化膜３８及び層間絶縁膜３２をエッチングし、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０と、周辺トランジスタのソース／ドレイン拡散層２９に達するコンタクトホール４１とを形成する。エッチング条件は、例えば、エッチングガスとしてＣ4Ｆ8ガス、ＣＨＦ2ガス、Ａｒガス、Ｏ2ガス等より成る混合ガスを用いることができる。
【００５４】
本実施形態による半導体装置の製造方法では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を形成する工程と、ソース／ドレイン拡散層２６に達するコンタクトホール４０を形成する工程とを別個の工程で行うことに特徴の一つがある。このように別個の工程でコンタクトホール３３、４０を形成するのは、以下の理由によるものである。即ち、コンタクトホール３３を形成する際には、シリコン窒化膜２０をエッチングする必要があるためシリコン窒化膜２０に対して低い選択比でエッチングする必要があり、コンタクトホール４０を形成する際には、シリコン窒化膜２０、３０及びサイドウォール絶縁膜２８に対して高い選択比でエッチングする必要があるからである。
【００５５】
本実施形態による半導体装置の製造方法では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を先の工程で形成し、セルトランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を後の工程で形成する。このような順序でコンタクトホール３３、４０を形成するのは、先の工程で転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を形成すると、後の工程でゲート電極２４ｂに達するコンタクトホール３３を形成する際にコンタクトホール４０内にレジストが詰まり、この後コンタクトホール４０内に詰まったレジストを確実に除去できず、導体プラグ３６とソース／ドレイン拡散層２６との間のコンタクトの信頼性の低下を招くからである。従って、本実施形態では、周辺トランジスタのゲート電極２４ｂに達するコンタクトホール３３を形成した後に、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０を形成する（図６（ａ）参照）。
【００５６】
次に、等方性エッチングを用い、コンタクトホール４０、４１内に露出するシリコン基板１０の表面をエッチングする。エッチングガスとしては、例えばＣＦ4ガス、Ａｒガス等を用いることができる。これにより、コンタクトホール４０、４１を形成する際にダメージを受けたシリコン基板１０の表面がエッチングされるので、ソース／ドレイン拡散層２６とビット線５４との間で良好なコンタクトを実現することができ、ソース／ドレイン拡散層２９と配線５５ｂとの間で良好なコンタクトを実現することができる。
【００５７】
次に、全面に、ＣＶＤ法により、膜厚４０ｎｍのポリシリコン膜４２、膜厚１６０ｎｍのタングステンシリサイド膜４４、膜厚５０ｎｍのシリコン窒化酸化膜より成る反射防止膜４６を順次形成する。こうして、ポリシリコン膜４２、タングステンシリサイド膜４４、反射防止膜４６より成る積層膜が形成される。
【００５８】
次に、ＲＴＡ（Rapid Thermal Anneal、短時間アニール）法により、熱処理を行う。これによりゲート電極２４ｂと配線５５ａとの間で良好なコンタクトを実現することができる。熱処理条件は、例えば温度を１０００℃とし、アニール時間を数秒から数十秒とすることができる。
【００５９】
なお、Ｗ／ＴｉＮ／Ｔｉ構造のビット線５４を形成する場合には、積層膜を以下のようにして形成する。即ち、まず、全面に、ＣＶＤ法又はスパッタ法により、膜厚４０ｎｍのチタン膜を形成し、この後、シリサイド化を図るべく、ＲＴＡ法により、７００℃、３０秒の熱処理を行う。次に、ＣＶＤ法又はスパッタ法により、膜厚２０ｎｍのチタン窒化膜を形成し、この後、ＲＴＡ法により、７００℃、３０秒の熱処理を行う。次に、ＣＶＤ法により、膜厚１００ｎｍのタングステン膜、膜厚８０ｎｍのシリコン窒化酸化膜を順次形成する。こうして、積層膜が形成される。この場合には、積層膜を形成する過程で熱処理が行われているため、更なる熱処理を行わなくても、ゲート電極２４ｂと配線５５ａとの間での良好なコンタクトは確保しうる。
【００６０】
次に、積層膜をパターニングするためのフォトレジストマスクを形成する。本実施形態による半導体装置の製造方法では、微細加工を可能とするため、波長の短いＫｒＦエキシマレーザを用いて露光する。フォトレジスト膜の材料としては、ＫｒＦエキシマレーザの波長に対応した化学増幅型レジストを用いる。ＫｒＦエキシマレーザを用いて露光すると、現在の技術では解像限界の最小寸法は１６０ｎｍ程度である。従って、フォトレジスト膜のパターンは、ビット線５４に対応する領域において例えば１６０ｎｍとなるように形成する。
【００６１】
次に、プラズマエッチング法により、フォトレジスト膜を等方性エッチングする。これにより、ビット線５４に対応する領域において、フォトレジスト膜のパターンの幅を片側で例えば２０ｎｍ、全体として例えば４０ｎｍ細くする。これにより、ビット線５４に対応する領域においてフォトレジストマスクの幅は例えば１２０ｎｍとなる。なお、フォトレジスト膜を等方性エッチングする際には、例えば２周波の平行平板型のエッチング装置を用いることができる。印加電圧は、対向電極側において、例えば２７ＭＨｚ、５００Ｗ、シリコン基板側において例えばＲＦ（Radio Frequency）、３０Ｗとすることができる。
【００６２】
エッチングガスとしては、例えばＮ2ガス、Ｏ2ガスより成る混合ガスを用いることができる。また、圧力は例えば３０ｍＴｏｒｒとすることができ、ガス流量はＮ2ガスを１５０ｃｃ／ｍｉｎ、Ｏ2ガスを１５ｃｃ／ｍｉｎとすることができる。エッチング時間は、例えば２０秒とすることができる。これにより、ビット線５４に対応する領域において例えば幅１２０ｎｍのパターンが形成されたフォトレジストマスクが形成される。
【００６３】
なお、フォトレジストマスクのパターン幅は、エッチング時間を適宜調整することにより設定することができる。上記ではエッチングガスとして、Ｎ2ガスとＯ2ガスより成る混合ガスを用いたが、エッチングガスは上記に限定されるものではなく、例えば、ＨＢｒガスとＯ2ガスより成る混合ガス等を用いてもよい。
【００６４】
また、薄いフォトレジスト膜を用いてフォトレジストマスクを形成する場合には、オゾンアッシャを用いることが望ましい。オゾンアッシャを用いれば、フォトレジスト膜の基板垂直方向の厚さが減少するのを抑制することができるからである。こうして形成されたフォトレジストマスクをマスクとして積層膜をエッチングすることにより、現在のフォトリソグラフィ技術での解像限界より細いビット線を形成することができる。
【００６５】
このように、本実施形態によれば、フォトレジスト膜をパターニングした後に、更にフォトレジスト膜を等方性エッチングしてフォトレジストマスクを形成するので、このフォトレジストマスクを用いて現状のフォトリソグラフィ技術における解像限界より細いビット線を形成することができる。また、本実施形態によれば、周辺トランジスタのゲート電極５４ｂと配線５５ａとを直接接続することができるので、配線５５ａのレイアウトが容易となり、半導体装置の微細化に寄与することができる。
【００６６】
次に、全面に、ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン窒化膜より成る保護膜５９を形成する。なお、この後、保護膜５９を異方性エッチングすることにより、ビット線５４の側壁のみに保護膜５９を残すようにしてもよい。また、セルアレイ部を覆うマスクを用いて、周辺回路部の保護膜５９のみをエッチングするようにしてもよい。但し、Ｗ／ＴｉＮ／Ｔｉ構造のビット線のように金属膜を用いたビット線５４の場合には、ビット線５４と層間絶縁膜６０との密着性が良好ではなく、層間絶縁膜６０が剥がれやすい。従って、かかる場合には、保護膜５９をエッチングすることなく、全面に形成された保護膜５８上に層間絶縁膜６０を形成することが望ましい。
【００６７】
次に、全面に、ＣＶＤ法により、膜厚７００ｎｍのＨＤＰ−ＵＳＧ（High Density Plasma-Undoped Silicate Grass）膜より成る層間絶縁膜６０を形成する。なお、層間絶縁膜６０は、ＨＤＰ−ＵＳＧ膜のみならず、例えばＢＰＳＧ膜等の他の絶縁膜を用いてもよい。次に、ＣＭＰ法により、層間絶縁膜６０の表面を平坦化する（図６（ｂ）参照）。
【００６８】
次に、層間絶縁膜６０上に、膜厚２００ｎｍのポリシリコン層より成るエッチングストッパ膜８０を形成する。なお、エッチングストッパ膜８０は、層間絶縁膜６０をエッチングしてコンタクトホール３５を形成する際のエッチングストッパとして機能するため、層間絶縁膜６０に対して高い選択比を有する材料を用いることが望ましい。従って、エッチングストッパ膜８０は、ポリシリコン層に限定されるものではなく、例えばシリコン窒化膜やアルミナ（Ａｌ2Ｏ3）膜等を用いてもよい。
【００６９】
次に、エッチングストッパ膜８０をパターニングし、コンタクトホール３５に対応する領域のエッチングストッパ膜８０に開口部８１を形成する。このとき、下地の層間絶縁膜６０がエッチングされてしまう深さは例えば１００ｎｍ以下に抑えておくことが望ましい。次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。ここでポリシリコン膜を用いているのは、ポリシリコン膜は後工程で層間絶縁膜６０にコンタクトホールを形成する際に、層間絶縁膜６０に対して高い選択比を有する材料であるためである。従って、ポリシリコン膜のみならず、層間絶縁膜６０に対して高い選択比を有する膜、例えばシリコン窒化膜やアルミナ膜等を適宜用いることができる。
【００７０】
次に、ポリシリコン膜を異方性エッチングし、これによりエッチングストッパ膜８０の側面にサイドウォール８２を形成する。エッチングストッパ膜８０の側面にサイドウォール８２が形成されているので、サイドウォール８２の厚さの分だけ径の小さくなった開口部８４が形成される。こうして、エッチングストッパ膜８０及びサイドウォール８２より成るマスク８６が構成される（図７（ａ）参照）。
【００７１】
次に、マスク８６を用いて、層間絶縁膜６０、保護膜５９、及びシリコン酸化膜３８を順次異方性エッチングし、これにより導体プラグ３６に達するコンタクトホール３５を形成する。層間絶縁膜６０をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、ポリシリコン膜より成るサイドウォール８２及びシリコン窒化膜より成る保護膜５９に対して、層間絶縁膜６０を高い選択比でエッチングできるよう、例えばＣ4Ｆ8ガス、ＣＨ2Ｆガス、Ａｒガス、及びＯ2ガス等より成る混合ガスを用いることができる。また、保護膜５９をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、ポリシリコン膜より成るサイドウォール８２及びシリコン酸化膜３８に対して、保護膜６０を高い選択比でエッチングできるよう、例えばＣＨＦ3ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いることができる。また、ＣＨ2Ｆ2ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いてもよい。また、シリコン酸化膜３８をエッチングする際には、ポリシリコン膜より成るエッチングストッパ膜８０、及びポリシリコン膜より成るサイドウォール８２に対して、シリコン酸化膜３８を高い選択比でエッチングできるよう、例えばＣ4Ｆ8ガス、ＣＨ2Ｆ2ガス、Ａｒガス、及びＯ2ガスより成る混合ガスを用いることができる。こうして、導体プラグ３６に達するコンタクトホール３５が形成されるが、マスク８６の開口部８４の径がフォトリソグラフィ技術における解像限界より小さくなっているので、微細なコンタクトホール３５を形成することができる。
【００７２】
次に、全面に、膜厚２００ｎｍのポリシリコン膜を形成する。次に、ＣＭＰ法により、層間絶縁膜６０の表面が露出するまでポリシリコン膜を研磨し、コンタクトホール３５内にポリシリコン膜より成る導体プラグ３７を形成する（図７（ｂ）参照）。なお、
次に、全面に、膜厚５０ｎｍのシリコン窒化膜より成るエッチングストッパ膜６１を形成する。次に、全面に、０．８〜１．２μｍ、好ましくは膜厚１μｍのＢＰＳＧ膜より成る絶縁膜６４を形成する（図８（ａ）参照）。
【００７３】
次に、エッチングストッパ膜６１をエッチングストッパとして、絶縁膜６４をエッチングし、キャパシタ７９の蓄積電極６８を形成する領域に対応した開口部６６を形成する。次に、開口部６６内に露出したエッチングストッパ膜６１をエッチングし、導体プラグ３７の上面を露出する。このとき、エッチングストッパ膜６１のみならず、所定の深さまで層間絶縁膜６０をもエッチングする。層間絶縁膜６０をエッチングする深さは、例えば層間絶縁膜６０の表面から１００ｎｍ程度とすることができる。
【００７４】
次に、ＨＦ系のウェットエッチングにより、エッチングストッパ膜６１の下の層間絶縁膜６０にサイドエッチングを行う。このときのサイドエッチングの紙面横方向の距離は、２〜２０ｎｍ、例えば１０ｎｍ程度とすることができる。こうして、エッチングストッパ膜６１の下にまで開口部６６が形成される（図８（ｂ）参照）。
【００７５】
次に、全面に、ＣＶＤ法により、膜厚５０ｎｍのアモルファスシリコン膜を形成する。これにより、アモルファスシリコン膜は、サイドエッチングされたエッチングストッパ膜６１の下にまで形成される。次に、全面に、膜厚１．３μｍのレジスト膜（図示せず）を形成し、絶縁膜６４の表面が露出するまでアモルファスシリコン膜及びレジスト膜を研磨する。これにより、開口部６６内にアモルファスシリコン膜より成る蓄積電極６８が形成される。次に、アッシングによりレジスト膜を除去する。こうして、シリンダー形状の蓄積電極６８が形成される。
【００７６】
次に、ＨＦ系のウェットエッチングにより絶縁膜６４をエッチングする。蓄積電極６８がエッチングストッパ膜６１の下側に食い込むように形成されているため、エッチングストッパ膜６１により蓄積電極６８が固定され、ＨＦ系のウエットエッチングを行った場合であっても蓄積電極６８が剥離してしまうのを防止することができる（図９（ａ）参照）。
【００７７】
次に、ＣＶＤ法により、蓄積電極６８の表面に膜厚３０ｎｍ程度の凹凸を有する粗面ポリシリコンを選択的に成長し、この後真空アニールを行うことにより、蓄積電極６８の表面を粗面化する。なお、蓄積電極６８の表面を粗面化しなくても十分な静電容量を有するキャパシタを形成することができる場合には、蓄積電極６８の表面を粗面化しなくてもよい。蓄積電極６８の表面を粗面化した場合には、蓄積電極６８中の不純物であるリンの濃度が低くなり、空乏化を生じる場合がある。蓄積電極６８に空乏化が生じる場合には、蓄積電極６８を粗面化した後に、例えば７００℃のＰＨ3 +雰囲気中にてアニールを行い、蓄積電極６８中にリンを気相拡散し、蓄積電極６８中の不純物濃度を増加すればよい。
【００７８】
次に、全面に、ＮＨ3雰囲気中にてアニールを行い、蓄積電極６８の表面を窒化する。次に、ＣＶＤ法により、膜厚４ｎｍのシリコン窒化膜よりなる誘電体膜７２を形成する。次に、キャパシタの特性を改善するため、約８００℃の酸化熱処理を行う。次に、膜厚１μｍのポリシリコン膜より成る対向電極７７を形成する。
【００７９】
また、上記では、シリコン窒化膜より成る誘電体膜７２を形成したが、誘電体膜７２はシリコン窒化膜に限定されるものではなく、例えばＴａ2Ｏ5膜等の高誘電体膜等を用いてもよい。これにより、高い静電容量を有するキャパシタ７９を形成することができる。例えば、Ｔａ2Ｏ5膜を誘電体膜７２として用いる場合には、まず、ＲＴＮ処理により蓄積電極６８の表面を窒化することによりシリコン窒化膜を形成し、この後、ＣＶＤ法により、例えば膜厚８ｎｍのＴａ2Ｏ5膜を形成する。次に、８００℃程度の酸化熱処理またはＯ2プラズマアニール等を行う。この後、膜厚５０ｎｍのチタン窒化膜と膜厚１００ｎｍのポリシリコン膜とを形成することにより対向電極７７を形成する。こうして、Ｔａ2Ｏ5膜等の高誘電体膜を誘電体膜７２として用いたキャパシタ７９が形成される。
【００８０】
この後、対向電極７７上に、更に層間絶縁膜等（図示せず）を形成し、更に配線層等（図示せず）を形成することにより、本実施形態による半導体装置を製造することができる。
【００８１】
（変形例）
次に、本実施形態の変形例による半導体装置の製造方法を図１０を用いて説明する。図１０は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００８２】
本変形例による半導体装置は、多孔質のポリシリコン膜より成る蓄積電極６８ａを形成することに主な特徴がある。
【００８３】
まず、開口部６６を形成する工程までは、図４（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００８４】
次に、全面に、ＣＶＤ法により、膜厚５０〜１００ｎｍの多孔質なポリシリコン膜を形成する。成膜条件は、例えば成膜温度を５７０℃程度とし、ＳｉＨ4ガスを用いることができる。このような条件で多孔質のポリシリコン膜を形成した場合には、多孔質のポリシリコン膜の膜質は、粒径の大きいグレインが粗に存在する膜質となる。
【００８５】
また、多孔質のポリシリコン膜は以下のようにしても形成することができる。即ち、膜厚３０ｎｍ程度のアモルファスシリコン膜を形成し、この後、成膜温度５７０℃でＳｉＨ4ガスを用いて、膜厚３０ｎｍ程度のポリシリコン膜を形成し、この後、５６０℃、１０-8Ｔｏｒｒの真空アニールを数十分間行うことにより、グレインを成長して多孔質のポリシリコン膜を形成することもできる。
【００８６】
次に、全面に、膜厚１．３μｍのレジスト膜（図示せず）を形成し、絶縁膜６４の表面が露出するまで多孔質なポリシリコン膜及びレジスト膜を研磨する。これにより、開口部６６内に多孔質なポリシリコン膜より成る蓄積電極６８ａが形成される。次に、アッシングによりレジスト膜を除去する。こうして、シリンダー形状の蓄積電極６８ａが形成される（図１０（ａ）参照）。
【００８７】
次に、ＨＦ系のウェットエッチングにより絶縁膜６４をエッチングする。本変形例では、蓄積電極６８ａとして多孔質なポリシリコン膜が用いられているため、エッチング液が蓄積電極６８ａの孔を通って、蓄積電極６８ａの内側から外側に向かって浸透していく。これにより、蓄積電極６８ａ間の絶縁膜６４にエッチング液が速やかに浸透していくので、蓄積電極６８ａ間の絶縁膜６４が速やかにエッチングされる。これにより、セル部における絶縁膜６４のエッチングを速やかに行うことができるため、セル部以外の領域に絶縁膜６４を残すことができる。具体的には、セル部以外の領域の絶縁膜６４の膜厚は、エッチングを行う前の膜厚に対して５％〜１０％程度しか薄くならない。セル部以外の領域に絶縁膜６４を残すことができるので、従来生じていたセル部とセル部以外の領域との間の段差を低減することができる。
【００８８】
このように、本変形例によれば、多孔質なポリシリコン膜より成る蓄積電極を形成するので、キャパシタの静電容量を大きくすることができる。また、本変形例によれば、絶縁膜６４をエッチングする際にＨＦ系のエッチング液が蓄積電極の孔を通じて浸透するので、蓄積電極間の絶縁膜６４を速やかにエッチングすることができ、セル部以外の領域の絶縁膜６４を残すことができる。従って、シリンダ型のキャパシタを有する半導体装置を製造する場合であっても、セル部とセル部以外の領域との段差を低減することができる。
【００８９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１１乃至図１４を用いて説明する。図１１は、本実施形態による半導体装置を示す断面図である。図１２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９０】
（半導体装置）
まず、本実施形態による半導体装置を図１１を用いて説明する。本実施形態による半導体装置は、蓄積電極と導体プラグとがいわゆるデュアルダマシン構造になっていることに主な特徴がある。図１１に示すように、層間絶縁膜６０上には、エッチングストッパ膜８０ａが形成されており、エッチングストッパ膜８０ａの開口部８１ａの内側には、ポリシリコン膜より成るサイドウォール８２ａが形成されている。サイドウォール８２ａは、エッチングストッパ膜８０ａの下に、その一部が食い込むように形成されている。
【００９１】
蓄積電極６８ｂは導体プラグと一体に形成されており、蓄積電極６８ｂが導体プラグ３６に達するように形成されている。蓄積電極６８ｂが導体プラグと一体に形成されているので、蓄積電極６８ｂを下地に対して確実に固定することができ、ＨＦ系のウエットエッチングを行った際に蓄積電極６８ｂが剥離してしまうのを抑制することができる。
【００９２】
また、蓄積電極６８ｂの材料にはポリシリコン膜が用いられている。蓄積電極６８ｂとサイドウォール８２ａとが同様の材料を用いて形成されているため、蓄積電極６８ｂとサイドウォール８２ａとの密着性が高い。しかも、サイドウォール８２ａはエッチングストッパ膜８０ａの下に食い込むように形成されているので、蓄積電極６８ｂを下地に対して確実に固定することができ、ＨＦ系のウエットエッチングを行った際に蓄積電極６８ｂが剥離してしまうのを抑制することができる。
【００９３】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１２乃至図１４を用いて説明する。
【００９４】
まず、層間絶縁膜６０を形成する工程までは、図３（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。次に、全面に、２００ｎｍのシリコン窒化膜より成るエッチングストッパ膜８０ａを形成する。エッチングストッパ膜８０ａの材料としてシリコン窒化膜を用いているのは、層間絶縁膜６０をエッチングする際に高い選択比が得られるからである。なお、エッチングストッパ膜は導電膜でもよいが、導電膜の場合は後工程で除去しなければならないため、絶縁膜を用いることが望ましい。
【００９５】
次に、エッチングストッパ膜８０ａをパターニングする。このとき、層間絶縁膜６０がエッチングされる深さは、層間絶縁膜６０の表面から１００ｎｍ程度の深さに抑えておくことが望ましい。
【００９６】
次に、ＨＦ系のウェットエッチングにより、エッチングストッパ膜８０ａ下の層間絶縁膜６０をサイドエッチングする。これにより、後工程で形成するサイドウォール８２ａがエッチングストッパ膜８０ａ下にまで形成されるので、サイドウォール８２ａをエッチングストッパ膜８０ａに確実に固定することができる。なお、サイドエッチングを行う際の層間絶縁膜６０のエッチング量は、図１２（ａ）の紙面左右方向において、２〜２０ｎｍ、例えば１０ｎｍ程度とすることができる。
【００９７】
次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜を形成する。次に、ポリシリコン膜を異方性エッチングすることにより、エッチングストッパ膜８０ａの開口部８１ａの内側にサイドウォール８２ａを形成する。エッチングストッパ膜の開口部８１ａの内側にサイドウォール８２ａが形成されるので、サイドウォール８２ａの厚さの分だけ開口部８１ａの径が小さくなり、例えば開口部の径が８０ｎｍ×８０ｎｍとなる。なお、ポリシリコン膜を形成する際の膜厚は、所望の厚さのサイドウォール８２ａを形成することにより所望の径の開口部８４ａを形成することができるよう、適宜設定することが望ましい。なお、サイドウォール８２ａの材料は、高い選択比で層間絶縁膜６０をエッチングすることができれば他の材料を用いてもよく、例えばシリコン窒化膜等を用いることができる。こうして、エッチングストッパ膜８０ａ及びサイドウォール絶縁膜８２ａより成るマスク８６ａが構成される（図１２（ａ）参照）。
【００９８】
次に、全面に、ＣＶＤ法により、膜厚０．８〜１．２μｍ、例えば１μｍのＢＰＳＧ膜より成る絶縁膜６４を形成する。次に、全面に、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜８８を形成する。次に、全面に、ＣＶＤ法により、膜厚３０ｎｍのシリコン窒化酸化膜より成る反射防止膜９０を形成する（図１２（ｂ）参照）。
【００９９】
次に、反射防止膜９０、ポリシリコン膜８８をパターニングし、反射防止膜９０を除去する。つぎに、ポリシリコン膜８８をマスクとして、マスク８６ａに対して高い選択比で絶縁膜６４、層間絶縁膜６０、保護膜５９、及びシリコン酸化膜３８をエッチングし、これにより、キャパシタの蓄積電極を形成するための開口部６６と導体プラグ３６に達するコンタクトホール３５ａとを形成する（図１３（ａ）参照）。
【０１００】
次に、全面に、膜厚５０ｎｍのポリシリコン膜を形成する。次に、全面に、膜厚１．３μｍのレジスト膜を形成し、ＣＭＰ法により、絶縁膜６４の表面が露出するまでポリシリコン膜及びレジスト膜を研磨する。次に、アッシングにより、蓄積電極６８の内側のレジスト膜を除去する。こうして導体プラグ３６に達する導電体プラグが一体形成された蓄積電極６８ｂが形成される。
【０１０１】
次に、ＨＦ系のウェットエッチングにより、絶縁膜６４をエッチングする。本実施形態による半導体装置の製造方法では、導体プラグと一体形成された蓄積電極６８ａが形成されているので、下地に対して蓄積電極６８ｂが確実に固定されている。しかも、蓄積電極６８ｂと同様の材料より成るサイドウォール８２ａがエッチングストッパ膜８０ａ下に食い込むように形成されているので、蓄積電極６８ｂが更に確実に固定され、蓄積電極６８ｂが剥がれるのを更に抑制することができる。
【０１０２】
このように本実施形態によれば、蓄積電極が導体プラグと一体に形成されているので、蓄積電極を下地に対して確実に固定することができる。従って、ＨＦ系のウエットエッチングを行った際に蓄積電極が剥離してしまうのを抑制することができる。
【０１０３】
また、本実施形態によれば、エッチングストッパ膜の下に食い込むように形成されたサイドウォールが、蓄積電極と同様の材料により形成されているので、蓄積電極を下地に対して更に確実に固定することができる。
【０１０４】
また、本実施形態によれば、導体プラグを埋め込むためのコンタクトホールと、蓄積電極を形成するための開口部とを同じ工程で形成するので、簡便な工程で半導体装置を製造することができる。
【０１０５】
また、本実施形態によれば、エッチングストッパ膜として絶縁膜を用いているので、絶縁膜を除去する必要がなく、工程を簡略化することができる。
【０１０６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０７】
例えば、第１実施形態では、エッチングストッパ膜８０としてポリシリコン膜を用いたが、エッチングストッパ膜８０として絶縁膜を用いてもよい。エッチングストッパ膜８０として絶縁膜を用いれば、エッチングストッパ膜８０を除去する必要がないので、工程を簡略化することができる。
【０１０８】
また、第１実施形態では、導体プラグ３６と導体プラグ３７とを別個に形成したが、導体プラグ３６と導体プラグ３７とを一体に形成してもよい。即ち、導体プラグ３７を形成する際に、ソース／ドレイン拡散層２７に達するコンタクトホールを形成し、このコンタクトホール内にソース／ドレイン拡散層２７に達する導体プラグを形成してもよい。
【０１０９】
また、第２実施形態では、蓄積電極６８ｂと導体プラグ３６とを別個に形成したが、蓄積電極６８ｂと導体プラグ３６とを一体に形成してもよい。即ち、蓄積電極６８ｂを形成する際に、ソース／ドレイン拡散層２７に達するコンタクトホールを形成し、このコンタクトホール内にソース／ドレイン拡散層２７に達する蓄積電極６８ｂを形成してもよい。
【０１１０】
また、第１実施形態では、転送トランジスタのソース／ドレイン拡散層２６に達するコンタクトホール４０と周辺トランジスタのソース／ドレイン拡散層２９に達するコンタクトホール４１とを同じ工程で形成したが、コンタクトホール４１は必ずしもコンタクトホール４０を形成するのと同じ工程で形成する必要はなく、コンタクトホール３３を形成するのと同じ工程で形成してもよい。
【０１１１】
また、第１実施形態では、絶縁膜６４をエッチングした後に蓄積電極６８の表面に粗面ポリシリコン膜を形成したが、絶縁膜６４をエッチングする前に蓄積電極６８の内面に粗面ポリシリコン膜を形成してもよい。
【０１１２】
また、第１実施形態では、絶縁膜６４をエッチングした後に蓄積電極６８の表面に粗面ポリシリコン膜を形成したが、粗面ポリシリコン膜より成る蓄積電極６８を形成してもよい。即ち、絶縁膜６４に開口部６６を形成した後に、全面に粗面ポリシリコン膜を形成し、この粗面ポリシリコン膜より成る蓄積電極を形成してもよい。
【０１１３】
また、第２実施形態では、サイドウォール８２ａの材料として蓄積電極６８ｂと同様の材料を用いたが、下地に対して蓄積電極６８ｂを確実に固定することができるならば、必ずしもサイドウォール８２ａの材料を蓄積電極６８ｂの材料と同様としなくてもよい。
【０１１４】
また、第１及び第２実施形態では、シリンダ型のキャパシタを例に説明したが、キャパシタの形状はシリンダ型に限定されるものではなく、あらゆる形状のキャパシタに適用することができ、例えば、ピラー形のキャパシタ等に適用してもよい。ピラー形のキャパシタを形成する場合には、例えば、図８（ｂ）又は図１３（ａ）に示す開口部６６を形成した後に、ＣＶＤ法により全面に膜厚２００ｎｍのポリシリコン膜を形成し、この後、ＣＭＰ法により絶縁膜６４の表面が露出するまでポリシリコン膜を研磨することにより、ポリシリコン膜より成るピラー形の蓄積電極を形成することができる。
【０１１５】
また、第２実施形態では、サイドウォール８２ａを形成したが、蓄積電極を導体プラグと一体に形成することにより下地に対して確実に固定できるならば、必ずしもサイドウォール８２ａを形成しなくてもよい。
【０１１６】
また、第１及び第２実施形態では、ビット線の幅を１２０ｎｍとしたが、ビット線の幅は１２０ｎｍに限定されるものではなく、適宜設定することができる。本発明の技術を用いれば、幅２００ｎｍ以下の微細なビット線を適宜形成することができ、例えば５０〜１６０ｎｍの幅に適宜設定してもよい。
【０１１７】
また、第１及び第２実施形態では、コンタクトホールの径を８０ｎｍ×８０ｎｍとしたが、コンタクトホールの径は８０ｎｍ×８０ｎｍに限定されるものではなく、適宜設定することができる。本発明の技術を用いれば、２００ｎｍ×２００ｎｍ以下の径の微細なコンタクトホールを適宜形成することができ、例えば５０ｎｍ×５０ｎｍ〜１６０ｎｍ×１６０ｎｍの径に適宜設定してもよい。
【０１１８】
また、第１及び第２実施形態では、蓄積電極に粗面ポリシリコン膜を用いたが、蓄積電極は粗面ポリシリコン膜により形成することに限定されるものではなく、シリンダ形等にすることによりキャパシタの静電容量を必要な程度に確保できるならば、蓄積電極に粗面ポリシリコン膜を用いなくてもよく、例えば通常のポリシリコン膜等を用いてもよい。
【０１１９】
また、第２実施形態では、サイドウォール８２ａをエッチングストッパ膜８０ａの下に食い込むように形成したが、蓄積電極６８ｂを下地に対して確実に固定できるならば、必ずしもサイドウォール８２ａをエッチングストッパ膜８０ａの下に食い込むように形成しなくてもよい。
【０１２０】
また、第１及び第２実施形態では、ビット線を覆う保護膜を形成したが、ビット線と導体プラグとの間の耐圧又はビット線と蓄積電極との間の耐圧を十分確保できる場合には、保護膜を形成しなくてもよい。
【０１２１】
また、第１実施形態では、ＣＭＰ法によりマスク８６を除去したが、マスク８６の材料として絶縁膜を用いた場合には、マスク８６を除去しなくてもよい。
【０１２２】
以上説明したように、本発明は上記実施形態には限定されないが、上記実施形態をまとめると、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記第２の絶縁膜の側部から下部に延在して形成されていることを特徴とする半導体装置により達成される。これにより、蓄積電極を下地に対して確実に固定することができるので、高い歩留りで製造することができる半導体装置を提供することができる。
【０１２３】
また、上記の半導体装置において、前記蓄積電極は、前記第１の絶縁膜に埋め込まれた導体プラグを介して前記下地基板に電気的に接続されていることが望ましい。
【０１２４】
また、上記目的は、下地基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、前記蓄積電極は、前記下地基板に電気的に接続する導体プラグを兼ねることを特徴とする半導体装置により達成される。これにより、蓄積電極が導体プラグを兼ねるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで製造することができる半導体装置を提供することができる。
【０１２５】
また、上記の半導体装置において、前記蓄積電極が前記第２の絶縁膜を貫く開口部の側壁に、前記第１の絶縁膜とはエッチング特性の異なる材料よりなるサイドウォール膜を更に有することが望ましい。これにより、蓄積電極を下地に対して更に確実に固定することができる。
【０１２６】
また、上記の半導体装置において、前記サイドウォール膜は、前記第２の絶縁膜の側部から下部に延在して形成されていることが望ましい。これにより、サイドウォールを下地に対して確実に固定することができ、ひいては蓄積電極を下地に対して確実に固定することができる。
【０１２７】
また、上記の半導体装置において、前記キャパシタは、前記第２の絶縁膜上に突出するシリンダ型のキャパシタであることが望ましい。これにより、キャパシタの静電容量を大きくすることができる。
【０１２８】
また、上記の半導体装置において、前記蓄積電極は、多孔質の導電膜により形成されていることが望ましい。これにより、キャパシタの静電容量を大きくすることができる。
【０１２９】
また、上記の半導体装置において、前記下地基板上に形成された配線層を更に有し、前記配線層と前記導体プラグとの間に存在する絶縁膜が、エッチング特性のほぼ等しい膜により構成されており、前記導体プラグの径は０．２μｍ以下であることが望ましい。これにより、第１の導体プラグが微細であり、第１の配線層の側面にサイドウォール絶縁膜が形成されていないので、第１の配線層と導体プラグとの寄生容量を小さくすることができる。
【０１３０】
また、上記の半導体装置において、前記下地基板上に形成された配線層を更に有し、前記配線層と前記導体プラグとの間に存在する絶縁膜が、エッチング特性のほぼ等しい膜により構成されており、前記配線層の配線幅は０．２μｍ以下であることが望ましい。これにより、第１の配線層が微細であり、第１の配線層の側面にサイドウォール絶縁膜が形成されていないので、第１の配線層と導体プラグとの寄生容量を小さくすることができる。
【０１３１】
また、上記の半導体装置において、前記下地基板上に形成された配線層と、前記配線層の少なくとも側面に形成された、前記第１の絶縁膜とエッチング特性が異なる第３の絶縁膜を更に有し、前記第１の絶縁膜は、前記第３の絶縁膜と前記導体プラグとの間にも形成されており、前記導体プラグの径は０．２μｍ以下であることが望ましい。これにより、配線層と導体プラグとの間の耐圧を確保することができるので、半導体装置の信頼性を向上することができる。
【０１３２】
また、上記の半導体装置において、前記下地基板上に形成された配線層と、前記配線層の少なくとも側面に形成された、前記第１の絶縁膜とエッチング特性が異なる第３の絶縁膜を更に有し、前記第１の絶縁膜は、前記第３の絶縁膜と前記導体プラグとの間にも形成されており、前記配線層の配線幅は０．２μｍ以下であることが望ましい。これにより、配線層と導体プラグとの間の耐圧を確保することができるので、半導体装置の信頼性を向上することができる。
【０１３３】
また、上記の半導体装置において、前記配線層はビット線であり、前記ビット線の幅が、前記下地基板に形成されたワード線の幅より狭いことが望ましい。これにより、ビット線が微細であるので、集積度の高い半導体装置を提供することができる。
【０１３４】
また、上記の半導体装置において、前記下地基板は、半導体基板上に第３の絶縁膜を介して形成された周辺回路用のトランジスタのゲート電極と、前記ゲート電極の上面及び側面を覆う第４の絶縁膜と、前記半導体基板上及び前記第４の絶縁膜上に形成され、前記第４の絶縁膜とはエッチング特性が異なる第５の絶縁膜と、前記第５の絶縁膜上に形成され、前記第５の絶縁膜を貫いて転送トランジスタのソース／ドレイン拡散層に接続されたビット線と、前記第４の絶縁膜及び前記第５の絶縁膜を貫いて前記ゲート電極に接続され、前記ビット線と同一の導電層より成る配線層とを有することが望ましい。これにより、周辺回路用のトランジスタのゲート電極と配線層とを直接接続することができるので、半導体装置の集積度を高めることができる。
【０１３５】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達し、前記第２の絶縁膜の下部に至る第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、第２の絶縁膜の下部に至る蓄積電極が形成されるので、下地に対して蓄積電極を確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【０１３６】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程では、前記第１の絶縁膜に埋め込まれた導体プラグを形成し、前記蓄積電極を形成する工程では、前記導体プラグを介して前記下地基板に電気的に接続された前記蓄積電極を形成することが望ましい。
【０１３７】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の絶縁膜上及び前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、前記第１の開口部が形成された領域を含む領域の前記第３の絶縁膜及び前記第１の絶縁膜を、前記第２の絶縁膜をエッチングストッパとして選択的にエッチングし、前記第３の絶縁膜に第２の開口部を形成し、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記第２の開口部の内壁及び前記コンタクトホール内に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、蓄積電極が導体プラグと一体に形成されるので、蓄積電極を下地に対して確実に固定することができ、高い歩留りで半導体装置を製造することができる。
【０１３８】
また、上記の半導体装置の製造方法において、前記第１の開口部を形成する工程では、前記第２の絶縁膜の下部に至る前記第１の開口部を形成し、前記第１の開口部を形成する工程の後に、前記第１の開口部の内壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を形成する工程を更に有し、前記第２の開口部及び前記コンタクトホールを形成する工程では、前記第２の絶縁膜及び前記サイドウォール膜をエッチングストッパとして前記第３の絶縁膜及び前記第１の絶縁膜をエッチングすることが望ましい。これにより、微細な導体プラグを形成することができるので、集積度の高い半導体装置を製造することができる。
【０１３９】
また、上記の半導体装置の製造方法において、前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成することが望ましい。これにより、多孔質の導電膜の孔を通じて第３の絶縁膜にエッチング液が浸透し、蓄積電極の周囲の第３の絶縁膜を速やかにエッチングすることができる。このため、セル部を除く領域の第３の絶縁膜を残すことができ、セル部とセル部を除く領域との段差を小さくすることができる。
【０１４０】
また、上記目的は、下地基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、前記第１の開口部の内壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を形成する工程と、前記第２の絶縁膜及び前記サイドウォール膜をマスクとして前記第１の絶縁膜をエッチングし、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に導体プラグを形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、微細な導体プラグを形成することができるので、集積度の高い半導体装置を製造することができる。
【０１４１】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の前に、前記下地基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に、第１の幅の配線パターンを有するフォトマスクを形成する工程と、前記フォトマスクをエッチングし、前記フォトマスクの幅を前記第１の幅より狭い第２の幅に成形する工程と、前記フォトマスクを用いて前記第１の導電膜をエッチングし、前記下地基板上に、前記第１の導電膜よりなる前記第２の幅のビット線を形成する工程とを更に有することが望ましい。これにより、微細なビット線を形成することができるので、集積度の高い半導体装置を製造することができる。
【０１４２】
また、上記の半導体装置の製造方法において、前記ビット線を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ビット線の少なくとも側面に、前記第１の絶縁膜とエッチング特性が異なる第４の絶縁膜を形成する工程を更に有することが望ましい。これにより、ビット線と導体プラグとの間の耐圧を確保することができるので、信頼性の高い半導体装置を製造することができる。
【０１４３】
また、上記の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の前に、半導体基板上に、第４の絶縁膜を介して形成された第１の配線層及び第２の配線層を形成する工程と、前記第１の配線層の上面及び側面並びに前記第２の配線層の上面及び側面に、第５の絶縁膜をそれぞれ形成する工程と、前記半導体基板上及び前記第５の絶縁膜上に、前記第５の絶縁膜とはエッチング特性が異なる第６の絶縁膜を形成する工程と、前記第５の絶縁膜及び前記第６の絶縁膜に、前記第１の配線層に達する第１のコンタクトホールを形成する工程と、前記第６の絶縁膜に、前記第２の配線層を覆う前記第５の絶縁膜に自己整合で前記下地基板に達する第２のコンタクトホールを形成する工程とを更に有することが望ましい。これにより、第１のコンタクトホールを介して第１の配線層と上部配線とを接続することができるので、集積度の高い半導体装置を製造することができる。
【０１４４】
また、上記の半導体装置の製造方法において、前記第２のコンタクトホールを形成する工程の後に、前記第１のコンタクトホール内、前記第２のコンタクトホール内及び前記第６の絶縁膜上に第１の導電膜を形成する工程と、９００℃以上の熱処理を行う工程とを更に有することが望ましい。これにより、第１の導電膜と第１の配線層との間で良好なコンタクトを実現することができる。
【０１４５】
【発明の効果】
以上の通り、本発明によれば、ビット線の幅が極めて狭く、導体プラグも微細であるため、ビット線の側面に誘電率の高いシリコン窒化膜より成るサイドウォール絶縁膜を形成する必要がない。従って、ビット線と導体プラグとの間の寄生容量を低減することができる。
【０１４６】
また、本発明によれば、蓄積電極の下端部がエッチングストッパ膜の下側に食い込むように形成されているので、蓄積電極がエッチングストッパ膜により固定される。従って、ウエットエッチング等のプロセスで蓄積電極が剥がれてしまうのを抑制することができ、高い歩留りで半導体装置を製造することが可能となる。
【０１４７】
また、本発明によれば、多孔質なポリシリコン膜より成る蓄積電極を形成するので、ＨＦ系のエッチング液が蓄積電極の孔を通じて浸透し、蓄積電極間の絶縁膜を速やかにエッチングすることができる。このため、セル部以外の領域の絶縁膜を残すことができ、シリンダ型のキャパシタを有する半導体装置を製造する場合であっても、セル部とセル部以外の領域との段差を低減することができる。
【０１４８】
また、本発明によれば、導体プラグと一体に形成された蓄積電極が形成されており、エッチングストッパ膜の下に食い込むように形成されたサイドウォールが蓄積電極と同様の材料により形成されているので、下地に対して蓄積電極を確実に固定することができる。しかも、導体プラグを埋め込むためのコンタクトホールと、蓄積電極を形成するための開口部とを同じ工程で形成するので、簡便な工程で半導体装置を製造することができる。また、本発明によれば、エッチングストッパ膜として絶縁膜を用いるので、絶縁膜を除去する必要がなく、工程を簡略化することができる。
【０１４９】
また、本発明によれば、周辺トランジスタのゲート電極に達するコンタクトホールとセルトランジスタのソース／ドレイン拡散層に達するコンタクトホールとを別個の工程で形成するので、サイドウォール絶縁膜等に対して異なる選択比でエッチングして、それぞれのコンタクトホールを形成することができる。このコンタクトホールを介して周辺トランジスタのゲート電極と上部配線とを接続することができるので、更なる半導体装置の微細化を実現することができる。
【０１５０】
また、本発明によれば、薄いシリコン窒化膜より成る保護膜によりビット線を覆っているので、ビット線と蓄積電極との間の耐圧を確保することができる。また、保護膜によりビット線と層間絶縁膜との間の密着性を向上することができるので、ビット上に形成された層間絶縁膜が剥がれるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す平面図である。
【図３】本発明の第１実施形態による半導体装置を示す他の平面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法の変形例を示す工程断面図である。
【図１１】本発明の第２実施形態による半導体装置を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【符号の説明】
１０…シリコン基板
１１…素子領域
１２…素子分離領域
１３…ゲート絶縁膜
１４…ポリシリコン膜
１６…タングステンシリサイド膜
１８…反射防止膜
２０…シリコン窒化膜
２４…ゲート電極
２４ａ…ゲート電極
２４ｂ…ゲート電極
２６…ソース／ドレイン拡散層
２７…ソース／ドレイン拡散層
２８…サイドウォール絶縁膜
２９…ソース／ドレイン拡散層
２９ａ…低濃度拡散層
２９ｂ…高濃度拡散層
３０…エッチングストッパ膜
３２…層間絶縁膜
３３…コンタクトホール
３４…コンタクトホール
３５…コンタクトホール
３６…導体プラグ
３７…導体プラグ
３８…シリコン酸化膜
４０…コンタクトホール
４１…コンタクトホール
４２…ポリシリコン膜
４４…タングステンシリサイド膜
４６…反射防止膜
５４…ビット線
５５ａ…配線
５５ｂ…配線
５９…保護膜
６０…層間絶縁膜
６１…エッチングストッパ膜
６４…絶縁膜
６６…開口部
６８…蓄積電極
６８ａ…蓄積電極
６８ｂ…蓄積電極
７２…誘電体膜
７７…対向電極
７９…キャパシタ
８０…エッチングストッパ膜
８０ａ…エッチングストッパ膜
８１…開口部
８１ａ…開口部
８２…サイドウォール
８２ａ…サイドウォール
８４…開口部
８６…マスク
８６ａ…マスク
８８…ポリシリコン膜
９０…反射防止膜
１１０…シリコン基板
１１２…素子分離領域
１１４…ポリシリコン膜
１１６…タングステンシリサイド膜
１１８…シリコン酸化膜
１２０…シリコン窒化膜
１２２…シリコン窒化酸化膜
１２３…積層膜
１２４…ゲート電極
１２６ａ、１２６ｂ…ソース／ドレイン拡散層
１２８…サイドウォール絶縁膜
１３０…エッチングストッパ膜
１３２…層間絶縁膜
１３４…コンタクトホール
１３６ａ、１３６ｂ…導体プラグ
１３８…シリコン酸化膜
１４０…コンタクトホール
１４２…ポリシリコン膜
１４４…タングステンシリサイド膜
１４６…シリコン酸化膜
１４８…シリコン窒化膜
１５０…シリコン窒化酸化膜
１５２…積層膜
１５４…ビット線
１５６…サイドウォール絶縁膜
１６０…層間絶縁膜
１６１…エッチングストッパ膜
１６２…コンタクトホール
１６４…ＢＰＳＧ膜
１６６…開口部
１６８…蓄積電極
１７２…タンタル酸化膜
１７４…チタン窒化膜
１７６…ポリシリコン膜
１７７…対向電極
１７９…キャパシタ
Claims (12)
- 下地基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、
前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、
前記蓄積電極は、前記第２の絶縁膜の側部から下部に延在して形成されており、
前記蓄積電極は、多孔質の導電膜により形成されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記蓄積電極は、前記第１の絶縁膜に埋め込まれた導体プラグを介して前記下地基板に電気的に接続されている
ことを特徴とする半導体装置。 - 下地基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜と、
前記第２の絶縁膜上に突出して形成された蓄積電極を有するキャパシタとを有し、
前記蓄積電極は、前記下地基板に電気的に接続する導体プラグを兼ねており、
前記蓄積電極が前記第２の絶縁膜を貫く開口部の側壁に、前記第１の絶縁膜とはエッチング特性の異なる材料よりなるサイドウォール膜を更に有し、
前記サイドウォール膜は、前記第２の絶縁膜の側部から下部に延在して形成されている
ことを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記蓄積電極は、多孔質の導電膜により形成されている
ことを特徴とする半導体装置。 - 請求項１乃至４のいずれか１項に記載の半導体装置において、
前記下地基板は、
半導体基板上に第３の絶縁膜を介して形成された周辺回路用のトランジスタのゲート電極と、
前記ゲート電極の上面及び側面を覆う第４の絶縁膜と、
前記半導体基板上及び前記第４の絶縁膜上に形成され、前記第４の絶縁膜とはエッチング特性が異なる第５の絶縁膜と、
前記第５の絶縁膜上に形成され、前記第５の絶縁膜を貫いて転送トランジスタのソース／ドレイン拡散層に接続されたビット線と、
前記第４の絶縁膜及び前記第５の絶縁膜を貫いて前記ゲート電極に接続され、前記ビット線と同一の導電層より成る配線層とを有する
ことを特徴とする半導体装置。 - 下地基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、
前記第３の絶縁膜及び前記第２の絶縁膜を貫通して前記第１の絶縁膜に達し、前記第２の絶縁膜の下部に至る第１の開口部を形成する工程と、
前記第１の開口部の内壁に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、
前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、
前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、前記第１の絶縁膜に埋め込まれた導体プラグを形成し、
前記蓄積電極を形成する工程では、前記導体プラグを介して前記下地基板に電気的に接続された前記蓄積電極を形成する
ことを特徴とする半導体装置の製造方法。 - 下地基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記第１の絶縁膜に達する第１の開口部を形成する工程と、
前記第１の絶縁膜上及び前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチング特性が異なる第３の絶縁膜を形成する工程と、
前記第１の開口部が形成された領域を含む領域の前記第３の絶縁膜及び前記第１の絶縁膜を、前記第２の絶縁膜をエッチングストッパとして選択的にエッチングし、前記第３の絶縁膜に第２の開口部を形成し、前記第１の絶縁膜にコンタクトホールを形成する工程と、
前記第２の開口部の内壁及び前記コンタクトホール内に、前記下地基板に電気的に接続された蓄積電極を形成する工程と、
前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜をエッチングする工程とを有し、
前記第１の開口部を形成する工程では、前記第２の絶縁膜の下部に至る前記第１の開口部を形成し、
前記第１の開口部を形成する工程の後に、前記第１の開口部の側壁に、前記第１の絶縁膜とはエッチング特性が異なるサイドウォール膜を、前記第２の絶縁膜の側部から前記下部に延在するように形成する工程を更に有し、
前記第２の開口部及び前記コンタクトホールを形成する工程では、前記第２の絶縁膜及び前記サイドウォール膜をエッチングストッパとして前記第３の絶縁膜及び前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記蓄積電極を形成する工程では、多孔質の導電膜よりなる前記蓄積電極を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程の前に、
前記下地基板上に第１の導電膜を形成する工程と、
前記第１の導電膜上に、第１の幅の配線パターンを有するフォトマスクを形成する工程と、
前記フォトマスクをエッチングし、前記フォトマスクの幅を前記第１の幅より狭い第２の幅に成形する工程と、
前記フォトマスクを用いて前記第１の導電膜をエッチングし、前記下地基板上に、前記第１の導電膜よりなる前記第２の幅のビット線を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法において、
前記ビット線を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ビット線の少なくとも側面に、前記第１の絶縁膜とエッチング特性が異なる第４の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程の前に、
半導体基板上に、第４の絶縁膜を介して形成された第１の配線層及び第２の配線層を形成する工程と、
前記第１の配線層の上面及び側面並びに前記第２の配線層の上面及び側面に、第５の絶縁膜をそれぞれ形成する工程と、
前記半導体基板上及び前記第５の絶縁膜上に、前記第５の絶縁膜とはエッチング特性が異なる第６の絶縁膜を形成する工程と、
前記第５の絶縁膜及び前記第６の絶縁膜に、前記第１の配線層に達する第１のコンタクトホールを形成する工程と、
前記第６の絶縁膜に、前記第２の配線層を覆う前記第５の絶縁膜に自己整合で前記下地基板に達する第２のコンタクトホールを形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
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