JP2891192B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、自己整合的に形成
されるコンタクトホールを有する半導体装置の製造方法
に関するものである。
されるコンタクトホールを有する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】ダイナミック・ランダムアクセス・メモ
リ（ＤＲＡＭ）のメモリセルは、その集積度を向上させ
るためにセル面積を微細化することが必須である。フォ
トリソグラフィー技術に関しては、近年エキシマレーザ
ーを光源に用いるリソグラフィー技術や電子線を用いる
リソグラフィー技術によってサブクオーターミクロンの
レジストパターニングが可能となっている。
リ（ＤＲＡＭ）のメモリセルは、その集積度を向上させ
るためにセル面積を微細化することが必須である。フォ
トリソグラフィー技術に関しては、近年エキシマレーザ
ーを光源に用いるリソグラフィー技術や電子線を用いる
リソグラフィー技術によってサブクオーターミクロンの
レジストパターニングが可能となっている。
【０００３】しかしながらセル面積の縮小を阻害する要
因の１つとしてフォトリソグラフィー技術の目合せ余裕
度を簡単には縮小できないことが挙げられる。現在のＤ
ＲＡＭの製造プロセスではフォトリソグラフィー技術を
複数回使用する。例えばビット線よりもキャパシタが上
方に位置する構造のスタックト型キャパシタを有するＤ
ＲＡＭのメモリセルを形成するためには、少なくともゲ
ート電極の形成、ビットコンタクトホールの形成、ビッ
ト線の形成、容量コンタクトホールの形成、蓄積電極の
形成、そして対向電極の形成を行なうためのフォトリソ
グラフィーが必要である。メモリセルアレイを設計する
際にはこれらのフォトリソグラフィーの目合せ余裕を十
分考慮する必要があり、目合せ余裕の増大なくしてメモ
リセル面積を単純に縮小することはできない。上記事情
を鑑みて、フォトリソグラフィー間の目合せ余裕を縮小
するための技術がこれまでにいくつか提案されている。
ここでは特にゲート電極とコンタクトホール間の目合せ
余裕を縮小する技術に注目する。ゲート電極とコンタク
トホール間の目合せ余裕を縮小する技術はいくつか提案
がなされており、例えば、特開平４−１０６９２９号公
報にそうした半導体装置の製造方法が示されている。
因の１つとしてフォトリソグラフィー技術の目合せ余裕
度を簡単には縮小できないことが挙げられる。現在のＤ
ＲＡＭの製造プロセスではフォトリソグラフィー技術を
複数回使用する。例えばビット線よりもキャパシタが上
方に位置する構造のスタックト型キャパシタを有するＤ
ＲＡＭのメモリセルを形成するためには、少なくともゲ
ート電極の形成、ビットコンタクトホールの形成、ビッ
ト線の形成、容量コンタクトホールの形成、蓄積電極の
形成、そして対向電極の形成を行なうためのフォトリソ
グラフィーが必要である。メモリセルアレイを設計する
際にはこれらのフォトリソグラフィーの目合せ余裕を十
分考慮する必要があり、目合せ余裕の増大なくしてメモ
リセル面積を単純に縮小することはできない。上記事情
を鑑みて、フォトリソグラフィー間の目合せ余裕を縮小
するための技術がこれまでにいくつか提案されている。
ここでは特にゲート電極とコンタクトホール間の目合せ
余裕を縮小する技術に注目する。ゲート電極とコンタク
トホール間の目合せ余裕を縮小する技術はいくつか提案
がなされており、例えば、特開平４−１０６９２９号公
報にそうした半導体装置の製造方法が示されている。
【０００４】図５は、上述の特開平４−１０６９２９号
公報の半導体装置の製造方法により得られるスタック型
ＤＲＡＭの主な製造工程を順を追って説明するための断
面図である。
公報の半導体装置の製造方法により得られるスタック型
ＤＲＡＭの主な製造工程を順を追って説明するための断
面図である。
【０００５】図５（ａ）に示すように、Ｐ型シリコン基
板１０１の上にＬＯＣＯＳ選択酸化法により厚さ５００
ｎｍのフィールド酸化膜１０２を形成し、厚さ３０ｎｍ
のゲート酸化膜１０３を形成し、ＣＶＤ法により厚さ３
００ｎｍのポリシリコン膜と厚さ３００ｎｍのＳｉＯ2
膜を形成し、リソグラフィーおよびエッチングにより、
ＳｉＯ2 膜１０５とゲート電極１０４を形成する。
板１０１の上にＬＯＣＯＳ選択酸化法により厚さ５００
ｎｍのフィールド酸化膜１０２を形成し、厚さ３０ｎｍ
のゲート酸化膜１０３を形成し、ＣＶＤ法により厚さ３
００ｎｍのポリシリコン膜と厚さ３００ｎｍのＳｉＯ2
膜を形成し、リソグラフィーおよびエッチングにより、
ＳｉＯ2 膜１０５とゲート電極１０４を形成する。
【０００６】次に、燐をイオン注入してＮ型拡散層１１
３，１１３ａを形成し、ＣＶＤ法により厚さ３００ｎｍ
のＳｉＯ2 膜を成長し、エッチバックすることによりゲ
ート電極１０４にＳｉＯ2 膜からなるサイドウォール１
０７を形成した後、砒素をイオン注入してＮ型拡散層１
０６，１０６ａを形成してＬＤＤ製造を得る。
３，１１３ａを形成し、ＣＶＤ法により厚さ３００ｎｍ
のＳｉＯ2 膜を成長し、エッチバックすることによりゲ
ート電極１０４にＳｉＯ2 膜からなるサイドウォール１
０７を形成した後、砒素をイオン注入してＮ型拡散層１
０６，１０６ａを形成してＬＤＤ製造を得る。
【０００７】次に、図５（ｂ）に示すように、全面に厚
さ１００ｎｍのＳｉＯ2 膜１１４を成長し、Ｎ型拡散層
１０６，１１３の上にコンタクトホール１１７を形成
し、厚さ２００ｎｍのポリシリコンを成長し、選択エッ
チングしてポリシリコン膜１１５を得る。
さ１００ｎｍのＳｉＯ2 膜１１４を成長し、Ｎ型拡散層
１０６，１１３の上にコンタクトホール１１７を形成
し、厚さ２００ｎｍのポリシリコンを成長し、選択エッ
チングしてポリシリコン膜１１５を得る。
【０００８】次に、図５（ｃ）に示すように、全面にキ
ャパシタ用の容量絶縁膜として４０ｎｍのＳｉ3 Ｎ4 膜
１１２を成長させ、厚さ２００ｎｍのポリシリコンを成
長させ、選択エッチングしてポリシリコン膜１１６を形
成し、層間絶縁膜として厚さ１．０μｍのＰＳＧ膜１０
８を成長させる。
ャパシタ用の容量絶縁膜として４０ｎｍのＳｉ3 Ｎ4 膜
１１２を成長させ、厚さ２００ｎｍのポリシリコンを成
長させ、選択エッチングしてポリシリコン膜１１６を形
成し、層間絶縁膜として厚さ１．０μｍのＰＳＧ膜１０
８を成長させる。
【０００９】次に、図５（ｄ）に示すように、レジスト
１０９をマスクとし、かつ、Ｓｉ3Ｎ4 膜１１２をエッ
チングのストッパとしてＰＳＧ膜１０８をエッチングし
てコンタクトホール１１０を形成する。
１０９をマスクとし、かつ、Ｓｉ3Ｎ4 膜１１２をエッ
チングのストッパとしてＰＳＧ膜１０８をエッチングし
てコンタクトホール１１０を形成する。
【００１０】次に、図６（ｅ），（ｆ）に示すように、
コンタクトホール１１０内のＳｉ3Ｎ4 膜１１２とＳｉ
Ｏ2 膜１１４とをエッチングし、レジスト１０９を除去
してアルミ配線１１１を形成してメモリセル部が完成す
る。
コンタクトホール１１０内のＳｉ3Ｎ4 膜１１２とＳｉ
Ｏ2 膜１１４とをエッチングし、レジスト１０９を除去
してアルミ配線１１１を形成してメモリセル部が完成す
る。
【００１１】
【発明が解決しようとする課題】上記特開平４−１０６
９２９号公報（以下、第１の従来の技術と記す）におい
て、膜厚４０ｎｍの容量絶縁膜に用いたＳｉ3 Ｎ4 膜１
１２をＰＳＧ膜１０８をエッチングするコンタクトエッ
チングのストッパとしたが、素子が微細化されて、たと
えば２５６ＭビットＤＲＡＭに適用する場合において、
図６の断面図に示すような問題点を生じる。
９２９号公報（以下、第１の従来の技術と記す）におい
て、膜厚４０ｎｍの容量絶縁膜に用いたＳｉ3 Ｎ4 膜１
１２をＰＳＧ膜１０８をエッチングするコンタクトエッ
チングのストッパとしたが、素子が微細化されて、たと
えば２５６ＭビットＤＲＡＭに適用する場合において、
図６の断面図に示すような問題点を生じる。
【００１２】図６において、ゲート電極２０４の幅およ
び間隔が２５０ｎｍおよび３００ｎｍ、ゲート電極２０
４の膜厚が２００ｎｍ、ゲート電極２０４の上部に堆積
されたＳｉＯ2 膜２０５の膜厚が１５０ｎｍ、サイドウ
ォール２０６のＳｉＯ2 膜の膜厚が５０ｎｍとした。ま
た、２５６ＭビットＤＲＡＭでは容量絶縁膜は１０ｎｍ
程度となり、容量絶縁膜をエッチングストッパとして用
いるにはその膜厚が不十分であるために、第１の従来例
において用いられた厚さ１００ｎｍのＳｉＯ2膜１１４
の代わりに、厚さ４０ｎｍのＳｉ3 Ｎ4 膜２１４をエッ
チングストッパとして用いることとした。
び間隔が２５０ｎｍおよび３００ｎｍ、ゲート電極２０
４の膜厚が２００ｎｍ、ゲート電極２０４の上部に堆積
されたＳｉＯ2 膜２０５の膜厚が１５０ｎｍ、サイドウ
ォール２０６のＳｉＯ2 膜の膜厚が５０ｎｍとした。ま
た、２５６ＭビットＤＲＡＭでは容量絶縁膜は１０ｎｍ
程度となり、容量絶縁膜をエッチングストッパとして用
いるにはその膜厚が不十分であるために、第１の従来例
において用いられた厚さ１００ｎｍのＳｉＯ2膜１１４
の代わりに、厚さ４０ｎｍのＳｉ3 Ｎ4 膜２１４をエッ
チングストッパとして用いることとした。
【００１３】ＰＳＧ膜２０８をエッチングするコンタク
トエッチングにおいては、ＰＳＧ膜２０８がエッチング
されてゲート電極２０４の上部に堆積されたＳｉ3 Ｎ4
膜２１４が露出し、さらにゲート電極２０４の間に堆積
されたＰＳＧ膜２０８をエッチングして、少なくともゲ
ート電極２０４の間のＰ型シリコン基板２０１上に堆積
されたＳｉ3 Ｎ4 膜２１４の表面が露出するまでエッチ
ングする必要がある。このゲート電極２０４間のＰＳＧ
膜２０８をエッチングしている間は、開口されたコンタ
クト２１０領域におけるゲート電極２０４の上部および
側面に堆積されたＳｉ3 Ｎ4 膜２１４はオーバーエッチ
ングされている。
トエッチングにおいては、ＰＳＧ膜２０８がエッチング
されてゲート電極２０４の上部に堆積されたＳｉ3 Ｎ4
膜２１４が露出し、さらにゲート電極２０４の間に堆積
されたＰＳＧ膜２０８をエッチングして、少なくともゲ
ート電極２０４の間のＰ型シリコン基板２０１上に堆積
されたＳｉ3 Ｎ4 膜２１４の表面が露出するまでエッチ
ングする必要がある。このゲート電極２０４間のＰＳＧ
膜２０８をエッチングしている間は、開口されたコンタ
クト２１０領域におけるゲート電極２０４の上部および
側面に堆積されたＳｉ3 Ｎ4 膜２１４はオーバーエッチ
ングされている。
【００１４】Ｓｉ3 Ｎ4 膜に対するＳｉＯ2 膜のエッチ
ング選択比が十分大きい場合にはＳｉ3 Ｎ4 膜１１８は
エッチングストッパとしてはたらくが、コンタクトのエ
ッチングにおいて反応性イオンエッチングを用いるとゲ
ート電極の端部に堆積されたＳｉ3 Ｎ4 膜がエッチング
ストッパとなりえずにエッチングされてしまい、オーバ
ーエッチングにおいてサイドウォールのＳｉＯ2 膜まで
エッチングされてしまい、このような状況でコンタクト
２１０に導体層を埋め込むと、導体層とゲート電極１０
４がショートするという問題を生じる。
ング選択比が十分大きい場合にはＳｉ3 Ｎ4 膜１１８は
エッチングストッパとしてはたらくが、コンタクトのエ
ッチングにおいて反応性イオンエッチングを用いるとゲ
ート電極の端部に堆積されたＳｉ3 Ｎ4 膜がエッチング
ストッパとなりえずにエッチングされてしまい、オーバ
ーエッチングにおいてサイドウォールのＳｉＯ2 膜まで
エッチングされてしまい、このような状況でコンタクト
２１０に導体層を埋め込むと、導体層とゲート電極１０
４がショートするという問題を生じる。
【００１５】ゲート電極の端部においてＳｉ3 Ｎ4 膜が
エッチングストッパとならなかった理由は、反応性イオ
ンエッチングにおいては斜めの（図７のｂ）の部分のエ
ッチング速度が平坦な（図７ａ）の部分のエッチング速
度より２倍程度速いためである。
エッチングストッパとならなかった理由は、反応性イオ
ンエッチングにおいては斜めの（図７のｂ）の部分のエ
ッチング速度が平坦な（図７ａ）の部分のエッチング速
度より２倍程度速いためである。
【００１６】上記斜めの部分においてもエッチングスト
ッパとなるように、たとえばＳｉ3Ｎ4 膜３１４の膜厚
を８０ｎｍと２倍の膜厚にすると、図８に示すようにゲ
ート電極３０４の間はＳｉ3 Ｎ4 膜３１４で埋まってし
まい、第１の従来例のような方法でコンタクトを開口す
ることができなくなるという問題を生じる。即ち、素子
が微細化された場合には、エッチングストッパとなる窒
化膜の膜厚は、ゲート電極の間隔より十分小さな膜厚に
して、かつエッチングストッパとなるようなコンタクト
開口する製造方法が必要である。
ッパとなるように、たとえばＳｉ3Ｎ4 膜３１４の膜厚
を８０ｎｍと２倍の膜厚にすると、図８に示すようにゲ
ート電極３０４の間はＳｉ3 Ｎ4 膜３１４で埋まってし
まい、第１の従来例のような方法でコンタクトを開口す
ることができなくなるという問題を生じる。即ち、素子
が微細化された場合には、エッチングストッパとなる窒
化膜の膜厚は、ゲート電極の間隔より十分小さな膜厚に
して、かつエッチングストッパとなるようなコンタクト
開口する製造方法が必要である。
【００１７】前述のようなＳｉ3 Ｎ4 膜の膜厚が薄い場
合にゲート電極の端部の斜めの部分でエッチングストッ
パとしてはたらかないという問題を回避できる方法とし
て、たとえば、特開平６−１２４９４４号公報の半導体
装置が開示されている。
合にゲート電極の端部の斜めの部分でエッチングストッ
パとしてはたらかないという問題を回避できる方法とし
て、たとえば、特開平６−１２４９４４号公報の半導体
装置が開示されている。
【００１８】図９は、上述の特開平６−１２４９４４号
公報（以下、第２の従来の技術と記す）の半導体装置に
より示された方法を用いて図６で示した例と同様に、２
５６ＭビットＤＲＡＭに適用する場合を想定してコンタ
クトの開口する製造方法を示す断面図である。
公報（以下、第２の従来の技術と記す）の半導体装置に
より示された方法を用いて図６で示した例と同様に、２
５６ＭビットＤＲＡＭに適用する場合を想定してコンタ
クトの開口する製造方法を示す断面図である。
【００１９】図９（ａ）のように、ゲート電極４０４の
幅、間隔および膜厚、ゲート電極４０４の上部に堆積さ
れたＳｉＯ2 膜４０５の膜厚、サイドウォール４０７の
ＳｉＯ2 膜の膜厚は、図６と同じ寸法および膜厚とし
た。次に、厚さ４０ｎｍのＳｉ3 Ｎ4 膜４１４を形成
し、さらに厚さ３００ｎｍのＰＳＧ膜４０８を形成す
る。
幅、間隔および膜厚、ゲート電極４０４の上部に堆積さ
れたＳｉＯ2 膜４０５の膜厚、サイドウォール４０７の
ＳｉＯ2 膜の膜厚は、図６と同じ寸法および膜厚とし
た。次に、厚さ４０ｎｍのＳｉ3 Ｎ4 膜４１４を形成
し、さらに厚さ３００ｎｍのＰＳＧ膜４０８を形成す
る。
【００２０】次に、図９（ｂ）のように、レジスト４０
９をマスクに４００秒間、希釈フッ酸（ＨＦ：Ｈ2 Ｏ＝
１：１０）によりＰＳＧ膜４０８をウェットエッチング
して上部コンタクト４１０ａを開口した後に、ＣＦ4 を
用いたドライエッチングによりＳｉ3 Ｎ4 膜１３８を異
方性エッチングを行い、下部コンタクト４１０ｂを開口
する。
９をマスクに４００秒間、希釈フッ酸（ＨＦ：Ｈ2 Ｏ＝
１：１０）によりＰＳＧ膜４０８をウェットエッチング
して上部コンタクト４１０ａを開口した後に、ＣＦ4 を
用いたドライエッチングによりＳｉ3 Ｎ4 膜１３８を異
方性エッチングを行い、下部コンタクト４１０ｂを開口
する。
【００２１】この後、ビット線４１１を形成すると図９
（ｃ）に示す構造が得られる。
（ｃ）に示す構造が得られる。
【００２２】第２の従来例において、ＰＳＧ膜４０８を
エッチングして上部コンタクト４１０ａを開口するのに
ウェットエッチングを用いたために、Ｓｉ3 Ｎ4 膜４１
４の膜厚が４０ｎｍと薄い場合でも第１の従来例のよう
にゲート電極端部でＳｉ3 Ｎ4 膜４１４はエッチングさ
れることはなく、エッチングストッパとなる。
エッチングして上部コンタクト４１０ａを開口するのに
ウェットエッチングを用いたために、Ｓｉ3 Ｎ4 膜４１
４の膜厚が４０ｎｍと薄い場合でも第１の従来例のよう
にゲート電極端部でＳｉ3 Ｎ4 膜４１４はエッチングさ
れることはなく、エッチングストッパとなる。
【００２３】しかし、ウェットエッチングは等方性のエ
ッチングであるために、レジスト４０９で画定された開
口寸法より、上方コンタクト１３２の上部の開口寸法は
広がる。たとえば、レジスト４０９の開口寸法が１５０
μｍの場合、上部コンタクト４１０ａの上部の開口寸法
は５００ｎｍ程度となり、上部コンタクト４１０ａ上で
のビット線４１１の幅３５０ｎｍより大きくなる。その
結果、ビット線４１１は上部コンタクト４１０ａの段差
を横切るように形成しなければならず、このような段差
はビット線４１１のレジストパターンをフォトリソグラ
フィーで形成する場合に、焦点深度の違いやレジスト膜
厚の変化によってパターン形成が困難であるという問題
を生じる。
ッチングであるために、レジスト４０９で画定された開
口寸法より、上方コンタクト１３２の上部の開口寸法は
広がる。たとえば、レジスト４０９の開口寸法が１５０
μｍの場合、上部コンタクト４１０ａの上部の開口寸法
は５００ｎｍ程度となり、上部コンタクト４１０ａ上で
のビット線４１１の幅３５０ｎｍより大きくなる。その
結果、ビット線４１１は上部コンタクト４１０ａの段差
を横切るように形成しなければならず、このような段差
はビット線４１１のレジストパターンをフォトリソグラ
フィーで形成する場合に、焦点深度の違いやレジスト膜
厚の変化によってパターン形成が困難であるという問題
を生じる。
【００２４】また、第１の従来例と第２の従来例に共通
する問題点として、ワード線とビット線の間に形成され
る層間絶縁膜がＳｉ3 Ｎ4 膜と膜厚の厚いＰＳＧ膜の複
合膜となるために、層間絶縁膜の膜厚が厚くなる。その
結果、周辺領域に形成される周辺コンタクトの深さが深
くなることによって、周辺コンタクトのコンタクト抵抗
が増加するという問題点も生じた。
する問題点として、ワード線とビット線の間に形成され
る層間絶縁膜がＳｉ3 Ｎ4 膜と膜厚の厚いＰＳＧ膜の複
合膜となるために、層間絶縁膜の膜厚が厚くなる。その
結果、周辺領域に形成される周辺コンタクトの深さが深
くなることによって、周辺コンタクトのコンタクト抵抗
が増加するという問題点も生じた。
【００２５】本発明は、素子が微細化された場合におい
ても、ゲート電極上に層間絶縁膜を介して上部に形成さ
れる導体層と拡散層を接続するコンタクトが、ゲート電
極とショートすることなく形成され、層間絶縁膜の膜厚
を薄くして周辺領域に形成されるコンタクトの深さを深
くしないような半導体装置の製造方法を提供することを
目的とする。
ても、ゲート電極上に層間絶縁膜を介して上部に形成さ
れる導体層と拡散層を接続するコンタクトが、ゲート電
極とショートすることなく形成され、層間絶縁膜の膜厚
を薄くして周辺領域に形成されるコンタクトの深さを深
くしないような半導体装置の製造方法を提供することを
目的とする。
【００２６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板上に素子分離用フィール
ド酸化膜を形成する工程と、ゲート絶縁膜、第１の導電
膜、第１の絶縁膜を順次形成する工程と、前記第１の絶
縁膜、第１の導電膜を順次エッチングしてゲート電極を
形成する工程と、第２の絶縁膜でゲート電極にサイドウ
ォールを形成する工程と、前記フィールド酸化膜および
ゲート絶縁膜をマスクとして基板と異なる導電型の不純
物を前記一導電型半導体基板の表面にイオン注入してト
ランジスタの拡散層を形成する工程と、全面に第３の絶
縁膜、第４の絶縁膜を順次形成する工程と、全面を化学
的機械研磨法（ＣＭＰ）を用いてゲート電極上の第３の
絶縁膜あるいは第１の絶縁膜が露出するまで第４の絶縁
膜を研磨する工程と、フォトリソグラフィー技術を用い
てコンタクトホールを開口するためのレジストパターン
を形成する工程と、前記レジストパターンをマスクにし
て第４の絶縁膜の不要部分を選択的エッチングして上部
コンタクト孔を開口する工程と、前記レジストパターン
をマスクにして異方性ドライエッチング技術を用いて第
３の絶縁膜を選択的に除去して下部コンタクト孔を開口
する工程と、前記上部コンタクト孔および下部コンタク
ト孔からなるコンタクト孔を第２の導電膜で埋め込む工
程と、前記コンタクト孔を覆うように第３の導電膜から
なる導体層を形成する工程を少なくとも含むことを特徴
とする。
造方法は、一導電型半導体基板上に素子分離用フィール
ド酸化膜を形成する工程と、ゲート絶縁膜、第１の導電
膜、第１の絶縁膜を順次形成する工程と、前記第１の絶
縁膜、第１の導電膜を順次エッチングしてゲート電極を
形成する工程と、第２の絶縁膜でゲート電極にサイドウ
ォールを形成する工程と、前記フィールド酸化膜および
ゲート絶縁膜をマスクとして基板と異なる導電型の不純
物を前記一導電型半導体基板の表面にイオン注入してト
ランジスタの拡散層を形成する工程と、全面に第３の絶
縁膜、第４の絶縁膜を順次形成する工程と、全面を化学
的機械研磨法（ＣＭＰ）を用いてゲート電極上の第３の
絶縁膜あるいは第１の絶縁膜が露出するまで第４の絶縁
膜を研磨する工程と、フォトリソグラフィー技術を用い
てコンタクトホールを開口するためのレジストパターン
を形成する工程と、前記レジストパターンをマスクにし
て第４の絶縁膜の不要部分を選択的エッチングして上部
コンタクト孔を開口する工程と、前記レジストパターン
をマスクにして異方性ドライエッチング技術を用いて第
３の絶縁膜を選択的に除去して下部コンタクト孔を開口
する工程と、前記上部コンタクト孔および下部コンタク
ト孔からなるコンタクト孔を第２の導電膜で埋め込む工
程と、前記コンタクト孔を覆うように第３の導電膜から
なる導体層を形成する工程を少なくとも含むことを特徴
とする。
【００２７】また、前記導体層がダイナミック・ランダ
ムアクセス・メモリ（ＤＲＡＭ）のビット線あるいはス
トレージノード電極であることを特徴とする。
ムアクセス・メモリ（ＤＲＡＭ）のビット線あるいはス
トレージノード電極であることを特徴とする。
【００２８】好ましくは、前記第３の絶縁膜がシリコン
窒化膜で、前記第４の絶縁膜がシリコン酸化膜であり、
前記レジストパターンをマスクにして第４の絶縁膜の不
要部分を選択的に除去する工程で用いるエッチングが沸
酸系の薬液を用いたウェットエッチングであることを特
徴とする。
窒化膜で、前記第４の絶縁膜がシリコン酸化膜であり、
前記レジストパターンをマスクにして第４の絶縁膜の不
要部分を選択的に除去する工程で用いるエッチングが沸
酸系の薬液を用いたウェットエッチングであることを特
徴とする。
【００２９】あるいは、前記第１の絶縁膜がシリコン窒
化膜で、前記第３の絶縁膜が不純物を含まないシリコン
酸化膜で、前記第４の絶縁膜がＰＳＧ膜もしくはＢＰＳ
Ｇ膜であり、前記レジストパターンをマスクにしてエッ
チングで第４の絶縁膜の不要部分を選択的に除去する工
程で用いるエッチングがＨＦガスを用いた気相エッチン
グであることを特徴とする。
化膜で、前記第３の絶縁膜が不純物を含まないシリコン
酸化膜で、前記第４の絶縁膜がＰＳＧ膜もしくはＢＰＳ
Ｇ膜であり、前記レジストパターンをマスクにしてエッ
チングで第４の絶縁膜の不要部分を選択的に除去する工
程で用いるエッチングがＨＦガスを用いた気相エッチン
グであることを特徴とする。
【００３０】上記製造方法によれば、膜厚の厚い第４の
絶縁膜をＣＭＰによりゲート電極上の第１の絶縁膜が露
出するまで研磨して薄くした後、レジストで画定された
コンタクトパターンをマスクに第４の絶縁膜を選択比の
高い等方性のウェットエッチングあるいは気相エッチン
グして除去するため、第３の絶縁膜はこれらのエッチン
グにおいてエッチングストッパとなり、ゲート電極とコ
ンタクトに埋め込まれた導体層とゲート電極がショート
することはない。また、等方性エッチングにおいて第４
の絶縁膜をエッチングする厚さが従来例に比べて薄いた
め、コンタクト孔が横方向に広がる幅が、コンタクト上
部に形成される導体層の幅より狭くなり、導体層を形成
するためのフォトリソグラフィーにおけるレジストパタ
ーンの形成が容易になる。また、第４の絶縁膜をＣＭＰ
により研磨して薄くするために、周辺領域の層間絶縁膜
の膜厚が薄くなり、その結果周辺コンタクトの深さが浅
くなる。
絶縁膜をＣＭＰによりゲート電極上の第１の絶縁膜が露
出するまで研磨して薄くした後、レジストで画定された
コンタクトパターンをマスクに第４の絶縁膜を選択比の
高い等方性のウェットエッチングあるいは気相エッチン
グして除去するため、第３の絶縁膜はこれらのエッチン
グにおいてエッチングストッパとなり、ゲート電極とコ
ンタクトに埋め込まれた導体層とゲート電極がショート
することはない。また、等方性エッチングにおいて第４
の絶縁膜をエッチングする厚さが従来例に比べて薄いた
め、コンタクト孔が横方向に広がる幅が、コンタクト上
部に形成される導体層の幅より狭くなり、導体層を形成
するためのフォトリソグラフィーにおけるレジストパタ
ーンの形成が容易になる。また、第４の絶縁膜をＣＭＰ
により研磨して薄くするために、周辺領域の層間絶縁膜
の膜厚が薄くなり、その結果周辺コンタクトの深さが浅
くなる。
【００３１】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００３２】図１および図２は、本発明になる半導体装
置の製造方法の第１の実施の形態の主な製造工程を順を
追って示す断面図である。尚、本第１の実施の形態は、
０．２５μｍ設計ルールのビット線上にキャパシタが形
成されるスタック型ＤＲＡＭの製造に適用されたもので
あり、以下のとおりである。
置の製造方法の第１の実施の形態の主な製造工程を順を
追って示す断面図である。尚、本第１の実施の形態は、
０．２５μｍ設計ルールのビット線上にキャパシタが形
成されるスタック型ＤＲＡＭの製造に適用されたもので
あり、以下のとおりである。
【００３３】図１（ａ）に示すように、比抵抗１０Ω・
ｃｍのＰ型シリコン基板１の表面の所望の領域にＮウェ
ルとＰウェル（図示せず）を形成した後、ＬＯＣＯＳ法
により厚さ３００ｎｍのフィールド酸化膜２を形成し、
８５０℃の酸素雰囲気で厚さ１０ｎｍのゲート酸化膜３
を形成し、ＣＶＤ法により厚さ５０ｎｍの燐がドープさ
れた第１のポリシリコン膜を堆積し、続いてスパッタ法
により厚さ１００ｎｍの第１のタングステンシリサイド
膜を堆積し、さらにＣＶＤ法により厚さ７０ｎｍの第１
のＳｉＯ2 膜を形成し、リソグラフィーおよびエッチン
グにより、第１のＳｉＯ2 膜５と第１のポリシリコン膜
と第１のタングステンシリサイド膜の複合膜からなるゲ
ート電極４を形成する。ゲート電極４の幅と間隔は、そ
れぞれ２５０ｎｍと３００ｎｍである。
ｃｍのＰ型シリコン基板１の表面の所望の領域にＮウェ
ルとＰウェル（図示せず）を形成した後、ＬＯＣＯＳ法
により厚さ３００ｎｍのフィールド酸化膜２を形成し、
８５０℃の酸素雰囲気で厚さ１０ｎｍのゲート酸化膜３
を形成し、ＣＶＤ法により厚さ５０ｎｍの燐がドープさ
れた第１のポリシリコン膜を堆積し、続いてスパッタ法
により厚さ１００ｎｍの第１のタングステンシリサイド
膜を堆積し、さらにＣＶＤ法により厚さ７０ｎｍの第１
のＳｉＯ2 膜を形成し、リソグラフィーおよびエッチン
グにより、第１のＳｉＯ2 膜５と第１のポリシリコン膜
と第１のタングステンシリサイド膜の複合膜からなるゲ
ート電極４を形成する。ゲート電極４の幅と間隔は、そ
れぞれ２５０ｎｍと３００ｎｍである。
【００３４】次に、メモリセル部に燐をイオン注入して
Ｎ型拡散層６ａを形成した後、ＣＶＤ法により厚さ８０
ｎｍの第２のＳｉＯ2 膜を成長し、エッチバックするこ
とによりゲート電極４の側面にＳｉＯ2 膜からなるサイ
ドウォール７を形成する。次に、周辺部の所望の領域に
砒素をイオン注入してＮ型拡散層６ｂを形成する。
Ｎ型拡散層６ａを形成した後、ＣＶＤ法により厚さ８０
ｎｍの第２のＳｉＯ2 膜を成長し、エッチバックするこ
とによりゲート電極４の側面にＳｉＯ2 膜からなるサイ
ドウォール７を形成する。次に、周辺部の所望の領域に
砒素をイオン注入してＮ型拡散層６ｂを形成する。
【００３５】次に、図１（ｂ）に示すように、ＣＶＤ法
により全面に厚さ２０ｎｍのＳｉ3Ｎ4 膜１４と続いて
厚さ４００ｎｍの第１のＢＰＳＧ膜８を成長した後、窒
素雰囲気で８５０℃、１０分間の熱処理を行う。
により全面に厚さ２０ｎｍのＳｉ3Ｎ4 膜１４と続いて
厚さ４００ｎｍの第１のＢＰＳＧ膜８を成長した後、窒
素雰囲気で８５０℃、１０分間の熱処理を行う。
【００３６】次に、図１（ｃ）に示すようにＣＭＰ法に
よりゲート電極４上のＳｉ3 Ｎ4 膜１４の表面が露出す
るまで第１のＢＰＳＧ膜８を研磨した後、ハーフトーン
位相シフトマスクを用いたＫｒＦエキシマレーザーリソ
グラフィーにより開口径２００ｎｍのパターンを有する
レジスト９をマスクとして、バッファードフッ酸を用い
たウェットエッチングによりゲート電極４の間に残存す
るＰＳＧ膜８をエッチングして上部コンタクト１０ａを
形成する。ここでバッファードフッ酸を用いたウェット
エッチングではＳｉ3 Ｎ4 膜１４は十分にエッチングス
トッパとなる。また、エッチングされる第１のＢＰＳＧ
膜８はゲート電極４上に堆積されたＳｉ3 Ｎ4 膜１４よ
り上にはないために、上部コンタクト１０ａの開口径は
大きく広がることはない。
よりゲート電極４上のＳｉ3 Ｎ4 膜１４の表面が露出す
るまで第１のＢＰＳＧ膜８を研磨した後、ハーフトーン
位相シフトマスクを用いたＫｒＦエキシマレーザーリソ
グラフィーにより開口径２００ｎｍのパターンを有する
レジスト９をマスクとして、バッファードフッ酸を用い
たウェットエッチングによりゲート電極４の間に残存す
るＰＳＧ膜８をエッチングして上部コンタクト１０ａを
形成する。ここでバッファードフッ酸を用いたウェット
エッチングではＳｉ3 Ｎ4 膜１４は十分にエッチングス
トッパとなる。また、エッチングされる第１のＢＰＳＧ
膜８はゲート電極４上に堆積されたＳｉ3 Ｎ4 膜１４よ
り上にはないために、上部コンタクト１０ａの開口径は
大きく広がることはない。
【００３７】次に、図１（ｄ）に示すようにＳｉＯ2 膜
に対してＳｉ3 Ｎ4 膜の選択比の大きなＣＨ2 Ｆ2 とＣ
Ｏ2 の混合ガスを用いた異方性ドライエッチングにより
Ｓｉ3 Ｎ4 膜１４をエッチングし下部コンタクト１０ｂ
を開口する。
に対してＳｉ3 Ｎ4 膜の選択比の大きなＣＨ2 Ｆ2 とＣ
Ｏ2 の混合ガスを用いた異方性ドライエッチングにより
Ｓｉ3 Ｎ4 膜１４をエッチングし下部コンタクト１０ｂ
を開口する。
【００３８】次に、図２（ａ）に示すようにレジスト９
を除去した後、ＣＶＤ法により厚さ５０ｎｍの燐を含む
第２のポリシリコン膜を堆積し、スパッタ法により厚さ
１００ｎｍの第２のタングステンシリサイド膜を堆積す
る。さらに、フォトリソグラフィー技術とドライエッチ
ング技術を用いて第２のタングステンシリサイド膜と第
２のポリシリコン膜からなるビット線１１を形成する。
を除去した後、ＣＶＤ法により厚さ５０ｎｍの燐を含む
第２のポリシリコン膜を堆積し、スパッタ法により厚さ
１００ｎｍの第２のタングステンシリサイド膜を堆積す
る。さらに、フォトリソグラフィー技術とドライエッチ
ング技術を用いて第２のタングステンシリサイド膜と第
２のポリシリコン膜からなるビット線１１を形成する。
【００３９】次に、図２（ｂ）に示すようにＣＶＤ法に
より厚さ３００ｎｍの第２のＢＰＳＧ膜１２を堆積し、
窒素雰囲気で８５０℃、１０分間の熱処理を行なう。続
いて、フォトリソグラフィー技術とドライエッチング技
術を用いて容量コンタクト１３を開口した後、厚さ５０
０ｎｍの燐を含む第３ポリシリコン膜を堆積する。続い
て、フォトリソグラフィー技術とドライエッチング技術
を用いて第３のポリシリコン膜からなるストレージノー
ド電極１５を形成した後、ＣＶＤ法により厚さ１０ｎｍ
のＴａ2 Ｏ5 膜を堆積し、８００℃の酸素雰囲気中で１
分程度酸化することによりキャパシタ絶縁膜１６を形成
する。さらにスパッタ法により全面に厚さ１００ｎｍの
窒化チタン膜を堆積した後、フォトリソグラフィー技術
とドライエッチング技術によりプレート電極１７を形成
した後、ＣＶＤ法により厚さ３００ｎｍの第３のＢＰＳ
Ｇ膜１８を堆積し、窒素雰囲気で８００℃、１０分間の
熱処理を行なうことでメモリセルが完成する。
より厚さ３００ｎｍの第２のＢＰＳＧ膜１２を堆積し、
窒素雰囲気で８５０℃、１０分間の熱処理を行なう。続
いて、フォトリソグラフィー技術とドライエッチング技
術を用いて容量コンタクト１３を開口した後、厚さ５０
０ｎｍの燐を含む第３ポリシリコン膜を堆積する。続い
て、フォトリソグラフィー技術とドライエッチング技術
を用いて第３のポリシリコン膜からなるストレージノー
ド電極１５を形成した後、ＣＶＤ法により厚さ１０ｎｍ
のＴａ2 Ｏ5 膜を堆積し、８００℃の酸素雰囲気中で１
分程度酸化することによりキャパシタ絶縁膜１６を形成
する。さらにスパッタ法により全面に厚さ１００ｎｍの
窒化チタン膜を堆積した後、フォトリソグラフィー技術
とドライエッチング技術によりプレート電極１７を形成
した後、ＣＶＤ法により厚さ３００ｎｍの第３のＢＰＳ
Ｇ膜１８を堆積し、窒素雰囲気で８００℃、１０分間の
熱処理を行なうことでメモリセルが完成する。
【００４０】次に、図２（ｃ）に示すように周辺領域に
フォトリソグラフィー技術とドライエッチング技術を用
いて周辺コンタクト１９を開口する。本実施例におい
て、第１のＢＰＳＧ膜をＣＭＰを用いて除去したため
に、従来例に比べて周辺コンタクトの深さが３００ｎｍ
浅くなった。続いて、スパッタ法により厚さ６０ｎｍの
チタン膜と厚さ１００ｎｍの窒化チタン膜を堆積する。
さらに、ＣＶＤ法により厚さ４００ｎｍのタングステン
膜を堆積し、タングステン膜をエッチバックして周辺コ
ンタクトにのみタングステン膜を残存させた後、スパッ
タ法によりアルミ合金膜を４００ｎｍを堆積する。最後
に、フォトリソグラフィー技術とドライエッチング技術
を用いてアルミ合金膜と窒化チタン膜およびチタン膜か
らなる金属配線２０を形成する。
フォトリソグラフィー技術とドライエッチング技術を用
いて周辺コンタクト１９を開口する。本実施例におい
て、第１のＢＰＳＧ膜をＣＭＰを用いて除去したため
に、従来例に比べて周辺コンタクトの深さが３００ｎｍ
浅くなった。続いて、スパッタ法により厚さ６０ｎｍの
チタン膜と厚さ１００ｎｍの窒化チタン膜を堆積する。
さらに、ＣＶＤ法により厚さ４００ｎｍのタングステン
膜を堆積し、タングステン膜をエッチバックして周辺コ
ンタクトにのみタングステン膜を残存させた後、スパッ
タ法によりアルミ合金膜を４００ｎｍを堆積する。最後
に、フォトリソグラフィー技術とドライエッチング技術
を用いてアルミ合金膜と窒化チタン膜およびチタン膜か
らなる金属配線２０を形成する。
【００４１】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４２】図３および図４は、本発明になる半導体装
置の製造方法の第２の実施の形態の主な製造工程を順を
追って示す断面図である。本第２の実施の形態は、０．
２５μｍ設計ルールのキャパシタ上にビット線が形成さ
れるスタック型ＤＲＡＭの製造に適用されたものであ
り、以下のとおりである。
置の製造方法の第２の実施の形態の主な製造工程を順を
追って示す断面図である。本第２の実施の形態は、０．
２５μｍ設計ルールのキャパシタ上にビット線が形成さ
れるスタック型ＤＲＡＭの製造に適用されたものであ
り、以下のとおりである。
【００４３】図３（ａ）に示すように、比抵抗１０Ω・
ｃｍのＰ型シリコン基板５１の表面の所望の領域にＮウ
ェルとＰウェル（図示せず）を形成した後、ＬＯＣＯＳ
法により厚さ３００ｎｍのフィールド酸化膜５２を形成
し、８５０℃の酸素雰囲気で厚さ１０ｎｍのゲート酸化
膜５３を形成し、ＣＶＤ法により厚さ５０ｎｍの燐がド
ープされた第１のポリシリコン膜を堆積し、続いてスパ
ッタ法により厚さ１００ｎｍの第１のタングステンシリ
サイド膜を堆積し、さらにＣＶＤ法により厚さ７０ｎｍ
のＳｉ3 Ｎ4 膜５５を形成し、リソグラフィーおよびエ
ッチングにより、Ｓｉ3 Ｎ4 膜５５と第１のポリシリコ
ン膜と第１のタングステンシリサイド膜の複合膜からな
るゲート電極５４を形成する。ゲート電極５４の幅と間
隔は、それぞれ２５０ｎｍと３００ｎｍである。
ｃｍのＰ型シリコン基板５１の表面の所望の領域にＮウ
ェルとＰウェル（図示せず）を形成した後、ＬＯＣＯＳ
法により厚さ３００ｎｍのフィールド酸化膜５２を形成
し、８５０℃の酸素雰囲気で厚さ１０ｎｍのゲート酸化
膜５３を形成し、ＣＶＤ法により厚さ５０ｎｍの燐がド
ープされた第１のポリシリコン膜を堆積し、続いてスパ
ッタ法により厚さ１００ｎｍの第１のタングステンシリ
サイド膜を堆積し、さらにＣＶＤ法により厚さ７０ｎｍ
のＳｉ3 Ｎ4 膜５５を形成し、リソグラフィーおよびエ
ッチングにより、Ｓｉ3 Ｎ4 膜５５と第１のポリシリコ
ン膜と第１のタングステンシリサイド膜の複合膜からな
るゲート電極５４を形成する。ゲート電極５４の幅と間
隔は、それぞれ２５０ｎｍと３００ｎｍである。
【００４４】次に、メモリセル部に燐をイオン注入して
Ｎ型拡散層５６ａを形成した後、ＣＶＤ法により厚さ１
００ｎｍの第２のＳｉＯ2 膜を成長し、エッチバックす
ることによりゲート電極５４の側面にＳｉＯ2 膜からな
るサイドウォール５７を形成する。次に、周辺部の所望
の領域に砒素をイオン注入してＮ型拡散層５６ｂを形成
する。
Ｎ型拡散層５６ａを形成した後、ＣＶＤ法により厚さ１
００ｎｍの第２のＳｉＯ2 膜を成長し、エッチバックす
ることによりゲート電極５４の側面にＳｉＯ2 膜からな
るサイドウォール５７を形成する。次に、周辺部の所望
の領域に砒素をイオン注入してＮ型拡散層５６ｂを形成
する。
【００４５】次に、図３（ｂ）に示すように、ＣＶＤ法
により全面に厚さ２０ｎｍの不純物を含まない第２のＳ
ｉＯ2 膜６４と続いて厚さ４００ｎｍの第１のＢＰＳＧ
膜５８を成長した後、窒素雰囲気で８００℃、１０分間
の熱処理を行う。
により全面に厚さ２０ｎｍの不純物を含まない第２のＳ
ｉＯ2 膜６４と続いて厚さ４００ｎｍの第１のＢＰＳＧ
膜５８を成長した後、窒素雰囲気で８００℃、１０分間
の熱処理を行う。
【００４６】次に、図３（ｃ）に示すようにＣＭＰ法に
よりゲート電極５４上の第２のＳｉＯ2 膜６４あるいは
Ｓｉ3 Ｎ4 膜５５の表面が露出するまで第１のＢＰＳＧ
膜５８を研磨した後、ハーフトーン位相シフトマスクを
用いたＫｒＦエキシマレーザーリソグラフィーにより開
口径２００ｎｍのパターンを有するレジスト５９をマス
クとして、ＨＦガスを用いた気相エッチングによりゲー
ト電極間に残存するＰＳＧ膜５８をエッチングして上部
コンタクト６０ａを形成する。ここでＨＦガスを用いた
気相エッチングでは燐やホウ素といった不純物を含むＢ
ＰＳＧ膜はエッチングされるが、不純物を含まないＳｉ
Ｏ2 膜はエッチングされないため第２のＳｉＯ2 膜６４
は十分にエッチングストッパとなる。また、エッチング
される第１のＢＰＳＧ膜５８はゲート電極５４上に堆積
されたＳｉ3 Ｎ4 膜５５より上にはないために、上部コ
ンタクトの開口径は大きく広がることはない。
よりゲート電極５４上の第２のＳｉＯ2 膜６４あるいは
Ｓｉ3 Ｎ4 膜５５の表面が露出するまで第１のＢＰＳＧ
膜５８を研磨した後、ハーフトーン位相シフトマスクを
用いたＫｒＦエキシマレーザーリソグラフィーにより開
口径２００ｎｍのパターンを有するレジスト５９をマス
クとして、ＨＦガスを用いた気相エッチングによりゲー
ト電極間に残存するＰＳＧ膜５８をエッチングして上部
コンタクト６０ａを形成する。ここでＨＦガスを用いた
気相エッチングでは燐やホウ素といった不純物を含むＢ
ＰＳＧ膜はエッチングされるが、不純物を含まないＳｉ
Ｏ2 膜はエッチングされないため第２のＳｉＯ2 膜６４
は十分にエッチングストッパとなる。また、エッチング
される第１のＢＰＳＧ膜５８はゲート電極５４上に堆積
されたＳｉ3 Ｎ4 膜５５より上にはないために、上部コ
ンタクトの開口径は大きく広がることはない。
【００４７】次に、図３（ｄ）に示すようにＣＦ4 ガス
を用いた異方性のドライエッチングにより第２のＳｉＯ
2 膜６４をエッチングし下部コンタクト６０ｂを開口す
る。サイドウォール５７の膜厚１００ｎｍに比べて第２
のＳｉＯ2 膜６４の膜厚２０ｎｍは十分薄いために、Ｃ
Ｆ4 ガスを用いた異方性のドライエッチングにおいてゲ
ート電極５４が露出することはない。
を用いた異方性のドライエッチングにより第２のＳｉＯ
2 膜６４をエッチングし下部コンタクト６０ｂを開口す
る。サイドウォール５７の膜厚１００ｎｍに比べて第２
のＳｉＯ2 膜６４の膜厚２０ｎｍは十分薄いために、Ｃ
Ｆ4 ガスを用いた異方性のドライエッチングにおいてゲ
ート電極５４が露出することはない。
【００４８】次に、図４（ａ）に示すようにＣＶＤ法に
より厚さ５００ｎｍ燐を含むアモルファスシリコン膜を
堆積した後、フォトリソグラフィー技術とドライエッチ
ング技術を用いてアモルファスシリコン膜からなるスト
レージノード電極パターンを形成し、表面を凹凸にする
処理を行ってストレージノード電極６５を形成した後、
膜厚１０ｎｍのシリコン窒化膜を堆積して酸化処理を行
いキャパシタ絶縁膜６６を形成する。さらにＣＶＤ法に
より全面に厚さ１００ｎｍの燐う含む第２のポリシリコ
ン膜を堆積した後、フォトリソグラフィー技術とドライ
エッチング技術によりプレート電極６７を形成する。
より厚さ５００ｎｍ燐を含むアモルファスシリコン膜を
堆積した後、フォトリソグラフィー技術とドライエッチ
ング技術を用いてアモルファスシリコン膜からなるスト
レージノード電極パターンを形成し、表面を凹凸にする
処理を行ってストレージノード電極６５を形成した後、
膜厚１０ｎｍのシリコン窒化膜を堆積して酸化処理を行
いキャパシタ絶縁膜６６を形成する。さらにＣＶＤ法に
より全面に厚さ１００ｎｍの燐う含む第２のポリシリコ
ン膜を堆積した後、フォトリソグラフィー技術とドライ
エッチング技術によりプレート電極６７を形成する。
【００４９】次に、図４（ｂ）に示すようにＣＶＤ法に
より厚さ３００ｎｍの第２のＢＰＳＧ膜６２を堆積し、
窒素雰囲気で８５０℃、３０分間の熱処理を行なう。続
いて、フォトリソグラフィー技術とドライエッチング技
術を用いてビットコンタクト６３を開口した後、ＣＶＤ
法により厚さ２００ｎｍの燐を含む第３のポリシリコン
膜を堆積し、エッチバックして第３のポリシリコン膜を
ビットコンタクトに残存させる。続いて、スパッタ法に
より厚さ１００ｎｍの第２のタングステンシリサイド膜
を堆積した後、フォトリソグラフィー技術とドライエッ
チング技術を用いて第２のタングステンシリサイド膜か
らなるビット線１６を形成する。
より厚さ３００ｎｍの第２のＢＰＳＧ膜６２を堆積し、
窒素雰囲気で８５０℃、３０分間の熱処理を行なう。続
いて、フォトリソグラフィー技術とドライエッチング技
術を用いてビットコンタクト６３を開口した後、ＣＶＤ
法により厚さ２００ｎｍの燐を含む第３のポリシリコン
膜を堆積し、エッチバックして第３のポリシリコン膜を
ビットコンタクトに残存させる。続いて、スパッタ法に
より厚さ１００ｎｍの第２のタングステンシリサイド膜
を堆積した後、フォトリソグラフィー技術とドライエッ
チング技術を用いて第２のタングステンシリサイド膜か
らなるビット線１６を形成する。
【００５０】次に、ＣＶＤ法により厚さ３００ｎｍの第
３のＢＰＳＧ膜６８を堆積し、窒素雰囲気で８５０℃、
３０分間の熱処理を行なうことでメモリセルが完成す
る。
３のＢＰＳＧ膜６８を堆積し、窒素雰囲気で８５０℃、
３０分間の熱処理を行なうことでメモリセルが完成す
る。
【００５１】図４（ｃ）に示す製造工程は、第１の実施
の形態と同様の製造工程であるために説明は省略する。
の形態と同様の製造工程であるために説明は省略する。
【００５２】
【発明の効果】以上説明したように、本発明による半導
体記憶装置の製造方法を用いれば、たとえ素子が微細化
されても第４の絶縁膜のエッチングにおいて第３の絶縁
膜はエッチングストッパとなるため、ゲート電極とコン
タクトに埋め込まれた導体層とゲート電極がショートす
ることはなく、半導体装置を高密度に形成しても信頼性
が向上した。また、周辺コンタクトの深さが浅くなった
ことから、コンタクト抵抗が低下した。
体記憶装置の製造方法を用いれば、たとえ素子が微細化
されても第４の絶縁膜のエッチングにおいて第３の絶縁
膜はエッチングストッパとなるため、ゲート電極とコン
タクトに埋め込まれた導体層とゲート電極がショートす
ることはなく、半導体装置を高密度に形成しても信頼性
が向上した。また、周辺コンタクトの深さが浅くなった
ことから、コンタクト抵抗が低下した。
【図１】本発明の半導体装置製造方法の第１の実施の形
態を示す断面図。
態を示す断面図。
【図２】図１の続き。
【図３】本発明の半導体装置製造方法の第２の実施の形
態を示す断面図。
態を示す断面図。
【図４】図３の続き。
【図５】第１の従来技術による半導体装置の製造方法を
順を追って示した断面図。
順を追って示した断面図。
【図６】第１の従来例の問題点を説明するための断面
図。
図。
【図７】図６に示した問題点の生じる理由を説明する
図。
図。
【図８】第１の従来例の他の問題点を説明するための断
面図。
面図。
【図９】第２の従来例の問題点を説明するための断面
図。
図。
１，５１，１０１，２０１，３０１，４０１ Ｐ型シ
リコン基板 ２，５２，１０２，２０２，４０２ フィールド酸化
膜 ３，５３，１０３，２０３，３０３，４０３ ゲート
酸化膜 ４，５４，１０４，２０４，３０４，４０４ ゲート
電極 ５，６ａ，６ｂ，５６ａ，５６ｂ，１０６ａ，１０６
ｂ，２０６ａ，２０６ｂ，３０６ａ，４０６ａ，４０６
ｂ Ｎ型拡散層 ７，５７，１０７，２０７，３０７，４０７ サイド
ウォール
リコン基板 ２，５２，１０２，２０２，４０２ フィールド酸化
膜 ３，５３，１０３，２０３，３０３，４０３ ゲート
酸化膜 ４，５４，１０４，２０４，３０４，４０４ ゲート
電極 ５，６ａ，６ｂ，５６ａ，５６ｂ，１０６ａ，１０６
ｂ，２０６ａ，２０６ｂ，３０６ａ，４０６ａ，４０６
ｂ Ｎ型拡散層 ７，５７，１０７，２０７，３０７，４０７ サイド
ウォール
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (5)
- 【請求項１】 第１導電型半導体基板上に素子分離用フ
ィールド酸化膜を形成する工程と、前記フィールド酸化
膜が形成されていない前記半導体基板上にゲート絶縁
膜、第１の導電膜、第１の絶縁膜を順次形成する工程
と、 前記第１の絶縁膜、第１の導電膜を順次エッチングして
ゲート電極を形成する工程と、 第２の絶縁膜でゲート電極にサイドウォールを形成する
工程と、前記フィールド酸化膜およびゲート絶縁膜をマ
スクとして第２導電型の不純物を前記第１導電型半導体
基板の表面にイオン注入してトランジスタの拡散層を形
成する工程と、 全面に第３の絶縁膜、第４の絶縁膜を順次形成する工程
と、 全面を化学的機械研磨法を用いてゲート電極上の第３の
絶縁膜あるいは第１の絶縁膜が露出するまで第４の絶縁
膜を研磨する工程と、 フォトリソグラフィー技術を用いてコンタクトホールを
開口するためのレジストパターンを形成する工程と、 前記レジストパターンをマスクにして第４の絶縁膜の不
要部分を第３の絶縁膜に対して選択的にエッチングして
上部コンタクト孔を開口する工程と、 前記レジストパターンをマスクにして異方性のドライエ
ッチング技術を用いて第３の絶縁膜を選択的に除去して
下部コンタクト孔を開口する工程と、前記上部コンタク
ト孔および下部コンタクト孔からなるコンタクト孔を第
２の導電膜で埋め込む工程と、前記コンタクト孔を覆う
ように第３の導電膜からなる導体層を形成する工程を少
なくとも含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記導体層がダイナミック・ランダムア
クセス・メモリ（ＤＲＡＭ）のビット線であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導体層がダイナミック・ランダムア
クセス・メモリ（ＤＲＡＭ）のストレージノード電極で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項４】 前記第３の絶縁膜がシリコン窒化膜で、
前記第４の絶縁膜がシリコン酸化膜であり、前記レジス
トパターンをマスクにして第４の絶縁膜の不要部分を選
択的にエッチングする工程が沸酸系の薬液を用いたウェ
ットエッチングであることを特徴とする請求項１，２お
よび３の何れか記載の半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁膜がシリコン窒化膜で、
前記第３の絶縁膜が不純物を含まないシリコン酸化膜
で、前記第４の絶縁膜がＰＳＧ膜もしくはＢＰＳＧ膜で
あり、前記レジストパターンをマスクに第４の絶縁膜の
不要部分を選択的にエッチングする工程がＨＦガスを用
いた気相エッチングであることを特徴とする請求項１，
２および３の何れか記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184425A JP2891192B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184425A JP2891192B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032314A JPH1032314A (ja) | 1998-02-03 |
| JP2891192B2 true JP2891192B2 (ja) | 1999-05-17 |
Family
ID=16152937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184425A Expired - Fee Related JP2891192B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891192B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236062A (ja) * | 2004-02-20 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
-
1996
- 1996-07-15 JP JP8184425A patent/JP2891192B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032314A (ja) | 1998-02-03 |
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