JPH07202019A - 半導体集積回路装置および製造方法 - Google Patents
半導体集積回路装置および製造方法Info
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- JPH07202019A JPH07202019A JP5338592A JP33859293A JPH07202019A JP H07202019 A JPH07202019 A JP H07202019A JP 5338592 A JP5338592 A JP 5338592A JP 33859293 A JP33859293 A JP 33859293A JP H07202019 A JPH07202019 A JP H07202019A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【目的】ＩＧビットクラスの高い集積度のＤＲＡＭ実現
に必要な平坦性、寄生抵抗の低減、容量の確保および量
産性を有する半導体集積回路装置およびその製造方法を
提供する。 【構成】コンタクトホール内に、コンタクト金属（Ｔ
ｉ）と一体となった容量電極金属（ＴｉＮ）と、容量絶
縁膜が積層された構造（ＴｉＯ2 ）が埋め込まれた構造
の容量を有している。また、その電極金属が、イオン化
蒸着等の指向性ビームを用いた蒸着で凹凸を表面に有し
ている。
に必要な平坦性、寄生抵抗の低減、容量の確保および量
産性を有する半導体集積回路装置およびその製造方法を
提供する。 【構成】コンタクトホール内に、コンタクト金属（Ｔ
ｉ）と一体となった容量電極金属（ＴｉＮ）と、容量絶
縁膜が積層された構造（ＴｉＯ2 ）が埋め込まれた構造
の容量を有している。また、その電極金属が、イオン化
蒸着等の指向性ビームを用いた蒸着で凹凸を表面に有し
ている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置およ
び製造方法に関し、特に単位面積あたりの容量を増加で
きる半導体集積回路装置および製造方法に関する。
び製造方法に関し、特に単位面積あたりの容量を増加で
きる半導体集積回路装置および製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、パーソナルコンピュータ等をはじ
めとする機器に用いられており、集積密度の向上が進ん
でいる。ＤＲＡＭの記憶単位であるメモリセルは、１つ
のトランジスタ、１つの容量で構成されている。ＤＲＡ
Ｍの集積度を向上するためには、集積度の向上に伴う面
積の増加を防ぎ、トランジスタの性能を向上する観点か
ら、セルサイズを縮小して、単位面積あたりのメモリセ
ル密度を増やす必要がある。一方で、ＤＲＡＭの記憶保
持動作においては、信号を蓄積しておくために、一定値
以上の電荷蓄積容量が必要である。目安として必要な容
量は３０ｆＦ程度である。蓄積容量は容量電極の表面積
と容量膜の誘電率で決まる。容量膜としては、シリコン
酸化膜（比誘電率４．２）が主として用いられてきてい
る。また、シリコン窒化膜や５酸化タンタル膜、チタン
酸ストロチウムやジルコニウム・チタン酸鉛（ＰＺＴ）
等の強誘電体膜も考えられているが、従来のシリコンプ
ロセスとの材料的な整合性の面から、現状で実用化され
ているのは、シリコン酸化膜のみである。従って、従来
は、メモリサイズ縮小とともに、必要な容量を確保する
ためにもっぱら電極構造を工夫して、表面積を広げてき
た。例えば、テクニカル・ダイジェスト・オブ・アイ・
イー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆ ＩＥＤＭ）、ｐ．８０６（１９８２、Ｄｅ
ｃ）に示されているスタック構造、テクニカル・ダイジ
ェスト・オブ・アイ・イー・ディー・エム（Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤＭ）、ｐ．３４８
（１９７８、Ｄｅｃ）に示されているトレンチ構造など
縦方向に表面積を稼ぐ構造や、それらの変更としてのテ
クニカル・ダイジェスト・オブ・アイ・イー・ディー・
エム（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤ
Ｍ）、ｐ．５９２（１９８８、Ｄｅｃ）に示されている
フィン構造、テクニカル・ダイジェスト・オブ・アイ・
イー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆ ＩＥＤＭ）、ｐ．６５９（１９９０、Ｄｅ
ｃ）に示されている粗面化電極構造が開発されてきた。
モリ（ＤＲＡＭ）は、パーソナルコンピュータ等をはじ
めとする機器に用いられており、集積密度の向上が進ん
でいる。ＤＲＡＭの記憶単位であるメモリセルは、１つ
のトランジスタ、１つの容量で構成されている。ＤＲＡ
Ｍの集積度を向上するためには、集積度の向上に伴う面
積の増加を防ぎ、トランジスタの性能を向上する観点か
ら、セルサイズを縮小して、単位面積あたりのメモリセ
ル密度を増やす必要がある。一方で、ＤＲＡＭの記憶保
持動作においては、信号を蓄積しておくために、一定値
以上の電荷蓄積容量が必要である。目安として必要な容
量は３０ｆＦ程度である。蓄積容量は容量電極の表面積
と容量膜の誘電率で決まる。容量膜としては、シリコン
酸化膜（比誘電率４．２）が主として用いられてきてい
る。また、シリコン窒化膜や５酸化タンタル膜、チタン
酸ストロチウムやジルコニウム・チタン酸鉛（ＰＺＴ）
等の強誘電体膜も考えられているが、従来のシリコンプ
ロセスとの材料的な整合性の面から、現状で実用化され
ているのは、シリコン酸化膜のみである。従って、従来
は、メモリサイズ縮小とともに、必要な容量を確保する
ためにもっぱら電極構造を工夫して、表面積を広げてき
た。例えば、テクニカル・ダイジェスト・オブ・アイ・
イー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆ ＩＥＤＭ）、ｐ．８０６（１９８２、Ｄｅ
ｃ）に示されているスタック構造、テクニカル・ダイジ
ェスト・オブ・アイ・イー・ディー・エム（Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤＭ）、ｐ．３４８
（１９７８、Ｄｅｃ）に示されているトレンチ構造など
縦方向に表面積を稼ぐ構造や、それらの変更としてのテ
クニカル・ダイジェスト・オブ・アイ・イー・ディー・
エム（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤ
Ｍ）、ｐ．５９２（１９８８、Ｄｅｃ）に示されている
フィン構造、テクニカル・ダイジェスト・オブ・アイ・
イー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆ ＩＥＤＭ）、ｐ．６５９（１９９０、Ｄｅ
ｃ）に示されている粗面化電極構造が開発されてきた。
【０００３】
【発明が解決しようとする課題】従来の技術で述べてい
るような容量電極構造の工夫による表面積の増加は２５
６メガビット以上の集積度のＤＲＡＭにおいては困難に
なってきている。すなわち、表面積を増加するために容
量電極の縦方向のサイズが増加し、集積密度の向上と相
乗して、縦横のサイズ比（アスペクト比）が大きくなっ
てくるが、それに伴って、トランジスタ間を接続するた
めの電極及び配線の形成が困難になってきている。ま
た、アスペクト比の大きな電極によって、電極形成後の
凹凸が大きくなり、その後の配線形成が困難になった
り、信頼性が低下するなどの問題が生じている。
るような容量電極構造の工夫による表面積の増加は２５
６メガビット以上の集積度のＤＲＡＭにおいては困難に
なってきている。すなわち、表面積を増加するために容
量電極の縦方向のサイズが増加し、集積密度の向上と相
乗して、縦横のサイズ比（アスペクト比）が大きくなっ
てくるが、それに伴って、トランジスタ間を接続するた
めの電極及び配線の形成が困難になってきている。ま
た、アスペクト比の大きな電極によって、電極形成後の
凹凸が大きくなり、その後の配線形成が困難になった
り、信頼性が低下するなどの問題が生じている。
【０００４】また、従来は容量電極の材料としてポリシ
リコンを用いているため、ポリシリコンの抵抗率が高い
ために、サイズ縮小によって電極抵抗、コンタクトプラ
グ抵抗が高くなる問題を有している。
リコンを用いているため、ポリシリコンの抵抗率が高い
ために、サイズ縮小によって電極抵抗、コンタクトプラ
グ抵抗が高くなる問題を有している。
【０００５】シリコン酸化膜以外のより誘電率の高い材
料を容量膜に用いることが以上述べた課題を解決する最
も良い方法であるが、鉛、ジルコニウムなどの従来はシ
リコンプロセスにおいて、ほとんど使われていない元素
を含む材料を、シリコンプロセスに取り入れることは、
不純物制御が製造歩留まりの支配的要因であることから
困難であり、できるだけ、従来用いられている限られた
材料で構成することが求められている。
料を容量膜に用いることが以上述べた課題を解決する最
も良い方法であるが、鉛、ジルコニウムなどの従来はシ
リコンプロセスにおいて、ほとんど使われていない元素
を含む材料を、シリコンプロセスに取り入れることは、
不純物制御が製造歩留まりの支配的要因であることから
困難であり、できるだけ、従来用いられている限られた
材料で構成することが求められている。
【０００６】
【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、ＤＲＡＭにおいて半導体基板と電気的に
接続した金属電極と、該金属電極表面に形成された容量
絶縁膜を備えたことを特徴とする。
積回路装置は、ＤＲＡＭにおいて半導体基板と電気的に
接続した金属電極と、該金属電極表面に形成された容量
絶縁膜を備えたことを特徴とする。
【０００７】また、本発明の第２の半導体集積回路装置
は、絶縁膜に形成されたコンタクトホールの内周のみで
容量が形成されていることを特徴とする。
は、絶縁膜に形成されたコンタクトホールの内周のみで
容量が形成されていることを特徴とする。
【０００８】また、本発明の第３の半導体集積回路装置
は、容量電極である金属表面に凹凸を有することを特徴
とする。
は、容量電極である金属表面に凹凸を有することを特徴
とする。
【０００９】また、本発明の第１の半導体集積回路装置
の製造方法は、絶縁膜にコンタクトホールを形成する工
程と、膜厚がコンタクト径より薄い電極金属を全面に堆
積すする工程と、電極金属を堆積する工程の後にコンタ
クトホール内周以外の電極金属を研磨して除去する工程
と、電極金属表面上に容量絶縁膜を形成する工程を備え
ていることを特徴とする。
の製造方法は、絶縁膜にコンタクトホールを形成する工
程と、膜厚がコンタクト径より薄い電極金属を全面に堆
積すする工程と、電極金属を堆積する工程の後にコンタ
クトホール内周以外の電極金属を研磨して除去する工程
と、電極金属表面上に容量絶縁膜を形成する工程を備え
ていることを特徴とする。
【００１０】また、本発明の第２の半導体集積回路装置
の製造方法は、絶縁膜にコンタクトホールを形成する工
程と、イオン化ビーム蒸着によって金属を蒸着して、コ
ンタクトホール内周に、凹凸を有する金属電極を形成す
る工程と、該金属電極表面に容量絶縁膜を形成する工程
を備えていることを特徴とする。
の製造方法は、絶縁膜にコンタクトホールを形成する工
程と、イオン化ビーム蒸着によって金属を蒸着して、コ
ンタクトホール内周に、凹凸を有する金属電極を形成す
る工程と、該金属電極表面に容量絶縁膜を形成する工程
を備えていることを特徴とする。
【００１１】また、本発明の第３の半導体集積回路装置
の製造方法は、請求項４の半導体集積回路装置の製造方
法において、凹凸を有する金属電極表面を酸化して金属
酸化物からなる容量絶縁膜を形成する工程を備えている
ことを特徴とする半導体集積回路装置の製造方法。
の製造方法は、請求項４の半導体集積回路装置の製造方
法において、凹凸を有する金属電極表面を酸化して金属
酸化物からなる容量絶縁膜を形成する工程を備えている
ことを特徴とする半導体集積回路装置の製造方法。
【００１２】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【００１３】図１は、本発明の半導体集積回路装置の第
１の実施例の工程断面図である。図１（ａ）に示してい
るように、メモリセルを構成するＭＯＳトランジスタ１
をシリコン基板２上に作製する。ＭＯＳトランジスタは
ソース、ドレインとなる拡散層３とゲート電極４から構
成され、隣合うゲート電極あるいはトランジスタの拡散
層とは、素子分離層５で電気的に絶縁されている。ま
た、ゲート電極側面にはシリコン酸化膜、シリコン窒化
膜等からなる側壁６が設けられている。さらに、トラン
ジスタは、シリコン酸化膜等からなる層間絶縁膜７で覆
われ、本実施例の場合には図１（ａ）のように、層間絶
縁膜表面が平坦化されている。平坦化には、反応性イオ
ンエッチング（ＲＩＥ）や化学機械研磨（ＣＭＰ）によ
るエッチバックを用いている。ここでは、平坦化を行っ
ているが、平坦化は行わなくても良い。ゲート電極幅
は、０．２μｍであり層間絶縁膜の膜厚は０．６μｍで
ある。
１の実施例の工程断面図である。図１（ａ）に示してい
るように、メモリセルを構成するＭＯＳトランジスタ１
をシリコン基板２上に作製する。ＭＯＳトランジスタは
ソース、ドレインとなる拡散層３とゲート電極４から構
成され、隣合うゲート電極あるいはトランジスタの拡散
層とは、素子分離層５で電気的に絶縁されている。ま
た、ゲート電極側面にはシリコン酸化膜、シリコン窒化
膜等からなる側壁６が設けられている。さらに、トラン
ジスタは、シリコン酸化膜等からなる層間絶縁膜７で覆
われ、本実施例の場合には図１（ａ）のように、層間絶
縁膜表面が平坦化されている。平坦化には、反応性イオ
ンエッチング（ＲＩＥ）や化学機械研磨（ＣＭＰ）によ
るエッチバックを用いている。ここでは、平坦化を行っ
ているが、平坦化は行わなくても良い。ゲート電極幅
は、０．２μｍであり層間絶縁膜の膜厚は０．６μｍで
ある。
【００１４】次に、図１（ｂ）に示しているように、層
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。
【００１５】次に、図１（ｃ）に示しているように、全
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。つづいて、電極金属として窒化チタン膜を５０ｎ
ｍの膜厚だけ堆積する。窒化チタンの堆積には、テトラ
ジエチルアミノチタン（ＴＤＥＡＴ）あるいは、テトラ
ジメチルアミノチタン（ＴＤＭＡＴ）を原料とした有機
金属ソース化学的気相成長（ＭＯＣＶＤ）を用いる。次
に、ＴｉＮの上に容量絶縁膜として５酸化タンタル（Ｔ
ａ2 Ｏ5 ）をＣＶＤ法で膜厚１０ｎｍだけ堆積する。
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。つづいて、電極金属として窒化チタン膜を５０ｎ
ｍの膜厚だけ堆積する。窒化チタンの堆積には、テトラ
ジエチルアミノチタン（ＴＤＥＡＴ）あるいは、テトラ
ジメチルアミノチタン（ＴＤＭＡＴ）を原料とした有機
金属ソース化学的気相成長（ＭＯＣＶＤ）を用いる。次
に、ＴｉＮの上に容量絶縁膜として５酸化タンタル（Ｔ
ａ2 Ｏ5 ）をＣＶＤ法で膜厚１０ｎｍだけ堆積する。
【００１６】次に、図２（ａ）に示しているように、再
び、ＴＤＥＡＴあるいはＴＤＭＡＴを用いたＭＯＣＶＤ
で容量絶縁膜を上部電極金属（ＴｉＮ）１２を堆積す
る。
び、ＴＤＥＡＴあるいはＴＤＭＡＴを用いたＭＯＣＶＤ
で容量絶縁膜を上部電極金属（ＴｉＮ）１２を堆積す
る。
【００１７】次に、図２（ｂ）に示しているように、周
知のフォトリソグラフィーとＲＩＥを用いて上部電極金
属１２、容量絶縁膜１１、電極金属１０、コンタクト金
属を加工してパターンを形成する。
知のフォトリソグラフィーとＲＩＥを用いて上部電極金
属１２、容量絶縁膜１１、電極金属１０、コンタクト金
属を加工してパターンを形成する。
【００１８】このようにしてできた本発明の第１の半導
体集積回路装置の実施例はＤＲＡＭのメモリセルとして
使用する。
体集積回路装置の実施例はＤＲＡＭのメモリセルとして
使用する。
【００１９】ここで述べた実施例においては、コンタク
ト金属９としてＴｉを用いた例を示しているが、Ｔｉの
かわりにＴａ、Ｗ、Ｍｏ、Ｐｔ、Ｃｏ、Ｎｉ等を用いて
もよい。さらに、チタンシリサイド、タンタルシリサイ
ド、タングステンシリサイド、モリブテンシリサイド、
白金シリサイドＣｏＳｉ、ＮｉＳｉ等のシリサイドでも
良い。
ト金属９としてＴｉを用いた例を示しているが、Ｔｉの
かわりにＴａ、Ｗ、Ｍｏ、Ｐｔ、Ｃｏ、Ｎｉ等を用いて
もよい。さらに、チタンシリサイド、タンタルシリサイ
ド、タングステンシリサイド、モリブテンシリサイド、
白金シリサイドＣｏＳｉ、ＮｉＳｉ等のシリサイドでも
良い。
【００２０】また、ここで述べた実施例においては電極
金属１０として、ＴｉＮを用いているが、ＴｉＮのかわ
りに窒化タングステン（ＷＮ）、窒化モリブテン（Ｍｏ
Ｎ）等の金属窒化物、チタンタングステン（ＴｉＷ）、
タングステンシリサイド（ＷＳｉ）などの合金やそれら
の窒化物であるＴｉＷＮ、ＷＳｉＮ等を用いても良い。
金属１０として、ＴｉＮを用いているが、ＴｉＮのかわ
りに窒化タングステン（ＷＮ）、窒化モリブテン（Ｍｏ
Ｎ）等の金属窒化物、チタンタングステン（ＴｉＷ）、
タングステンシリサイド（ＷＳｉ）などの合金やそれら
の窒化物であるＴｉＷＮ、ＷＳｉＮ等を用いても良い。
【００２１】また、ここで述べた実施例においては、容
量絶縁膜１１としてＴａ2 Ｏ5 を用いているが、ルチル
（ＴｉＯ2 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、ジルコニウム・チタン酸鉛（ＰＺＴ）等を用い
ても良い。ルチルを用いる場合、後述するように、電極
金属としてＴｉＮを用いて、その表面を酸化すること
で、工程が短縮でき、歩留まりが高くなる。また、Ｓｉ
ＬＳＩプロセスにおいて、既に実績のあるＴｉのみで電
極メタル、容量絶縁膜を構成でき、実用性を高くでき
る。
量絶縁膜１１としてＴａ2 Ｏ5 を用いているが、ルチル
（ＴｉＯ2 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、ジルコニウム・チタン酸鉛（ＰＺＴ）等を用い
ても良い。ルチルを用いる場合、後述するように、電極
金属としてＴｉＮを用いて、その表面を酸化すること
で、工程が短縮でき、歩留まりが高くなる。また、Ｓｉ
ＬＳＩプロセスにおいて、既に実績のあるＴｉのみで電
極メタル、容量絶縁膜を構成でき、実用性を高くでき
る。
【００２２】本実施例で形成した容量は、Ｔａ2 Ｏ5 の
誘電率が従来のシリコン酸化膜の約６倍であることか
ら、コンタクトホール内のみで約１０ｆＦである。ルチ
ルを用いる場合には、同じくコンタクトホール内のみで
約５０ｆＦとなり、この場合には、コンタクトホール内
のみでメモリセルに必要な容量は満たされる。コンタク
トホール内のみに容量を形成する場合、メモリセル形成
後の表面が平坦化でき、配線形成などの後の工程が容易
になる。このような構造が次に説明する本発明の第２の
半導体集積回路装置である。
誘電率が従来のシリコン酸化膜の約６倍であることか
ら、コンタクトホール内のみで約１０ｆＦである。ルチ
ルを用いる場合には、同じくコンタクトホール内のみで
約５０ｆＦとなり、この場合には、コンタクトホール内
のみでメモリセルに必要な容量は満たされる。コンタク
トホール内のみに容量を形成する場合、メモリセル形成
後の表面が平坦化でき、配線形成などの後の工程が容易
になる。このような構造が次に説明する本発明の第２の
半導体集積回路装置である。
【００２３】次に、本発明の第２の半導体集積回路装置
の実施例について、工程断面図を用いて以下に説明す
る。
の実施例について、工程断面図を用いて以下に説明す
る。
【００２４】図３（ａ）〜（ｄ）は、本発明の第２の半
導体集積回路装置を本発明の第１の半導体集積回路装置
の製造方法によって製造する実施例を説明するための工
程断面図である。
導体集積回路装置を本発明の第１の半導体集積回路装置
の製造方法によって製造する実施例を説明するための工
程断面図である。
【００２５】まず、本発明の第１の半導体集積回路の場
合と同様に、図１（ａ）に示しているように、メモリセ
ルを構成するＭＯＳトランジスタ１をシリコン基板２上
に作製する。ＭＯＳトランジスタはソース、ドレインと
なる拡散層３とゲート電極４から構成され、隣合うゲー
ト電極あるいはトランジスタの拡散層とは、素子分離層
５で電気的に絶縁されている。また、ゲート電極側面に
はシリコン酸化膜、シリコン窒化膜等からなる側壁６が
設けられている。さらに、トランジスタは、シリコン酸
化膜等からなる層間絶縁膜７で覆われ、本実施例の場合
には図１（ａ）にように、層間絶縁膜表面が平坦化され
ている。平坦化には、反応性イオンエッチング（ＲＩ
Ｅ）や化学機械研磨（ＣＭＰ）によるエッチバックを用
いている。ここでは、平坦化を行っているが、平坦化は
行わなくても良い。ゲート電極幅は、０．２μｍであり
層間絶縁膜の膜厚は０．６μｍである。
合と同様に、図１（ａ）に示しているように、メモリセ
ルを構成するＭＯＳトランジスタ１をシリコン基板２上
に作製する。ＭＯＳトランジスタはソース、ドレインと
なる拡散層３とゲート電極４から構成され、隣合うゲー
ト電極あるいはトランジスタの拡散層とは、素子分離層
５で電気的に絶縁されている。また、ゲート電極側面に
はシリコン酸化膜、シリコン窒化膜等からなる側壁６が
設けられている。さらに、トランジスタは、シリコン酸
化膜等からなる層間絶縁膜７で覆われ、本実施例の場合
には図１（ａ）にように、層間絶縁膜表面が平坦化され
ている。平坦化には、反応性イオンエッチング（ＲＩ
Ｅ）や化学機械研磨（ＣＭＰ）によるエッチバックを用
いている。ここでは、平坦化を行っているが、平坦化は
行わなくても良い。ゲート電極幅は、０．２μｍであり
層間絶縁膜の膜厚は０．６μｍである。
【００２６】次に、図１（ｂ）に示しているように、層
間絶縁膜に通常のフォトリソグラフィー酸化膜ＲＩＥに
よって、直径０．２５μｍのコンタクトホール８を形成
する。
間絶縁膜に通常のフォトリソグラフィー酸化膜ＲＩＥに
よって、直径０．２５μｍのコンタクトホール８を形成
する。
【００２７】次に図３（ａ）に示しているように、全面
にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。つづいて、電極金属として窒化チタン膜を５０ｎ
ｍの膜厚だけ堆積する。窒化チタンの堆積には、テトラ
ジエチルアミノチタン（ＴＤＥＡＴ）あるいは、テトラ
ジメチルアミノチタン（ＴＤＭＡＴ）を原料とした有機
金属ソース化学的気相成長（ＭＯＣＶＤ）を用いる。
にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。つづいて、電極金属として窒化チタン膜を５０ｎ
ｍの膜厚だけ堆積する。窒化チタンの堆積には、テトラ
ジエチルアミノチタン（ＴＤＥＡＴ）あるいは、テトラ
ジメチルアミノチタン（ＴＤＭＡＴ）を原料とした有機
金属ソース化学的気相成長（ＭＯＣＶＤ）を用いる。
【００２８】次に図３（ｂ）に示しているように、化学
機械研磨（ＣＭＰ）によって、コンタクトホール８内以
外の電極金属１０とコンタクト金属９を除去する。この
場合、フォトレジストの全面に塗布し、コンタクトホー
ルを埋め込んで平坦化し、フォトレジストと電極金属１
０及びコンタクトメタル９を、ＲＩＥまたはアルゴンイ
オンミリングによってエッチバック除去した後、フォト
レジストを有機溶媒によって溶解除去して、図３（ｂ）
に示している構造を作製しても良い。
機械研磨（ＣＭＰ）によって、コンタクトホール８内以
外の電極金属１０とコンタクト金属９を除去する。この
場合、フォトレジストの全面に塗布し、コンタクトホー
ルを埋め込んで平坦化し、フォトレジストと電極金属１
０及びコンタクトメタル９を、ＲＩＥまたはアルゴンイ
オンミリングによってエッチバック除去した後、フォト
レジストを有機溶媒によって溶解除去して、図３（ｂ）
に示している構造を作製しても良い。
【００２９】次に、図３（ｃ）に示しているように、金
属電極１０及びコンタクト金属表面に容量絶縁膜（ルチ
ル）１１を形成する。容量絶縁膜は、酸素雰囲気におい
て５００℃以上に電気炉もしくはランプ炉で酸化熱処理
して、膜厚１０ｎｍのものを形成する。この時、電極金
属表面はもちろん、コンタクト金属９のコンタクトホー
ル開口部の表面も酸化させて絶縁膜を形成することが必
要である。
属電極１０及びコンタクト金属表面に容量絶縁膜（ルチ
ル）１１を形成する。容量絶縁膜は、酸素雰囲気におい
て５００℃以上に電気炉もしくはランプ炉で酸化熱処理
して、膜厚１０ｎｍのものを形成する。この時、電極金
属表面はもちろん、コンタクト金属９のコンタクトホー
ル開口部の表面も酸化させて絶縁膜を形成することが必
要である。
【００３０】次に、図３（ｄ）に示しているように、上
部電極金属としてＴｉＮをＭＯＣＶＤ法で膜厚２００ｎ
ｍだけ堆積し、コンタクトホールを埋め込む。
部電極金属としてＴｉＮをＭＯＣＶＤ法で膜厚２００ｎ
ｍだけ堆積し、コンタクトホールを埋め込む。
【００３１】こうして作製した本発明の第２の半導体集
積回路装置の実施例の装置は、ＤＲＡＭのメモリセルを
構成し、容量として５０ｆＦで確保できる。また、３０
ｆＦ程度の容量値で良い場合には、さらに、層間絶縁膜
７の膜厚を、本実施例の３／５に薄くしても良い。
積回路装置の実施例の装置は、ＤＲＡＭのメモリセルを
構成し、容量として５０ｆＦで確保できる。また、３０
ｆＦ程度の容量値で良い場合には、さらに、層間絶縁膜
７の膜厚を、本実施例の３／５に薄くしても良い。
【００３２】さらに、本実施例では、コンタクトホール
内のみに容量絶縁膜を形成しているが、図４に断面構造
を示しているような、コンタクトホールを含んで絶縁膜
に形成した様々の形の溝内にのみ容量絶縁膜を形成して
も良い。この場合、溝側面の面積が増加できるため、容
量値が充分でない場合に有効である。
内のみに容量絶縁膜を形成しているが、図４に断面構造
を示しているような、コンタクトホールを含んで絶縁膜
に形成した様々の形の溝内にのみ容量絶縁膜を形成して
も良い。この場合、溝側面の面積が増加できるため、容
量値が充分でない場合に有効である。
【００３３】また、本実施例ではルチルからなる容量絶
縁膜を窒化チタンからなる電極メタルの酸化によって形
成しているが、同様にしてルチルのかわりに５酸化タン
タルをＴａあるいはＴａＮの酸化によって形成しても良
い。さらに、本発明の第３の半導体集積回路装置の製造
方法を用いないで、ＣＶＤ法でルチル、Ｔａ2 Ｏ5 、Ｓ
ｒＴｉＯ3 、ＰＺＴ等を堆積しても良い。ただし、この
場合においては、容量絶縁膜を挟んでいる電極金属同士
が絶縁されているように、容量絶縁膜形成後のエッチバ
ックの後に、本実施例と同様に表面酸化等による表面の
絶縁化処理が必要である。
縁膜を窒化チタンからなる電極メタルの酸化によって形
成しているが、同様にしてルチルのかわりに５酸化タン
タルをＴａあるいはＴａＮの酸化によって形成しても良
い。さらに、本発明の第３の半導体集積回路装置の製造
方法を用いないで、ＣＶＤ法でルチル、Ｔａ2 Ｏ5 、Ｓ
ｒＴｉＯ3 、ＰＺＴ等を堆積しても良い。ただし、この
場合においては、容量絶縁膜を挟んでいる電極金属同士
が絶縁されているように、容量絶縁膜形成後のエッチバ
ックの後に、本実施例と同様に表面酸化等による表面の
絶縁化処理が必要である。
【００３４】また、本実施例ではコンタクトメタルとし
てＴｉをもちいているが、Ｔａ、Ｗ、Ｍｏ、Ｐｔ等の金
属、ＴｉＳｉ、ＴｉＳｉ、ＷＳｉ、ＰｔＳｉ、ＭｏＳｉ
等のシリサイド合金、Ｔｉ−Ｔａ合金等を用いても良
い。
てＴｉをもちいているが、Ｔａ、Ｗ、Ｍｏ、Ｐｔ等の金
属、ＴｉＳｉ、ＴｉＳｉ、ＷＳｉ、ＰｔＳｉ、ＭｏＳｉ
等のシリサイド合金、Ｔｉ−Ｔａ合金等を用いても良
い。
【００３５】また上部電極メタルとして、ＴｉＮのかわ
りにＷ、Ｍｏ、ＴｉＷ、Ｐｔ、ＷＮ、ＭｏＮ、ＴｉＷ
Ｎ、ＷＳｉ、ＷＳｉＮ等を用いても良い。
りにＷ、Ｍｏ、ＴｉＷ、Ｐｔ、ＷＮ、ＭｏＮ、ＴｉＷ
Ｎ、ＷＳｉ、ＷＳｉＮ等を用いても良い。
【００３６】次に、本発明の第３の半導体集積回路装置
の実施例について、工程断面図を用いて説明する。
の実施例について、工程断面図を用いて説明する。
【００３７】図５は本発明の第３の半導体集積回路装置
を本発明の第２の半導体集積回路装置の製造方法で製造
した実施例の工程断面図である。
を本発明の第２の半導体集積回路装置の製造方法で製造
した実施例の工程断面図である。
【００３８】まず、図１（ａ）に示しているように、メ
モリセルを構成するＭＯＳトランジスタ１をシリコン基
板２上に作製する。ＭＯＳトランジスタはソース、ドレ
インとなる拡散層３とゲート電極４から構成され、隣合
うゲート電極あるいはトランジスタの拡散層とは、素子
分離層５で電気的に絶縁されている。また、ゲート電極
側面にはシリコン酸化膜、シリコン窒化膜等からなる側
壁６が設けられている。さらに、トランジスタは、シリ
コン酸化膜等からなる層間絶縁膜７で覆われ、本実施例
の場合には図１（ａ）のように、層間絶縁膜表面が平坦
化されている。平坦化には、反応性イオンエッチング
（ＲＩＥ）や化学機械研磨（ＣＭＰ）によるエッチバッ
クを用いている。ここでは、平坦化を行っているが、平
坦化は行わなくても良い。ゲート電極幅は０．２μｍで
あり層間絶縁膜の膜厚は０．６μｍである。
モリセルを構成するＭＯＳトランジスタ１をシリコン基
板２上に作製する。ＭＯＳトランジスタはソース、ドレ
インとなる拡散層３とゲート電極４から構成され、隣合
うゲート電極あるいはトランジスタの拡散層とは、素子
分離層５で電気的に絶縁されている。また、ゲート電極
側面にはシリコン酸化膜、シリコン窒化膜等からなる側
壁６が設けられている。さらに、トランジスタは、シリ
コン酸化膜等からなる層間絶縁膜７で覆われ、本実施例
の場合には図１（ａ）のように、層間絶縁膜表面が平坦
化されている。平坦化には、反応性イオンエッチング
（ＲＩＥ）や化学機械研磨（ＣＭＰ）によるエッチバッ
クを用いている。ここでは、平坦化を行っているが、平
坦化は行わなくても良い。ゲート電極幅は０．２μｍで
あり層間絶縁膜の膜厚は０．６μｍである。
【００３９】次に、図１（ｂ）に示しているように、層
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。以上の工程は、本発明の第１および第２の半導
体集積回路装置の工程と同じである。
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。以上の工程は、本発明の第１および第２の半導
体集積回路装置の工程と同じである。
【００４０】次に、図５（ａ）に示しているように、全
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。
【００４１】次に、イオン化ビーム蒸着によって、凹凸
金属電極（ＴｉＮ）１４を形成する。イオン化ビーム蒸
着では、例えば、チタン（Ｔｉ）を原料として、真空チ
ャンバー内で蒸発させ、そのＴｉに電子をぶつけて正イ
オンとし、基板に負の電圧を印加する。それによって、
イオン化したＴｉは、電界によって方向性が与えられ、
基板に対して鉛直方向（コンタクトホールに平行方向）
に飛ぶようになる。また、蒸着チャンバー内に窒素を導
入し、Ｔｉと反応させて基板面にＴｉＮを降り積もらせ
る。この場合、実験によればＴｉＮはコンタクトホール
内に図５（ｂ）のように、凹凸を持った柱状に堆積す
る。次に、凹凸金属電極１４表面にＴａ2Ｏ5 からなる
容量絶縁膜１１を膜厚１０ｎｍだけ堆積する。
金属電極（ＴｉＮ）１４を形成する。イオン化ビーム蒸
着では、例えば、チタン（Ｔｉ）を原料として、真空チ
ャンバー内で蒸発させ、そのＴｉに電子をぶつけて正イ
オンとし、基板に負の電圧を印加する。それによって、
イオン化したＴｉは、電界によって方向性が与えられ、
基板に対して鉛直方向（コンタクトホールに平行方向）
に飛ぶようになる。また、蒸着チャンバー内に窒素を導
入し、Ｔｉと反応させて基板面にＴｉＮを降り積もらせ
る。この場合、実験によればＴｉＮはコンタクトホール
内に図５（ｂ）のように、凹凸を持った柱状に堆積す
る。次に、凹凸金属電極１４表面にＴａ2Ｏ5 からなる
容量絶縁膜１１を膜厚１０ｎｍだけ堆積する。
【００４２】図５（ａ）、（ｂ）の一連のコンタクト金
属および凹凸金属電極を形成する工程において、コンタ
クト金属（Ｔｉ）９の堆積、凹凸金属電極（ＴｉＮ）１
４の堆積のかわりに、イオン化蒸着によって、コンタク
ト金属及び金属電極としてＴｉからなる凹凸金属電極膜
を堆積し、つづいて、７００℃程度で窒素雰囲気中で熱
処理し、Ｔｉ表面の窒化によってＴｉＮ凹凸金属電極と
シリサイド化を同時に行っても良い。
属および凹凸金属電極を形成する工程において、コンタ
クト金属（Ｔｉ）９の堆積、凹凸金属電極（ＴｉＮ）１
４の堆積のかわりに、イオン化蒸着によって、コンタク
ト金属及び金属電極としてＴｉからなる凹凸金属電極膜
を堆積し、つづいて、７００℃程度で窒素雰囲気中で熱
処理し、Ｔｉ表面の窒化によってＴｉＮ凹凸金属電極と
シリサイド化を同時に行っても良い。
【００４３】次に、図５（ｂ）の容量絶縁膜１１を覆う
ように、上部金属電極（ＴｉＮ）１２をＴｉＮのＭＯＣ
ＶＤにより堆積し、さらに、周知のフォトリソグラフィ
ーとドライエッチングによって、上部金属電極１２、容
量絶縁膜１１、コンタクト金属をパターン加工して、本
発明の第３の半導体集積回路装置の実施例が完成する。
この装置は、ＤＲＡＭメモリセルとして動作する。この
構造によれば、先に述べたように、容量コンタクトが金
属で構成されていることにより、寄生抵抗が減少し、さ
らには、金属電極表面の凹凸による表面積の増加効果に
よって、凹凸がないものに比較して、容量が約２倍に増
加する。従来、ポリシリコンの球状グレイン成長を利用
した表面積増加効果が知られている。この場合、シリコ
ングレインは原理的に熱力学的な表面エネルギーの平衡
に従って等方的に球面成長するため、面積増加効果が限
られ、容量の増加は１．６倍程度である。一方、本発明
の製造方法による場合、金属電極表面の凹凸は、金属堆
積時の非等方的な柱状グレイン成長であり、コンタクト
側面では、その柱状グレインが疎となり隣合うグレイン
と接触しないで成長させることができることを利用して
いるため、等方的な球状グレインよりも表面積の増加効
果が高くなっている。
ように、上部金属電極（ＴｉＮ）１２をＴｉＮのＭＯＣ
ＶＤにより堆積し、さらに、周知のフォトリソグラフィ
ーとドライエッチングによって、上部金属電極１２、容
量絶縁膜１１、コンタクト金属をパターン加工して、本
発明の第３の半導体集積回路装置の実施例が完成する。
この装置は、ＤＲＡＭメモリセルとして動作する。この
構造によれば、先に述べたように、容量コンタクトが金
属で構成されていることにより、寄生抵抗が減少し、さ
らには、金属電極表面の凹凸による表面積の増加効果に
よって、凹凸がないものに比較して、容量が約２倍に増
加する。従来、ポリシリコンの球状グレイン成長を利用
した表面積増加効果が知られている。この場合、シリコ
ングレインは原理的に熱力学的な表面エネルギーの平衡
に従って等方的に球面成長するため、面積増加効果が限
られ、容量の増加は１．６倍程度である。一方、本発明
の製造方法による場合、金属電極表面の凹凸は、金属堆
積時の非等方的な柱状グレイン成長であり、コンタクト
側面では、その柱状グレインが疎となり隣合うグレイン
と接触しないで成長させることができることを利用して
いるため、等方的な球状グレインよりも表面積の増加効
果が高くなっている。
【００４４】ここで述べた実施例においては、コンタク
ト金属９としてＴｉを用いた例を示しているが、Ｔｉの
かわりにＴａ、Ｗ、Ｍｏ、Ｐｔ等を用いてもよい。さら
に、チタンシリサイド、タンタルシリサイド、タングス
テンシリサイド、モリブデンシリサイド、白金シリサイ
ド等のシリサイドでも良い。
ト金属９としてＴｉを用いた例を示しているが、Ｔｉの
かわりにＴａ、Ｗ、Ｍｏ、Ｐｔ等を用いてもよい。さら
に、チタンシリサイド、タンタルシリサイド、タングス
テンシリサイド、モリブデンシリサイド、白金シリサイ
ド等のシリサイドでも良い。
【００４５】また、ここで述べた実施例においては凹凸
電極金属１４として、ＴｉＮを用いているが、ＴｉＮの
かわりに窒化タングステン（ＷＮ）、窒化モリブデン
（ＭｏＮ）等の金属窒化物、チタンタングステン（Ｔｉ
Ｗ）、タングステンシリサイド（ＷＳｉ）などの合金や
それらの窒化物であるＴｉＷＮ、ＷＳｉＮ等を用いても
良い。
電極金属１４として、ＴｉＮを用いているが、ＴｉＮの
かわりに窒化タングステン（ＷＮ）、窒化モリブデン
（ＭｏＮ）等の金属窒化物、チタンタングステン（Ｔｉ
Ｗ）、タングステンシリサイド（ＷＳｉ）などの合金や
それらの窒化物であるＴｉＷＮ、ＷＳｉＮ等を用いても
良い。
【００４６】また、ここで述べた実施例においては、容
量絶縁膜１１としてＴａ2 Ｏ5 を用いているが、ルチル
（ＴｉＯ2 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、ジルコニウム・チタン酸鉛（ＰＺＴ）等を用い
ても良い。ルチルを用いる場合、後で本発明の第３の半
導体集積回路装置の実施例で説明するように、凹凸電極
金属としてＴｉＮを用いて、その表面を酸化すること
で、工程が短縮でき、歩留まりが高くなる。また、Ｓｉ
ＬＳＩプロセスにおいて、既に実績のあるＴｉのみで電
極メタル、容量絶縁膜を構成でき、実用性を高くでき
る。
量絶縁膜１１としてＴａ2 Ｏ5 を用いているが、ルチル
（ＴｉＯ2 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、ジルコニウム・チタン酸鉛（ＰＺＴ）等を用い
ても良い。ルチルを用いる場合、後で本発明の第３の半
導体集積回路装置の実施例で説明するように、凹凸電極
金属としてＴｉＮを用いて、その表面を酸化すること
で、工程が短縮でき、歩留まりが高くなる。また、Ｓｉ
ＬＳＩプロセスにおいて、既に実績のあるＴｉのみで電
極メタル、容量絶縁膜を構成でき、実用性を高くでき
る。
【００４７】本実施例で形成した容量は、Ｔａ2 Ｏ5 の
誘電率が従来のシリコン酸化膜の約６倍であることか
ら、面積増加効果も含めてコンタクトホール内のみで約
２０ｆＦである。ルチルを用いる場合には、同じくコン
タクトホール内のみで約１００ｆＦとなり、この場合に
は、コンタクトホール内のみでメモリセルに必要な容量
は充分に満たされる。コンタクトホール内のみに容量を
形成する場合、メモリセル形成後の表面が平坦化でき、
配線形成などの後の工程が容易になる。このような構造
が次に説明する本発明の第１から第３までの半導体集積
回路装置の特徴をすべて備えた本発明の半導体集積回路
装置の実施例である。この実施例では、本発明の第１、
第２、第３の半導体集積回路装置の製造方法を用いて製
造している。
誘電率が従来のシリコン酸化膜の約６倍であることか
ら、面積増加効果も含めてコンタクトホール内のみで約
２０ｆＦである。ルチルを用いる場合には、同じくコン
タクトホール内のみで約１００ｆＦとなり、この場合に
は、コンタクトホール内のみでメモリセルに必要な容量
は充分に満たされる。コンタクトホール内のみに容量を
形成する場合、メモリセル形成後の表面が平坦化でき、
配線形成などの後の工程が容易になる。このような構造
が次に説明する本発明の第１から第３までの半導体集積
回路装置の特徴をすべて備えた本発明の半導体集積回路
装置の実施例である。この実施例では、本発明の第１、
第２、第３の半導体集積回路装置の製造方法を用いて製
造している。
【００４８】まず、図１（ａ）に示しているように、メ
モリセルを構成するＭＯＳトランジスタ１をシリコン基
板２上に作製する。ＭＯＳトランジスタはソース、ドレ
インとなる拡散層３とゲート電極４から構成され、隣合
うゲート電極あるいはトランジスタの拡散層とは、素子
分離層５で電気的に絶縁されている。また、ゲート電極
側面にはシリコン酸化膜、シリコン窒化膜等からなる側
壁６が設けられている。さらに、トランジスタは、シリ
コン酸化膜等からなる層間絶縁膜７で覆われ、本実施例
の場合には図１（ａ）のように、層間絶縁膜表面が平坦
化されている。平坦化には、反応性イオンエッチング
（ＲＩＥ）や化学機械研磨（ＣＭＰ）によるエッチバッ
クを用いている。ここでは、平坦化を行っているが、平
坦化は行わなくても良い。ゲート電極幅は、０．２μｍ
であり層間絶縁膜の膜厚は０．６μｍである。
モリセルを構成するＭＯＳトランジスタ１をシリコン基
板２上に作製する。ＭＯＳトランジスタはソース、ドレ
インとなる拡散層３とゲート電極４から構成され、隣合
うゲート電極あるいはトランジスタの拡散層とは、素子
分離層５で電気的に絶縁されている。また、ゲート電極
側面にはシリコン酸化膜、シリコン窒化膜等からなる側
壁６が設けられている。さらに、トランジスタは、シリ
コン酸化膜等からなる層間絶縁膜７で覆われ、本実施例
の場合には図１（ａ）のように、層間絶縁膜表面が平坦
化されている。平坦化には、反応性イオンエッチング
（ＲＩＥ）や化学機械研磨（ＣＭＰ）によるエッチバッ
クを用いている。ここでは、平坦化を行っているが、平
坦化は行わなくても良い。ゲート電極幅は、０．２μｍ
であり層間絶縁膜の膜厚は０．６μｍである。
【００４９】次に、図１（ｂ）に示しているように、層
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。以上の工程は、本発明の第１、第２、第３の半
導体集積回路装置の工程と同じである。
間絶縁膜に通常のフォトリソグラフィーと酸化膜ＲＩＥ
によって、直径０．２５μｍのコンタクトホール８を形
成する。以上の工程は、本発明の第１、第２、第３の半
導体集積回路装置の工程と同じである。
【００５０】次に、図６（ａ）に示しているように、全
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。イオン化ビーム蒸着では、例えば、チタン（Ｔ
ｉ）を原料として、真空チャンバー内で蒸発させ、その
Ｔｉに電子をぶつけて正イオンとし、基板に負の電圧を
印加する。それによって、イオン化したＴｉは、電界に
よって方向性が与えられ、基板に対して鉛直方向（コン
タクトホールに平行方向）に飛ぶようになる。同時に、
蒸着チャンバー内に窒素を導入し、Ｔｉと反応させて基
板面にＴｉＮを降り積もらせる。この場合、実験によれ
ばＴｉＮはコンタクトホール内に図６（ａ）のように、
凹凸を持った柱状に堆積する。
面にコンタクト金属（Ｔｉ）をコリメートスパッタによ
り、コンタクトホール底に充分な膜厚が堆積するように
堆積し、下地のＳｉと反応させチタンシリサイドを形成
する。イオン化ビーム蒸着では、例えば、チタン（Ｔ
ｉ）を原料として、真空チャンバー内で蒸発させ、その
Ｔｉに電子をぶつけて正イオンとし、基板に負の電圧を
印加する。それによって、イオン化したＴｉは、電界に
よって方向性が与えられ、基板に対して鉛直方向（コン
タクトホールに平行方向）に飛ぶようになる。同時に、
蒸着チャンバー内に窒素を導入し、Ｔｉと反応させて基
板面にＴｉＮを降り積もらせる。この場合、実験によれ
ばＴｉＮはコンタクトホール内に図６（ａ）のように、
凹凸を持った柱状に堆積する。
【００５１】図６（ａ）の一連のコンタクト金属および
凹凸金属電極を形成する工程において、コンタクト金属
（Ｔｉ）９の堆積、凹凸電極金属（ＴｉＮ）１４の堆積
のかわりに、イオン蒸着によって、コンタクト金属及び
金属電極としてＴｉからなる凹凸金属電極膜を堆積し、
つづいて、７００℃程度で窒素雰囲気中で熱処理し、Ｔ
ｉ表面の窒化によってＴｉＮ凹凸金属電極とシリサイド
化を同時に行っても良い。
凹凸金属電極を形成する工程において、コンタクト金属
（Ｔｉ）９の堆積、凹凸電極金属（ＴｉＮ）１４の堆積
のかわりに、イオン蒸着によって、コンタクト金属及び
金属電極としてＴｉからなる凹凸金属電極膜を堆積し、
つづいて、７００℃程度で窒素雰囲気中で熱処理し、Ｔ
ｉ表面の窒化によってＴｉＮ凹凸金属電極とシリサイド
化を同時に行っても良い。
【００５２】次に、化学機械研磨（ＣＭＰ）によって、
コンタクトホール８内以外の凹凸電極金属１４とコンタ
クト金属９を除去する。この時、フォトレジストを全面
に塗布し、コンタクトホールを埋め込んで平坦化し、フ
ォトレジストと及びコンタクトメタル９を、ＲＩＥまた
はアルゴンイオンミリングによってエッチバック除去し
た後、フォトレジストを有機溶媒によって溶解除去して
も良い。
コンタクトホール８内以外の凹凸電極金属１４とコンタ
クト金属９を除去する。この時、フォトレジストを全面
に塗布し、コンタクトホールを埋め込んで平坦化し、フ
ォトレジストと及びコンタクトメタル９を、ＲＩＥまた
はアルゴンイオンミリングによってエッチバック除去し
た後、フォトレジストを有機溶媒によって溶解除去して
も良い。
【００５３】次に、図６（ｂ）に示しているように、凹
凸電極金属１４及びコンタクト金属表面に容量絶縁膜
（ルチル）１１を形成する。容量絶縁膜は、酸素雰囲気
において５００℃以上で電気炉もしくはランプ炉で酸化
熱処理して、膜厚１０ｎｍのものを形成する。この時、
凹凸電極金属表面はもちろん、コンタクト金属９のコン
タクトホール開口部の表面も酸化させて絶縁膜を形成す
ることが必要である。
凸電極金属１４及びコンタクト金属表面に容量絶縁膜
（ルチル）１１を形成する。容量絶縁膜は、酸素雰囲気
において５００℃以上で電気炉もしくはランプ炉で酸化
熱処理して、膜厚１０ｎｍのものを形成する。この時、
凹凸電極金属表面はもちろん、コンタクト金属９のコン
タクトホール開口部の表面も酸化させて絶縁膜を形成す
ることが必要である。
【００５４】次に、図６（ｃ）に示しているように、上
部電極金属としてＴｉＮをＭＯＣＶＤ法で膜厚２００ｎ
ｍだけ堆積し、コンタクトホールを埋め込む。
部電極金属としてＴｉＮをＭＯＣＶＤ法で膜厚２００ｎ
ｍだけ堆積し、コンタクトホールを埋め込む。
【００５５】こうして作製した本発明の第１、第２、第
３の半導体集積回路装置の特徴を備えた実施例の装置
は、ＤＲＡＭのメモリセルを構成し、容量として１００
ｆＦが確保できる。また、３０ｆＦ程度の容量値で良い
場合には、さらに、層間絶縁膜７の膜厚を、本実施例の
１／３の２００ｎｍにしても良い。
３の半導体集積回路装置の特徴を備えた実施例の装置
は、ＤＲＡＭのメモリセルを構成し、容量として１００
ｆＦが確保できる。また、３０ｆＦ程度の容量値で良い
場合には、さらに、層間絶縁膜７の膜厚を、本実施例の
１／３の２００ｎｍにしても良い。
【００５６】また、本実施例ではルチルからなる容量絶
縁膜を窒化チタンからなる電極メタルの酸化によって形
成しているが、同様にしてルチルのかわりに５酸化タン
タルをＴａあるいはＴａＮの酸化によって形成しても良
い。さらに、本発明の第３の半導体集積回路の製造方法
を用いないで、ＣＶＤ法でルチル、Ｔａ2 Ｏ5 、ＳｒＴ
ｉＯ3 、ＰＺＴ等を堆積しても良い。ただし、この場合
においては、容量絶縁膜を挟んでいる電極金属同士が絶
縁されているように、容量絶縁膜形成後のエッチバック
の後に、本実施例と同様に表面酸化等による表面の絶縁
化処理が必要である。
縁膜を窒化チタンからなる電極メタルの酸化によって形
成しているが、同様にしてルチルのかわりに５酸化タン
タルをＴａあるいはＴａＮの酸化によって形成しても良
い。さらに、本発明の第３の半導体集積回路の製造方法
を用いないで、ＣＶＤ法でルチル、Ｔａ2 Ｏ5 、ＳｒＴ
ｉＯ3 、ＰＺＴ等を堆積しても良い。ただし、この場合
においては、容量絶縁膜を挟んでいる電極金属同士が絶
縁されているように、容量絶縁膜形成後のエッチバック
の後に、本実施例と同様に表面酸化等による表面の絶縁
化処理が必要である。
【００５７】また、本実施例ではコンタクトメタルとし
てＴｉをもちいているが、Ｔａ、Ｗ、Ｍｏ、Ｐｔ等の金
属、ＴａＳｉ、ＴｉＳｉ、ＷＳｉ、ＰｔＳｉ、ＭｏＳｉ
等のシリサイド合金、Ｔｉ−Ｔａ合金等を用いても良
い。
てＴｉをもちいているが、Ｔａ、Ｗ、Ｍｏ、Ｐｔ等の金
属、ＴａＳｉ、ＴｉＳｉ、ＷＳｉ、ＰｔＳｉ、ＭｏＳｉ
等のシリサイド合金、Ｔｉ−Ｔａ合金等を用いても良
い。
【００５８】また上部電極メタルとして、ＴｉＮかわり
にＷ、Ｍｏ、ＴｉＷ、Ｐｔ、ＷＮ、ＭｏＮ、ＴｉＷＮ、
ＷＳｉ、ＷＳｉＮ等を用いても良い。
にＷ、Ｍｏ、ＴｉＷ、Ｐｔ、ＷＮ、ＭｏＮ、ＴｉＷＮ、
ＷＳｉ、ＷＳｉＮ等を用いても良い。
【００５９】
【発明の効果】以上説明したように、本発明の第１の半
導体集積回路装置では、例えばそれをＤＲＡＭのメモリ
セルに用いる場合に、電極金属が下地シリコン拡散層と
のコンタクト電極及び容量電極として同時に形成され、
工程が短縮される効果がある。さらには、金属であるた
め、従来のポリシリコンよりも抵抗が低く、寄生抵抗を
低減できる効果がある。実際、０．２５μｍ以下の微細
コンタクトをポリシリコンで形成することは抵抗が上昇
し問題となっている。本発明はこの問題に対する対策と
して効果がある。
導体集積回路装置では、例えばそれをＤＲＡＭのメモリ
セルに用いる場合に、電極金属が下地シリコン拡散層と
のコンタクト電極及び容量電極として同時に形成され、
工程が短縮される効果がある。さらには、金属であるた
め、従来のポリシリコンよりも抵抗が低く、寄生抵抗を
低減できる効果がある。実際、０．２５μｍ以下の微細
コンタクトをポリシリコンで形成することは抵抗が上昇
し問題となっている。本発明はこの問題に対する対策と
して効果がある。
【００６０】また、本発明の第２の半導体集積回路装置
では、微細化するに従って益々深刻な問題となっている
段差の増加を抑制する対策として効果がある。すなわ
ち、絶縁膜に形成されたコンタクトホール内あるいはコ
ンタクトホールを含む絶縁膜溝内にのみ、容量が形成さ
れているため、容量の上部電極金属堆積後に平坦面を得
ることができる。また、本発明の第１の半導体集積回路
装置の製造方法には、コンタクトホール内にのみ容量絶
縁膜を有する本発明の第２の半導体集積回路装置を容易
に形成できる効果がある。
では、微細化するに従って益々深刻な問題となっている
段差の増加を抑制する対策として効果がある。すなわ
ち、絶縁膜に形成されたコンタクトホール内あるいはコ
ンタクトホールを含む絶縁膜溝内にのみ、容量が形成さ
れているため、容量の上部電極金属堆積後に平坦面を得
ることができる。また、本発明の第１の半導体集積回路
装置の製造方法には、コンタクトホール内にのみ容量絶
縁膜を有する本発明の第２の半導体集積回路装置を容易
に形成できる効果がある。
【００６１】また、本発明の第３の半導体集積回路装置
では、容量の下部電極を構成する電極金属が凹凸を有す
ることによって、表面積の増加効果によって容量を実効
的に増加できる効果があり、その効果は、従来のポリシ
リコン電極の表面積増加効果よりも大きい。これは、従
来の半球状ポリシリコングレインの場合は、原理的に熱
力学的な表面エネルギーの平衡に従って等方的に球面成
長するため、面積増加効果が限られ、容量の増加は１．
６倍程度であるが、一方、本発明の第３の半導体集積回
路装置の場合、金属電極表面の凹凸は、金属堆積時の非
等方的な柱状グレイン成長であり、コンタクト側面で
は、その柱状グレインが疎となり隣合うグレインと接触
しないで成長させることができることを利用しているた
め、等方的な球状グレインよりも表面積の増加効果を大
きくできることによる。さらに、このような、凹凸電極
金属は、本発明の第２の半導体集積回路装置の製造方法
によって、金属の堆積と同時に形成され、従来の凹凸ポ
リシリコン電極のように、シリコンの堆積とアニールあ
るいは、シリコンの堆積とエッチングといった複数の工
程を要する場合よりも工程が単純で、製造コスト低減と
歩留まりの向上に効果がある。
では、容量の下部電極を構成する電極金属が凹凸を有す
ることによって、表面積の増加効果によって容量を実効
的に増加できる効果があり、その効果は、従来のポリシ
リコン電極の表面積増加効果よりも大きい。これは、従
来の半球状ポリシリコングレインの場合は、原理的に熱
力学的な表面エネルギーの平衡に従って等方的に球面成
長するため、面積増加効果が限られ、容量の増加は１．
６倍程度であるが、一方、本発明の第３の半導体集積回
路装置の場合、金属電極表面の凹凸は、金属堆積時の非
等方的な柱状グレイン成長であり、コンタクト側面で
は、その柱状グレインが疎となり隣合うグレインと接触
しないで成長させることができることを利用しているた
め、等方的な球状グレインよりも表面積の増加効果を大
きくできることによる。さらに、このような、凹凸電極
金属は、本発明の第２の半導体集積回路装置の製造方法
によって、金属の堆積と同時に形成され、従来の凹凸ポ
リシリコン電極のように、シリコンの堆積とアニールあ
るいは、シリコンの堆積とエッチングといった複数の工
程を要する場合よりも工程が単純で、製造コスト低減と
歩留まりの向上に効果がある。
【００６２】さらに、本発明の第１、第２、第３の半導
体集積回路装置においては、下部容量電極としてＴｉ
Ｎ、ＴａＮなどの金属を用い、それらの金属となじみの
良い容量絶縁膜を用いている。例えば、ＴｉＮ電極金属
に対してルチル（ＴｉＯ2 ）を用いる場合、従来のポリ
シリコン電極を用いるよりも、同一元素であるＴｉを含
むためなじみが良い。ルチルの誘電率はＳｉＯ2 の約３
０倍であり、その分、容量絶縁膜の膜厚の緩和や、表面
積の増加が緩和でき、ルチルを用いる利点は大きい。上
に述べている実施例では、凹凸を設けない場合でも、
０．２５μｍの直径で、深さ０．６μｍの深さのコンタ
クトホール内径のみに膜厚１０ｎｍのルチルを形成した
場合に、５０ｆＦの容量が得られ、ＤＲＡＭセルに必要
な容量が実現できる。さらに、コンタクトホールの直径
を０．１５μｍに縮小しても、３０ｆＦが得られ、１Ｇ
ＤＲＡＭが実現できる。
体集積回路装置においては、下部容量電極としてＴｉ
Ｎ、ＴａＮなどの金属を用い、それらの金属となじみの
良い容量絶縁膜を用いている。例えば、ＴｉＮ電極金属
に対してルチル（ＴｉＯ2 ）を用いる場合、従来のポリ
シリコン電極を用いるよりも、同一元素であるＴｉを含
むためなじみが良い。ルチルの誘電率はＳｉＯ2 の約３
０倍であり、その分、容量絶縁膜の膜厚の緩和や、表面
積の増加が緩和でき、ルチルを用いる利点は大きい。上
に述べている実施例では、凹凸を設けない場合でも、
０．２５μｍの直径で、深さ０．６μｍの深さのコンタ
クトホール内径のみに膜厚１０ｎｍのルチルを形成した
場合に、５０ｆＦの容量が得られ、ＤＲＡＭセルに必要
な容量が実現できる。さらに、コンタクトホールの直径
を０．１５μｍに縮小しても、３０ｆＦが得られ、１Ｇ
ＤＲＡＭが実現できる。
【００６３】また、材料的にはＴｉＮ電極とルチル（Ｔ
ｉＯ2 ）の組み合わせが本発明の半導体集積回路装置に
おいては、最も容易にできる組み合わせであると同時
に、従来のＳｉ電極とＳｉＯ2 の組み合わせが安定な構
造として広く用いられてきたのと同様に、構成元素の数
が少なく、従来のＳｉＬＳＩプロセスにおいて実績のあ
る材料であるという利点がある。これは、ＳｉＬＳＩの
構造において、製造歩留まりを向上するための不純物制
御の観点から、使用する元素は従来の実績があり、数が
限定されているほど良いからである。
ｉＯ2 ）の組み合わせが本発明の半導体集積回路装置に
おいては、最も容易にできる組み合わせであると同時
に、従来のＳｉ電極とＳｉＯ2 の組み合わせが安定な構
造として広く用いられてきたのと同様に、構成元素の数
が少なく、従来のＳｉＬＳＩプロセスにおいて実績のあ
る材料であるという利点がある。これは、ＳｉＬＳＩの
構造において、製造歩留まりを向上するための不純物制
御の観点から、使用する元素は従来の実績があり、数が
限定されているほど良いからである。
【００６４】本発明の第３の半導体集積回路装置の製造
方法には、以上述べているような利点を持つＴｉＮ電極
とルチルの良好な積層膜を簡単に形成できる効果があ
る。
方法には、以上述べているような利点を持つＴｉＮ電極
とルチルの良好な積層膜を簡単に形成できる効果があ
る。
【図１】本発明の第１の半導体集積回路装置の実施例の
構造と製造方法を示す工程断面図である。
構造と製造方法を示す工程断面図である。
【図２】本発明の第１の半導体集積回路装置の実施例の
構造と製造方法を示す工程断面図であり、図１のつづき
である。
構造と製造方法を示す工程断面図であり、図１のつづき
である。
【図３】本発明の第２の半導体集積回路装置の第１の実
施例の構造と製造方法の一部を示す工程断面図である。
施例の構造と製造方法の一部を示す工程断面図である。
【図４】本発明の第２の半導体集積回路装置の第２の実
施例の構造を示す工程断面図である。
施例の構造を示す工程断面図である。
【図５】本発明の第３の実施例集積回路装置の第１の実
施例の構造と製造方法の一部を示す工程断面図である。
施例の構造と製造方法の一部を示す工程断面図である。
【図６】本発明の第１、第２、第３の半導体集積回路装
置の特徴を備えた実施例の構造と製造方法の一部を示す
工程断面図である。
置の特徴を備えた実施例の構造と製造方法の一部を示す
工程断面図である。
１ ＭＯＳトランジスタ ２ シリコン基板 ３ 拡散層 ４ ゲート電極 ５ 素子分離層 ６ 側壁 ７ 層間絶縁膜 ８ コンタクトホール ９ コンタクト金属（Ｔｉ） １０ 電極金属（ＴｉＮ） １１ 容量絶縁膜（Ｔａ2 Ｏ5 ） １２ 上部電極金属（ＴｉＮ） １３ 溝 １４ 凹凸電極金属（ＴｉＮ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｔ 8826−4Ｍ 27/04 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｊ
Claims (6)
- 【請求項１】 半導体基板と電気的に接続した金属電極
と、該金属電極表面に形成された容量絶縁膜を備えたこ
とを特徴とするＤＲＡＭ。 - 【請求項２】 絶縁膜に形成されたコンタクトホールの
内周のみで容量が形成されていることを特徴とする半導
体集積回路装置。 - 【請求項３】 容量電極である金属表面に凹凸を有する
ことを特徴とする半導体集積回路装置。 - 【請求項４】 絶縁膜にコンタクトホールを形成する工
程と、膜厚がコンタクト径より薄い電極金属を全面に堆
積する工程と、電極金属を堆積する工程の後にコンタク
トホール内周以外の電極金属を研磨して除去する工程
と、少なくとも電極金属表面上に容量絶縁膜を形成する
工程を備えていることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 絶縁膜にコンタクトホールを形成する工
程と、イオン化ビーム蒸着によって金属を蒸着して、コ
ンタクトホール内周に、凹凸を有する金属電極を形成す
る工程と、該金属電極表面に容量絶縁膜を形成する工程
を備えていることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項６】 前記電極金属の表面は凹凸を有し、この
凹凸の表面を酸化して金属酸化物からなる容量絶縁膜を
形成する工程を備えていることを特徴とする請求項４の
半導体集積回路装置の製造方法。
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| KR1019940037217A KR100295258B1 (ko) | 1993-12-28 | 1994-12-27 | 캐패시턴스를증가시킨캐패시터구조를갖고있는반도체집적회로디바이스및그제조방법 |
| US08/363,883 US5696017A (en) | 1993-12-28 | 1994-12-27 | Method of fabricating a semiconductor device with a capacitor structure having increased capacitance |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093042A (ja) * | 1996-09-13 | 1998-04-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH10209398A (ja) * | 1997-01-07 | 1998-08-07 | Taiwan Moshii Denshi Kofun Yugenkoshi | 表面を荒くしたポリシリコン電極を有するｄｒａｍのメモリセル |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5956595A (en) * | 1996-07-15 | 1999-09-21 | Nec Corporation | Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride |
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2000208743A (ja) * | 1999-01-12 | 2000-07-28 | Lucent Technol Inc | ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法 |
| EP1040518A1 (en) * | 1997-11-20 | 2000-10-04 | Advanced Technology Materials, Inc. | CHEMICAL MECHANICAL POLISHING OF FeRAM CAPACITORS |
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| JP2001230389A (ja) * | 1999-12-28 | 2001-08-24 | Hynix Semiconductor Inc | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| KR100447981B1 (ko) * | 1996-12-27 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터및그의제조방법 |
| JP2007266616A (ja) * | 1999-01-12 | 2007-10-11 | Lucent Technol Inc | 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 |
| JP2007324167A (ja) * | 2006-05-30 | 2007-12-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| US5612558A (en) | 1995-11-15 | 1997-03-18 | Micron Technology, Inc. | Hemispherical grained silicon on refractory metal nitride |
| US5754390A (en) | 1996-01-23 | 1998-05-19 | Micron Technology, Inc. | Integrated capacitor bottom electrode for use with conformal dielectric |
| US6686288B1 (en) * | 1996-02-21 | 2004-02-03 | Micron Technology, Inc. | Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture |
| US5760434A (en) * | 1996-05-07 | 1998-06-02 | Micron Technology, Inc. | Increased interior volume for integrated memory cell |
| US6075691A (en) * | 1997-03-06 | 2000-06-13 | Lucent Technologies Inc. | Thin film capacitors and process for making them |
| US5936831A (en) * | 1997-03-06 | 1999-08-10 | Lucent Technologies Inc. | Thin film tantalum oxide capacitors and resulting product |
| US5970340A (en) * | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US5847463A (en) | 1997-08-22 | 1998-12-08 | Micron Technology, Inc. | Local interconnect comprising titanium nitride barrier layer |
| JP3033564B2 (ja) * | 1997-10-02 | 2000-04-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6344413B1 (en) | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| EP0936678B1 (de) * | 1998-02-16 | 2007-03-21 | Infineon Technologies AG | Schaltungsanordnung mit mindestens einem Kondensator und Verfahren zu deren Herstellung |
| TW383494B (en) * | 1998-04-21 | 2000-03-01 | United Microelectronics Corp | Structure and manufacturing method for capacitors |
| US6218288B1 (en) | 1998-05-11 | 2001-04-17 | Micron Technology, Inc. | Multiple step methods for forming conformal layers |
| GB2337633B (en) * | 1998-05-20 | 2003-04-02 | Mitel Corp | Method of forming capacitors in a semiconductor device |
| GB2340303B (en) * | 1998-08-07 | 2000-12-27 | United Microelectronics Corp | Capacitor and method for fabricating the same |
| EP0981164A3 (en) * | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
| US6235630B1 (en) | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
| AU5682399A (en) * | 1998-08-21 | 2000-03-14 | Micron Technology, Inc. | Field effect transistors, integrated circuitry, methods of forming field effect transistor gates, and methods of forming integrated circuitry |
| JP3528665B2 (ja) | 1998-10-20 | 2004-05-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6156606A (en) * | 1998-11-17 | 2000-12-05 | Siemens Aktiengesellschaft | Method of forming a trench capacitor using a rutile dielectric material |
| JP2000223670A (ja) * | 1999-02-01 | 2000-08-11 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| US6294807B1 (en) | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
| US6365511B1 (en) * | 1999-06-03 | 2002-04-02 | Agere Systems Guardian Corp. | Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability |
| US6506643B1 (en) * | 1999-06-11 | 2003-01-14 | Sharp Laboratories Of America, Inc. | Method for forming a damascene FeRAM cell structure |
| EP1150350A3 (en) * | 2000-02-25 | 2002-04-24 | Infineon Technologies North America Corp. | Manufacturing a trench capacitor |
| US7253076B1 (en) | 2000-06-08 | 2007-08-07 | Micron Technologies, Inc. | Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers |
| US6475911B1 (en) * | 2000-08-16 | 2002-11-05 | Micron Technology, Inc. | Method of forming noble metal pattern |
| US6355561B1 (en) | 2000-11-21 | 2002-03-12 | Micron Technology, Inc. | ALD method to improve surface coverage |
| JP2002184951A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 容量素子を有する半導体装置およびその製造方法 |
| JP2002190582A (ja) * | 2000-12-21 | 2002-07-05 | Mitsubishi Electric Corp | 半導体メモリ及びその製造方法 |
| EP1294021A1 (de) * | 2001-08-31 | 2003-03-19 | Infineon Technologies AG | Kondensatoreinrichtung für eine Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
| US20080070405A1 (en) * | 2002-05-30 | 2008-03-20 | Park Jae-Hwa | Methods of forming metal wiring layers for semiconductor devices |
| KR100446300B1 (ko) * | 2002-05-30 | 2004-08-30 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100564605B1 (ko) * | 2004-01-14 | 2006-03-28 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100664376B1 (ko) * | 2004-12-29 | 2007-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 커패시터 제조 방법 |
| KR20130023995A (ko) * | 2011-08-30 | 2013-03-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조방법 |
| US20140185182A1 (en) * | 2013-01-02 | 2014-07-03 | Nanya Technology Corp. | Semiconductor device with rutile titanium oxide dielectric film |
| US11289487B2 (en) * | 2018-02-23 | 2022-03-29 | Micron Technology, Inc. | Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS63219154A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH0323663A (ja) * | 1989-06-21 | 1991-01-31 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH06151750A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225149A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | キャパシタ及びその製造方法 |
| JPH03257956A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0451564A (ja) * | 1990-06-19 | 1992-02-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04242970A (ja) * | 1991-01-01 | 1992-08-31 | Tadahiro Omi | ダイナミック型半導体メモリ |
| JP3055242B2 (ja) * | 1991-09-19 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5168073A (en) * | 1991-10-31 | 1992-12-01 | Micron Technology, Inc. | Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
-
1993
- 1993-12-28 JP JP5338592A patent/JP2897631B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/363,883 patent/US5696017A/en not_active Expired - Fee Related
- 1994-12-27 KR KR1019940037217A patent/KR100295258B1/ko not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS63219154A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置 |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH0323663A (ja) * | 1989-06-21 | 1991-01-31 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH06151750A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956595A (en) * | 1996-07-15 | 1999-09-21 | Nec Corporation | Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride |
| KR100299602B1 (ko) * | 1996-07-15 | 2001-10-26 | 가네꼬 히사시 | 반도체장치제조방법 |
| JPH1093042A (ja) * | 1996-09-13 | 1998-04-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100447981B1 (ko) * | 1996-12-27 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터및그의제조방법 |
| JPH10209398A (ja) * | 1997-01-07 | 1998-08-07 | Taiwan Moshii Denshi Kofun Yugenkoshi | 表面を荒くしたポリシリコン電極を有するｄｒａｍのメモリセル |
| EP1040518A1 (en) * | 1997-11-20 | 2000-10-04 | Advanced Technology Materials, Inc. | CHEMICAL MECHANICAL POLISHING OF FeRAM CAPACITORS |
| US8471321B2 (en) | 1997-12-24 | 2013-06-25 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7795648B2 (en) | 1997-12-24 | 2010-09-14 | Renesas Technology Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US7816204B2 (en) | 1997-12-24 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007266616A (ja) * | 1999-01-12 | 2007-10-11 | Lucent Technol Inc | 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 |
| JP2000208743A (ja) * | 1999-01-12 | 2000-07-28 | Lucent Technol Inc | ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法 |
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| JP2001230389A (ja) * | 1999-12-28 | 2001-08-24 | Hynix Semiconductor Inc | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
| JP2007324167A (ja) * | 2006-05-30 | 2007-12-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP4533919B2 (ja) * | 2007-09-18 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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|---|---|---|
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| JP2001345434A (ja) | 半導体装置 | |
| JPH11214645A (ja) | 半導体記憶装置およびその製造方法 | |
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