KR960005251B1 - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

Info

Publication number
KR960005251B1
KR960005251B1 KR1019920019990A KR920019990A KR960005251B1 KR 960005251 B1 KR960005251 B1 KR 960005251B1 KR 1019920019990 A KR1019920019990 A KR 1019920019990A KR 920019990 A KR920019990 A KR 920019990A KR 960005251 B1 KR960005251 B1 KR 960005251B1
Authority
KR
South Korea
Prior art keywords
material layer
forming
layer
pattern
oxide film
Prior art date
Application number
KR1019920019990A
Other languages
English (en)
Other versions
KR940010398A (ko
Inventor
윤주영
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920019990A priority Critical patent/KR960005251B1/ko
Priority to JP5174004A priority patent/JPH06204428A/ja
Priority to US08/142,986 priority patent/US5389568A/en
Publication of KR940010398A publication Critical patent/KR940010398A/ko
Priority to US08/282,500 priority patent/US5453633A/en
Application granted granted Critical
Publication of KR960005251B1 publication Critical patent/KR960005251B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 메모리장치의 제조방법
제1도 내지 제4도는 종래의 반도체 메로리장치를 설명하기 위한 단면도들.
제5도 내지 제9도는 본 발명에 의한 반도체 메로리장치의 제조방법의 일실시예를 설명하기 위한 단면도들.
제10도 및 제12도는 본 발명에 의한 반도체 메모리장치의 제조방법의 다른 실시예를 설명하기 위한 단면도들.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 간단한 제조공정으로 셀커패시턴스를 증가시킬 수 있는 반도체 메모리장치의 제조방법에 관한 것이다.
반도체장치의 제조기술의 발달로 반도체 기억장치의 집적도는 약3년마다 4배로 증대해 오고 있다. 이러한 집적도의 향상은 기억단위인 메모리 셀의 면적축소에 기인해 왔다. 그러나, 메모리 셀의 면적축소는 필연적으로 데이터 기억을 위한 정전용량의 감소를 가져와서 정보독출 능력을 저하시키고 소프트 에러(soft error)율을 증가시킬 뿐아니라, 저전압에서의 소자의 동작을 어력베하여 작동시 전력소모를 과다하게 하기 때문에 반도체장치의 고집적화를 위해서는 반드시 해결햐야 할 과제이다.
통상, 약 1.5㎛2의 메모리셀 면적을 가지는 64Mb급디램(DRAM)에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 Ta2O5와 같은 고유전물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에, 3차원적인 구조의 스택형커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 예를 들어, 이중스택(Double Stack)구조, 핀(Fin)구조, 원통형 전극(Cylindrical Electrode)구조, 스프레드 스택(Spread Stack)구조 및 박스(Box)구조는 메모리셀의 셀커패시턴스 증가를 위해 제안된 3차원적 구조의 스토리지전극들이다.
3차원적 스택형 커패시터구조에 있어서, 특히 원통구조는 원통의 외면 뿐만아니라 내면까지 유효커패시터 영역으로 이용할 수 있어 64Mb급 메모리셀이나 그 이상급으로 고집적되는 메모리셀에 적합한 구조로 채택되고 있는데, 현재는 원통내부에 원기둥 또는 다른 원통을 첨가함으로써 셀커패시턴스를 향상시키기 위한 커패시터구조가 제안되고 있다.
제1도 내지 제4도는 종래의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도로서, 원통내부에 또다른 원통이 첨가된 구조의 스토리지전극 형성방법을 설명한다. 이는 1991년 IEEE지에 발표된 논문, "Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's"을 참조한다.
제1도는, 필드산화막(101) 에 의해 활성영역 및 비활성영역을 구분되어진 반도체기판(100)
상의 상기 활성영역에, 하나의 비트라인(6)과 드레인영역(5)을 공유하고 각각이 하나씩의 소오스영역(4) 및 게이트전극(2)을 구비하는 트랜지스터를 형성하는 공정, 결과물 전면에 상기 트랜지스터를 다른 도전층들 (이 후의 공정에 의해 형성될 도전층)로부터 절연시키기 위한 절연층(8)을 형성하는 공정, 결과물 전면에 평탄화층(10)을 형성하는 공정, 상기 소오스영역(4) 상에 적층되어 있는 절연층 및 평탄화층을 부분적으로 제거하여 콘택홀을 형성하는 공정, 상기 콘택홀을 다결정실리콘으로 채움으로써 기둥전극(16)을 형성하는 공정, 결과물 전면에 제1이산화실리콘층(12), 실리콘 나이트라이드층(14) 및 제2이산화실리콘층(18)을 적층하는 공정, 각 셀단위로 한정되고 상기 기둥전극(16)의 표면이 노출되도록 적층된 물질층에 우물을 형성하는 공정, 결과물 전면에 스토리지 전극을 형성하기 위한 물질로서, 예를들면 다결정실리콘을 증착하여 제1다결정실리콘층(20)을 형성하는 공정, 제3이산화실리콘층을 형성한 후 이방성식각함으로써 상기 우물의 내부 측벽에 제3의 이산화실리콘층으로 된 스페이서(22)를 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
제2도는, 스페이서가 형성된 상기 반도체기판 전면에 상기 제1다결정실리콘층(20)과 스토리지전극을 형성하기 위한 물질로서, 예를들면 다결정실리콘을 증착하여 제2다결정실리콘층(24)을 형성하는 공정, 및 상기 제2다결정실리콘층의 표면이 노출되지 않도록 결과물 전면에 제4이산화실리콘층(26)을 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
제3도는 스페이서(22)의 최상부 표면의 높이 정도까지 상기 제4의 이산화시리콘층을 에치백하는 공정, 및 표면으로 노출된 상기 제2다결정실리콘층을 이방성식각으로 제거한 후 상기 이방성식각에의해 표면으로 노출된 상기 제1다결정실리콘층을 이방성식각함으로써 스토리지전극(28)을 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
제4도는 제4이산화실리콘층, 스페이서 및 제2이산화실리콘층을 제거하는 공정, 상기 스토리지전극(28) 전면에 유전체막(30)을 형성하는 공정, 및 결과물 전면에 제4다결정실리콘을 증착하여 플레이트전극(32)을 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
상술한 종래 방법에 의한 반도체 메모리장치의 제조방법에 따르면, 원통내부에 또다른 원통이 첨가된 스토리지전극을 형성할 수 있어 셀커패시턴스를 향상시킬 수는 있으나, 다음과 같은 문제점들이 있다.
첫째, 기둥전극(제1도에서 설명) 형성을 위해 콘택홀을 형성한후 제1의 다결정실리콘을 채울 때, 상기 제1의다결정실리콘이 채워지는 상태에 따라 그 상부에 형성되는 원통의 모양이 좌우되기 때문에 콘택홀 부분에만 상기 제1의 다결정실리콘을 정확하게 채우는 것이 중요한데, 그 공정이 매우 어렵다.
둘째, 우물(제1도에서 설명)을 형성하기 위해 상기 제2의이산화실리콘층을 이방성식각하는 공정시, 상기 우물은 그 측벽이 경사지도록 형성되기가 쉬운데, 이는 플레이트전극 형성시 셀사이에 구멍(void)을 형성하여 메로리장치의 전기적 특성을 저하시킨다.
셋째, 제4의이산화실리콘을 에치백할때(제3도에서 설명), 그정도를 조절하기가 힘들기 때문에 균일한 셀커패시턴스 확보가 어렵다.
넷째, 제1의다결정실리콘층을 형성한 후 제2의다결정실리콘층을 형성할때(제2도에서 설명), 상기 제1의다결정실리콘층 표면에 얇은 자연산화막이 생성되어 메모리장치의 전기적 특성을 저하시킨다.
다섯째, 원통전극의 끝부분이 뾰족하게 형성되므로 누설전류가 생길 가능성이 많다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 공정을 단순화하면서도 높은 정전용량을 얻을수 있는 반도체 메모리장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 제조방법은, 트랜지스터 및 비트라인이 형성되어 있는 반도체기판 상에 제1물질층을 형성하는 공정; 상기 제1물질층 상에 제1도전층을 형성하는 공정; 상기 제1도전층 상에 제2물질층을 형성하는 공정; 상기 제2물질층으로 구성되고 각 셀단위로 한정되는 모양의 제1패턴을 형성하는 공정; 소오스영역 상의 물질층들을 제거하여 소오스영역과 스토리지전극 사이의 전기적 연결을 위한 콘택홀을 형성하는 공정; 결과물 전면에 제2도전층을 형성하는 공정; 상기 제2도전층을 이방성식각하여 상기 제1패턴의 측벽 및 상기 콘택홀의 내벽에 상기 제2도전층으로 된 스페이서를 형성하는 공정; 및 상기 제1패턴을 제거하는 공정을 포함하는 것을 특징으로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
제5도 내지 제9도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제5도를 참조하면, 필드산화막(101)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(100)상의 상기 활성영역에, 하나의 비트라인(46)과 드레인영역(44)을 공유하고 각각이 하나씩의 소오스영역(45) 및 게이트전극(42)을 구비하는 트랜지스터를 형성한후, 결과물 전면에 상기 트랜지스터를 다른 도전층(이 후의 공정에 의해 형성될 도전층)들로부터 절연시키기 위한 절연층(48)을 형성한다. 이어서, 결과물 전면에 예컨대 산화물과 같은 절연물질을 5,000Å~6,000Å 정도의 두께로(공정에 따라 차이가 있음) 도포한 다음 평탄화하여 제1물질층(50)을 형성한 후, 상기 제1물질층위에, 예컨대 다결정실리콘을 500Å~1,000Å 정도의 두께로 침적하여 제1도전층(52)을 형성한다. 이때, 상기 제1도전층(52)은 이후에 실린더의 기둥전극으로 형성될 부분이다. 이어서, 상기 제1도전층(52)의 전면에 예컨대 산화물과 같은 절연물질을 침적한 후 평탄화한 다음, 각 셀단위로 한정된 모양의 포토레지스트패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트패턴을 식각마스크로하여 상기 절연물질을 이방성식각함으로써 각셀단위로 한정된 제2물질층(54)을 형성한다. 이때, 상기 제2물질층을 패터닝하기 위한 사진식각공정시 상기 제2물질층을 정확한 프로파일을 가지도록 식각하기 위하여, 포토레지스트패턴을 형성하기 전에 상기 제2물질층위에 다결정실리콘을 적층한 다음 상기 다결정실리콘을 식각한 후, 상기 다결정실리콘층을 식각마스크로하여 상기 제2물질층을 패터닝하면 정확한 프로파일을 가지는 제2물질층을 형성할 수 있다. 상기 제2물질층(54)의 두께는 실린더의 측벽의 높이를 결정하게 되는데, 본 발명에서는 4,000Å~5,000Å 정도의 두께로 형성하였으나, 얻고자 하는 축적용량에 따라 두께를 변화시킬 수 있다.
제6도를 참조하면, 소오스영역(45)과 스토리지전극을 전기적으로 연결하기 위하여 상기 소오스영역(45)상에 적층되어 있는 절연층(48), 제1물질층(50), 제1도전층(52) 및 제2물질층(54)을 부분적으로 제거하여 콘택홀(56)을 형성한다.
제7도를 참조하면, 제2물질층이 형성되어 있는 결과물의 전면에 예컨대 제2다결정실리콘을 500Å~1,000Å 정도의 두께로 침적하여 제2도전층(58)을 형성한 상태의 단면도로서, 후속될 패터닝공정에 의해 실린터 커패시터의 스토리지전극이 형성된다. 이때, 만일 제6도의 공정에서 형성된 콘택홀의 크기가 작다면 제2다결정실리콘의 침적시 다른 부분에 비해 상기 콘택홀부분에 두껍게 침적되므로 문제가 없으나, 콘택홀의 크기가 비교적 작다면 다른 부분에 비해 그다지 두껍게 침적되지 않게 되므로 후속되는 패터닝공정시 제거되어 버릴 우려가 있다. 따라서, 이러한 것을 방지하기 위하여, 제8도와 같이 상기 제2다결정실리콘을 침적한 후 결과물 전면에 포토레지스트(또는 산화물)(70)을 도포한다. 다음에, 상기 포토레지스트 또는 산화물을 에치백하여 콘택홀부분에만 상기물질(70)이 채워지게 한 다음 상기 제2다결정실리콘을 패터닝하면, 패터닝공정 후에도 콘택홀에 침적된 다결정실리콘은 그대로 남게되어 공정의 신뢰성을 기할 수 있다.
제9도를 참조하면, 본 발명에 의한 커패시터(C1, C2)가 완성된 상태의 단면도로서, 도포되어 있는 제2조전층을 이방성식각함으로써, 도시된 바와 같이 하나의 기둥전극에 두 개의 원통이 결합된 이중 실린더형의 스토리지전극(60)을 형성한다. 이어서, 결과물 전면에, 예컨대 실리콘 나이트라이드(SIN)나 실리콘 나이트라이드/산화막 등의 고유전물질을 도포하여 유전체막(62)을 형성하고, 계속해서 결과물 전면에 다결정실리콘과 같은 도전물질을 도포하여 플레이트전극(64)을 형성함으로써 스토리지전극(60), 유전체막(62) 및 플레이트전극(64)으로 구성된 커패시터(C1, C2)를 완성한다.
제10도 및 제12도는 본 발명의 다른 실시예에 따른 단면도들로서, 커패시터의 유효면적을 더욱 증가시킬 수 있는 방법을 제시한다.
제10도를 참조하면, 제1실시예와 동일한 방법으로 제1물질층(50)을 형성한 후, 상기 제1물질층 위에 상기 제1물질층을 형성하는 물질과는 식각율이 다른 물질, 예컨대 실리콘 나이트라이드를 적층하여 제3물질층(80)을 형성한 다음에, 상기 제1실시예와 동일한 방법으로 후속공정을 진행하여 실린더형의 스토리지전극을 형성한 상태의 단면도이다.
제11도를 참조하면, 제1물질층(50) 위에 적층되어 있는 상기 제3물질층(80)을 식각대상물로 하는 식각공정을 결과물 전면에 행하여 도시된 바와 같이, 실린더의 하부까지도 커패시터의 유효면적으로 사용할 수 있도록 한 다음에, 유전체막 및 플레이트전극을 형성함으로써 커패시터를 완성한다. 여기서, 상기 제3물질층을 식각하여 제거하는 공정시, 스토리지전극을 형성하는 다결정실리콘이 식각될 우려가 있다. 따라서, 제12도와 같이 상기 제3물질층(80)위에, 실리콘나이트라이드에 비해 다결정실리콘과의 식각선택비가 더욱 좋은 산화막(도시되지 않음)을 적층한 후, 후속공정을 진행하여 커패시터를 완성한다.
상기 본 발명의 다른 실시예에 따르면, 실린더의 하부면적까지도 커패시터의 유효면적으로 활용할 수 있으므로, 셀커패시턴스를 더욱 증가시킬 수 있다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 종래의 커패시터 형성방법에 비해 비교적 간단한 제조공정으로 셀커패시턴스를 증가시킬 수 있는 이점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능하다.

Claims (8)

  1. 트랜지스터 및 비트라인이 형성되어 있는 반도체기판 상에 제1물질층을 형성하는 공정; 상기 제1물질층 상에 제1도전층을 형성하는 공정; 상기 제1도전층 상에 제2물질층을 형성하는 공정; 상기 제2물질층으로 구성되고 각 셀단위로 한정되는 모양의 제1패턴을 형성하는 공정; 소오스영역 상의 물질층들을 제거하여 소오스영역과 스토리지전극 사이의 전기적 연결을 위한 콘택홀을 형성하는 공정; 결과물 전면에 제2도전층을 형성하는 공정; 상기 제2도전층을 이방성식각하여 상기 제1패턴의 측벽 및 상기 콘택홀의 내벽에 상기 제2도전층으로 된 스페이서를 형성하는 공정; 및 상기 제1패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 제1물질층 및 제2물질층을 적층한 후 평탄화하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 제1항에 있어서, 상기 제1물질층 및 제2물질층은 산화물로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서, 상기 제1물질층은 상기 산화막위에 산화막과 선택비가 좋은 물질을 적층한 이중구조로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제4항에 있어서, 제1패턴을 제거하여 이중 실린더형 스토리지노드를 형성하는 공정후에, 상기 산화막과 선택비가 좋은 물질을 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제1항에 있어서, 상기 제1물질층은 산화막/질화막/다결정실리콘이 차례로 적층된 다층구조로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제1항에 있어서, 상기 제1물질층은 제1산화막/질화막/제2산화막/다결정실리콘이 차례로 적층된 다층구조로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 제1패턴을 제거하여 이중 실린더형 스토리지노드를 형성하는 공정후에, 상기 제1물질층을 선택적으로 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
KR1019920019990A 1992-10-29 1992-10-29 반도체 메모리장치의 제조방법 KR960005251B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019920019990A KR960005251B1 (ko) 1992-10-29 1992-10-29 반도체 메모리장치의 제조방법
JP5174004A JPH06204428A (ja) 1992-10-29 1993-07-14 ダイナミックランダムアクセスメモリ装置及びその製造方法
US08/142,986 US5389568A (en) 1992-10-29 1993-10-29 Method of making a dynamic random access memory device
US08/282,500 US5453633A (en) 1992-10-29 1994-08-01 Dynamic random access memory device and a manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920019990A KR960005251B1 (ko) 1992-10-29 1992-10-29 반도체 메모리장치의 제조방법

Publications (2)

Publication Number Publication Date
KR940010398A KR940010398A (ko) 1994-05-26
KR960005251B1 true KR960005251B1 (ko) 1996-04-23

Family

ID=19341972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920019990A KR960005251B1 (ko) 1992-10-29 1992-10-29 반도체 메모리장치의 제조방법

Country Status (3)

Country Link
US (2) US5389568A (ko)
JP (1) JPH06204428A (ko)
KR (1) KR960005251B1 (ko)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2787646B2 (ja) * 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
JP3272517B2 (ja) * 1993-12-01 2002-04-08 三菱電機株式会社 半導体装置の製造方法
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
KR0119961B1 (ko) * 1993-12-30 1997-10-27 김주용 반도체 소자의 캐패시터 제조방법
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
US5438011A (en) * 1995-03-03 1995-08-01 Micron Technology, Inc. Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples
US5539230A (en) * 1995-03-16 1996-07-23 International Business Machines Corporation Chimney capacitor
US5874214A (en) 1995-04-25 1999-02-23 Irori Remotely programmable matrices with memories
US6416714B1 (en) 1995-04-25 2002-07-09 Discovery Partners International, Inc. Remotely programmable matrices with memories
US6331273B1 (en) 1995-04-25 2001-12-18 Discovery Partners International Remotely programmable matrices with memories
US6017496A (en) 1995-06-07 2000-01-25 Irori Matrices with memories and uses thereof
US6329139B1 (en) 1995-04-25 2001-12-11 Discovery Partners International Automated sorting system for matrices with memory
US5751629A (en) 1995-04-25 1998-05-12 Irori Remotely programmable matrices with memories
US5550076A (en) * 1995-09-11 1996-08-27 Vanguard International Semiconductor Corp. Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby
US5543345A (en) * 1995-12-27 1996-08-06 Vanguard International Semiconductor Corp. Method for fabricating crown capacitors for a dram cell
US5712202A (en) * 1995-12-27 1998-01-27 Vanguard International Semiconductor Corporation Method for fabricating a multiple walled crown capacitor of a semiconductor device
KR100372101B1 (ko) * 1995-12-29 2003-04-03 주식회사 하이닉스반도체 반도체소자형성방법
US5607874A (en) * 1996-02-02 1997-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a DRAM cell with a T shaped storage capacitor
US5940713A (en) * 1996-03-01 1999-08-17 Micron Technology, Inc. Method for constructing multiple container capacitor
US5716881A (en) * 1996-03-28 1998-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process to fabricate stacked capacitor DRAM and low power thin film transistor SRAM devices on a single semiconductor chip
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node
US5807775A (en) * 1996-06-24 1998-09-15 Vanguard International Semiconductor Corporation Method for forming a double walled cylindrical capacitor for a DRAM
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
TW312831B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
US5739060A (en) * 1996-08-16 1998-04-14 United Microelecrtronics Corporation Method of fabricating a capacitor structure for a semiconductor memory device
TW427012B (en) * 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
TW312828B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(5)
TW297948B (en) * 1996-08-16 1997-02-11 United Microelectronics Corp Memory cell structure of DRAM
TW308727B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (4)
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
TW306064B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 6)
TW302524B (en) * 1996-08-16 1997-04-11 United Microelectronics Corp Memory cell structure of dynamic random access memory and manufacturing method thereof
US5759890A (en) * 1996-08-16 1998-06-02 United Microelectronics Corporation Method for fabricating a tree-type capacitor structure for a semiconductor memory device
TW306036B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 2)
TW308729B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (3)
TW304290B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp The manufacturing method for semiconductor memory device with capacitor
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
TW366592B (en) * 1996-08-16 1999-08-11 United Microelectronics Corp DRAM memory and the manufacturing method for the memory cells
CN1069786C (zh) * 1996-09-26 2001-08-15 联华电子股份有限公司 具有电容器的半导体存储器件
US5972769A (en) * 1996-12-20 1999-10-26 Texas Instruments Incoporated Self-aligned multiple crown storage capacitor and method of formation
US5723374A (en) * 1996-12-27 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology
US6104055A (en) * 1997-03-27 2000-08-15 Nec Corporation Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof
JPH10308498A (ja) * 1997-05-08 1998-11-17 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10313102A (ja) 1997-05-12 1998-11-24 Nec Corp 半導体装置及びその製造方法
US5770499A (en) * 1997-05-29 1998-06-23 Texas Instruments Incorporated Planarized capacitor array structure for high density memory applications
US5824582A (en) * 1997-06-04 1998-10-20 Vanguard International Semiconductor Corporation Stack DRAM cell manufacturing process with high capacitance capacitor
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit
US6046093A (en) 1997-06-13 2000-04-04 Micron Technololgy, Inc. Method of forming capacitors and related integrated circuitry
US5849617A (en) * 1997-06-24 1998-12-15 Powerchip Semiconductor Corp. Method for fabricating a nested capacitor
TW327698B (en) * 1997-07-23 1998-03-01 Nanya Technology Co Ltd The manufacturing method for capacitor electrode plate of semiconductor
US5923973A (en) * 1997-10-24 1999-07-13 Vanguard International Semiconductor Corporation Method of making greek letter psi shaped capacitor for DRAM circuits
US6084261A (en) * 1998-01-26 2000-07-04 Wu; Shye-Lin DRAM cell with a fork-shaped capacitor
US6369432B1 (en) 1998-02-23 2002-04-09 Micron Technology, Inc. Enhanced capacitor shape
US5854119A (en) * 1998-04-13 1998-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Robust method of forming a cylinder capacitor for DRAM circuits
US6037213A (en) * 1998-06-03 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making cylinder-shaped capacitors for dynamic random access memory
US5895250A (en) * 1998-06-11 1999-04-20 Vanguard International Semiconductor Corporation Method of forming semicrown-shaped stacked capacitors for dynamic random access memory
US6025624A (en) 1998-06-19 2000-02-15 Micron Technology, Inc. Shared length cell for improved capacitance
US6010933A (en) * 1998-07-17 2000-01-04 Vanguard International Semiconductor Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices
US6063548A (en) * 1998-09-04 2000-05-16 Taiwan Semiconductor Manufacturing Company Method for making DRAM using a single photoresist masking step for making capacitors with node contacts
US6404005B1 (en) 1998-09-17 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and related integrated circuitry
JP4070919B2 (ja) * 1999-01-22 2008-04-02 富士通株式会社 半導体装置及びその製造方法
KR20010059284A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 캐패시터 형성방법
KR100368935B1 (ko) * 2000-10-27 2003-01-24 삼성전자 주식회사 반도체 장치의 실린더형 스토리지 노드 형성방법
US6455371B1 (en) * 2001-02-15 2002-09-24 United Microelectronics Corp. Method for forming capacitor of a DRAM having a wall protection structure
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP4800796B2 (ja) * 2005-04-14 2011-10-26 エルピーダメモリ株式会社 キャパシタの製造方法
US7488664B2 (en) * 2005-08-10 2009-02-10 Micron Technology, Inc. Capacitor structure for two-transistor DRAM memory cell and method of forming same
US8236645B1 (en) * 2011-02-07 2012-08-07 GlobalFoundries, Inc. Integrated circuits having place-efficient capacitors and methods for fabricating the same
CN108281354B (zh) * 2017-01-06 2022-07-12 联华电子股份有限公司 平坦化方法
US20210358918A1 (en) * 2020-05-13 2021-11-18 Etron Technology, Inc. Memory cell structure with capacitor over transistor
US11825645B2 (en) 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
TWI750064B (zh) * 2021-03-19 2021-12-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
EP4191674A1 (en) * 2021-12-03 2023-06-07 Etron Technology, Inc. Memory cell structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
US5114873A (en) * 1990-05-21 1992-05-19 Samsung Electronics Co., Ltd. Method for manufacturing a stacked capacitor DRAM cell
KR920001760A (ko) * 1990-06-29 1992-01-30 김광호 디램셀의 적층형 캐패시터 제조방법
JPH0499373A (ja) * 1990-08-18 1992-03-31 Mitsubishi Electric Corp 半導体記憶素子
KR930009583B1 (ko) * 1990-11-29 1993-10-07 삼성전자 주식회사 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법

Also Published As

Publication number Publication date
JPH06204428A (ja) 1994-07-22
US5389568A (en) 1995-02-14
US5453633A (en) 1995-09-26
KR940010398A (ko) 1994-05-26

Similar Documents

Publication Publication Date Title
KR960005251B1 (ko) 반도체 메모리장치의 제조방법
KR960015122B1 (ko) 고집적 반도체 메모리장치의 제조방법
US5700709A (en) Method for manufacturing a capacitor for a semiconductor device
KR960010002B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법
JPH06188382A (ja) 半導体記憶装置の電荷蓄積電極製造方法
KR960009998B1 (ko) 반도체 메모리장치의 제조방법
KR100219483B1 (ko) 반도체 장치의 커패시터 제조방법
JP3607444B2 (ja) 半導体装置のキャパシタ製造方法
WO2021233111A1 (zh) 存储器的形成方法及存储器
US6066541A (en) Method for fabricating a cylindrical capacitor
KR100213189B1 (ko) 반도체메모리장치 및 그 제조방법
KR100278643B1 (ko) 반도체 메모리장치 제조방법
JP3382005B2 (ja) 半導体記憶装置及びその製造方法
KR960001331B1 (ko) 반도체 메모리장치 및 그 제조방법
KR970000226B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0168335B1 (ko) 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법
KR19990005450A (ko) 반도체 메모리 장치 제조 방법
KR0165387B1 (ko) 반도체장치의 커패시터 제조방법
KR940009611B1 (ko) 산화막식각마스크를 이용하여 패터닝된 고집적 반도체장치의 커패시터 제조방법(poem 셀)
KR970000532B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법
KR960003777B1 (ko) 고집적 반도체 메모리장치의 커패시터 및 그 제조방법
KR100287165B1 (ko) 반도체 메모리 장치의 커패시터 제조방법
KR100226468B1 (ko) 비트라인 사이의 기생정전용량 감소방법
KR960003499B1 (ko) 반도체메모리장치 및 그 제조방법
KR940009612B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110405

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee