KR0168335B1 - 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 - Google Patents
사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR0168335B1 KR0168335B1 KR1019950013965A KR19950013965A KR0168335B1 KR 0168335 B1 KR0168335 B1 KR 0168335B1 KR 1019950013965 A KR1019950013965 A KR 1019950013965A KR 19950013965 A KR19950013965 A KR 19950013965A KR 0168335 B1 KR0168335 B1 KR 0168335B1
- Authority
- KR
- South Korea
- Prior art keywords
- material layer
- layer
- conductive layer
- etching
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000003860 storage Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 92
- 238000005530 etching Methods 0.000 claims description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 34
- HRESZHXIKUEPFX-UHFFFAOYSA-N B1C=CC=CC=CC=C1 Chemical compound B1C=CC=CC=CC=C1 HRESZHXIKUEPFX-UHFFFAOYSA-N 0.000 claims 1
- 239000011247 coating layer Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000000151 deposition Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- DPBYCORQBMMFJZ-UHFFFAOYSA-N 20-episilicine Natural products O=C1CC2C(CC)CN(C)CC2CC2=C1NC1=CC=CC=C21 DPBYCORQBMMFJZ-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 메모리장치 및 그 제조방법에 대해 기재한다.
반도체기판 상에 형성되며, 트랜지스터의 소오스 영역과 접속하는 매몰콘택 및 매몰콘택과 접속하며, 입구는 좁고, 그 내부가 비어있는 병과 같은 모양의 스토리지전극을 구비하는 것을 특징으로 한다.
따라서, 충분한 셀 커패시턴스를 확보할 수 있고, 공정을 단순화하여, 공정마진을 확보할 수 있다.
Description
제 1a 도 내지 제 1c 도는 종래의 핀(Fin)구조의 커패시터를 구비한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제 2a 도 내지 제 2c 도는 WSTC 셀을 구비한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제 3 도는 본 발명에 의한 반도체 메모리장치에 단면을 도시한 단면도이다.
제 4a 도 내지 제 4g 도는 본 발명의 일 실시 예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제 5 도는 본 발명의 다른 실시 예에 의한 반도체 메모리장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
70, 100 : 반도체기판 72, 74, 102, 104 : 절연층
80, 120 : 스토리지전극 82, 122 : 유전체막
84, 124 : 플레이트전극
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 셀 커패시턴스를 증가시키고 사진공정을 최소화할 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리장치, 예컨대 디램(Dynamic Random Access Memory ; 이하 DRAM이라 칭함)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 메모리셀 면적의 감소에 따른 셀커패시터 용량의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고, 소프트 에러 율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자작동시 전력소모를 과다하게 한다. 따라서, 메모리; 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 커패시터 용량의 확보가 요구된다.
축소된 셀면적, 예컨대 1기가(giga) 급의 DRAM에서 0.25∼0.3㎛2내에서 일정한 커패시터의 용량을 얻기 위해서는, 보다 복잡한 공정 및 커패시터의 구조, 예컨대 3차원구조의 사용이 불가피해지고 있다.
이중 스택(Double Stack)구조, 핀(Fin)구조, 스프레드 스택(Spread Stack)구조, 박스(Box)구조 및 원통전극(Cylinder Electrode)구조 등은 메모리 셀의 커패시터 용량을 증가시키기 위해 제안된 3차원적 구조의 커패시터들이다.
이중, 특히 핀(Fin) 구조는 반도체기판 상에 여러 층의 도전층 및 물질층을 교대로 쌓은 후, 상기 물질층을 식각해 내어 상기 도전층의 상면, 측면 및 하면 까지 유효 커패시터 면적으로 이용함으로써 커패시턴스를 용이하게 증가시킬 수 있다. (참조문헌 : IEDM '89. ˝3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAM″, T. Ema등).
제 1a 도 내지 제 1c 도를 참조하여 상기 핀 구조의 커패시터의 제조방법을 설명한다.
제 1a 도를 참조하면, 반도체기판(10) 상에 필드산화막(12)을 형성하는 제1 공정, 결과물 전면에 얇은 열산화막을 침적하여 게이트절연막(13)을 형성하는 제2 공정, 상기 게이트절연막 상에 다결정실리콘을 침적한 후 패터닝하여 게이트전극(14)을 형성하는 제3공정, 결과물 상에 고온산화막(High Temperature Oxide : HTO) 및 실리콘질화막을 차례로 증착하여 절연층(16) 및 식각저지층(18)을 형성하는 제4 공정, 상기 식각저지층 상에 산화 막을 침적하여 제1 물질층(20)을 형성하는 제5 공정, 및 상기 제1 물질층 상에 불순물이 도우프된 다결정실리콘 및 산화막을 차례로 1회 이상 증착하여 제1 도전층(22), 제2 물질층(24), 제2 도전층(26) 및 제3 물질층(28)을 형성하는 제6 공정으로 진행된다.
제 1b 도를 참조하면, 통상의 사진식각 공정을 실시하여 상기 적층된 층들의 소정 부위를 차례로 식각하여 반도체기판을 노출시키는 개구부를 형성하는 제1 공정, 결과물 전면에 불순물이 도우프된 다결정실리콘을 증착하여 상기 개구부를 매립하는 제2 공정, 및 결과물 전면에 불순물이 도우프된 다결정실리콘을 증착하여 제3 도전층(30)을 형성하는 제3 공정으로 진행된다.
제 1c 도를 참조하면, 통상의 사진식각 공정으로 상기 제3 도전층(30), 제3 물질층(28), 제2 도전층(26), 제2 물질층(24), 제1 도전층(22) 및 제1 물질층(20)을 차례로 식각하는 제1 공정 및 상기 제1, 제2 및 제3 물질층을 습식식각하여 제거하는 제2 공정을 진행함으로써 핀 구조의 스토리지전극(32)을 형성한다.
상기 핀 구조의 커패시터의 제조방법에 따르면, 식각율이 크게 다른 도전층과 물질층들을 여러 층 적층 함으로써 개구부 형성 시 상기 층들을 번갈아 건식식각해야 하므로, 공정이 번거로운 단점이 있다.
이러한 문제점을 개선하기 위한 셀 커패시터의 구조로서, 1991년 삼성전자에서 새로운 구조의 WSTC(Wrinkly STacked Capacitor)구조를 제안하였다. (출원번호 : 92-881, 발명자 : 이태우, 오용철 등, 발명의 명칭 : 반도체 셀의 WSTC 제조방법)
상기 WTSC 셀은, 식각율이 서로 비슷한 절연 층과 물질층만을 교대로 적층한 후, 한번의 식각으로 개구부를 형성한 후, 물질층을 습식식각해내어 개구부 내부에 절연막으로 이루어진 핀 모양을 이용하여 커패시터의 면적을 증가시키는 것으로서, 종래의 핀 구조보다 간단한 공정으로 실현할 수 있다.
제 2a 도 내지 제 2c 도는 상기 WSTC 셀의 제조방법을 설명하기 위한 단면도들이다.
제 2a 도를 참조하면, 반도체기판(40) 상에 필드산화막(42)을 형성하는 제1 공정, 결과물 전면에 얇은 열산화막을 침적하여 게이트절연막(44)을 형성하는 제2 공정, 상기 게이트절연막 상에 다결정실리콘을 침적한 후 패터닝하여 게이트전극(46)을 형성하는 제3 공정, 상기 게이트전극의 측벽에 스페이서(48)를 형성하는 제4 공정, 및 상기 결과물 상에 절연 층과 식각저지층으로 사용될, 예컨대 실리콘질화물로 이루어진 제1 물질층(50, 54 및 58)과, 예컨대 HTO와 같은 산화물로 이루어진 제2 물질층(52, 56 및 60)을 교대로 적층 하는 제5 공정으로 진행된다.
제 2b 도를 참조하면, 통상의 사진식각 공정으로 상기 적층된 층들의 소정 부위를 차례로 식각하여 기판을 노출시키는 개구부(62)를 형성하는 제1 공정, 상기 개구부가 형성된 결과물 전면에 산화막 에칭액을 이용하여 개구부 측면의 제2 물질층(52 및 56)의 일부를 식각해 내어 제1 물질층인 실리콘질화막이 핀 모양을 갖도록 하는 제2 공정으로 진행된다.
제 2c 도를 참조하면, 결과물에 불순물이 도우프된 다결정실리콘을 적층 하여 제1 도전층(64)을 형성하는 제1 공정, 상기 다결정실리콘층을 식각하여 스토리지전극을 패터닝하는 제2 공정, 결과물에 유전체막(66)을 형성하는 제3 공정, 및 플레이트전극(68)을 형성하는 제4 공정으로 진행함으로써 WSTC 셀을 완성한다.
상기 WSTC 셀의 제조방법에 따르면, 종래의 핀 구조에 비해 공정단계를 단순화 할 수 있으나, 다음과 같은 문제점이 있다.
첫째, 개구부의 안쪽에서 핀 모양이 이루어지므로, 이웃하는 커패시터와의 간격(Space)을 조절하기가 어렵고, 둘째, 개구부의 크기에 대한 공정 마진(margin)이 매우 부족하다.
셋째, 커패시터 형성을 위해 1) 개구부 형성, 2) 스토리지전극층 형성, 3) 플래이트전극층 형성의 3단계의 마스크 및 사진 공정이 필요하다. 특히 개구부(제 2B 도의 참조부호 62) 형성 및 스토리지전극층 형성을 위한 사진공정은 매우 정교하게 진행되어야 하며, 충분한 커패시턴스를 얻기 위하여 스토리지전극층을 크게 형성할 경우, 이웃하는 스토리지 전극 층과의 단락(short)을 유발하는 문제가 발생하게 된다. 이러한 문제를 개선하기 위하여 스토리지 전극간의 간격을 충분히 떨어뜨릴 경우에는 주어진 셀 면적에서 충분한 용량의 커패시턴스를 얻지 못하게 된다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위한 것이다.
본 발명의 목적은 사진공정을 줄여 단순화할 수 있는 반도체 메모리 창치를 제공함에 있다.
본 발명의 다른 목적은 스토리지전극을 자기정합적으로 형성하여 공정마진을 향상시킬 수 있는 반도체 메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 셀 커패시턴스를 증가시킬 수 있는 반도체 메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 상기 메모리장치의 적합한 제조방법을 제공함에 있다.
상기 본 발명의 목적들을 달성하기 위한 반도체 메모리장치는, 반도체기판 상에 형성되며, 트랜지스터의 소오스 영역과 접속하는 매몰콘택 ; 및 상기 매몰콘택과 접속하며, 그 입구는 좁고, 그 내부는 비어 있는 병 모양의 스토리지전극을 구비하는 것을 특징으로 한다.
본 발명의 의한 반도체 메모리장치에 있어서, 상기 매몰콘택과 병모양의 스토리지전극 사이에 형성된 다수개의 핀 구조를 더 구비하는 것이 바람직하다.
상기 본 발명의 또 다른 목적을 달성하기 위한 반도체 메모리장치의 제조방법은, 반도체기판 상에 절연 층을 형성하는 제1 공정 ; 상기 절연층 상에 제1 물질층, 제1 도전층, 제2 물질층 및 제3 물질층을 차례로 형성하는 제2 공정 ; 소오스 영역 상의 상기 제 3 물질층 및 제2 물질층을 이방성식각하여 개구부를 형성하는 제3 공정 ; 상기 개구부를 통하여 상기 제2 물질층의 측벽을 선택적으로 소정량등방성 식각하는 제4 공정 ; 식각된 제2 물질층 및 제3 물질층의 전 표면에 제2 도전층을 형성하는 제5 공정 ; 상기 제3 물질층 상의 제2 도전층을 식각하는 제6 공정 ; 상기 제3 물질층 및 제2 물질층을 제거하는 제7 공정 ; 결과물 전면에 제3 도전층을 형성하는 제8 공정 ; 및 상기 제1 물질층이 노출될 때까지 상기 제3 도전층 및 제1 도전층을 이방성식각함으로써, 각 셀 단위로 분리되는 병모양의 스토리지전극을 형성하는 제9 공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 반도체 메모리장치의 제조방법에 있어서, 상기 제7 공정 후에, 소오스 영역 상의 상기 제2 도전층, 제1 도전층, 제1 물질층 및 절연 층을 식각하여 매몰접촉창을 형성하는 공정을 더 포함하는 것이 바람직하다.
상기 제1 및 제3 물질층은 실리콘질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성되는 것이 바람직하다.
상기 제2 물질층은, 상기 제1 및 제3 물질층과는 소정의 건식식각에 대한 식각선택비는 낮고, 소정의 습식식각에 대한 식각선택비는 큰 물질로 형성되는 것이 바람직하다.
더욱 바람직하게는, 상기 제2 물질층은 고온산화막(HTO), 저온산화막(LTO), 보론--인을 포함한 실리콘(BPSG) 및 기타 산화막 중의 어느 한 물질로 형성한다.
상기 제2 도전층은 500 ∼ 1,000Å정도, 상기 제3 도전층은 2,000Å이상의 두께로 형성되는 것이 바람직하다.
상기 제3 및 제9 공정은 건식식각을, 상기 제4 공정은 습식식각 방법을 사용하여 진행되는 것이 바람직하다.
상기 제1 물질층과 제1 도전층 사이에 도전층과 물질층을 교대로 다수층 형성한 후, 상기 제9 공정에서 물질층만을 제거함으로써 상기 병모양의 스토리지전극 하부에 핀 구조의 스토리지전극을 더 형성하는 것이 바람직하다.
본 발명에 따르면, 스토리지전극이 가운데가 불룩한 병과 같은 모양을 하고 있어서, 스토리지전극의 외부면적뿐만 아니라 내부면적까지 유효 커패시터 면적으로 활용할 수 있으므로, 충분한 셀 커패시턴스를 확보할 수 있을 뿐만 아니라, 1) 개구부 형성, 2) 플레이트전극 형성의 2단계의 사진공정만이 필요하며, 스토리지전극층은 사진 공정히 없이 적층 및 식각만으로 형성되므로, 마스크의 수 및 사진공정 횟수를 최소화 할 수 있다. 또한, 개구부의 스토리지전극이 자기정합적으로 형성되므로 공정마진을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 제 3 도는 본 발명에 의한 메모리장치를 도시한 단면도이고, 제 4A 도 내지 제 4G 도는 본 발명의 일 실시 예에 의한 제조 방법을 설명하기 위한 단면도들이다.
[구조]
제 3도는 본 발명에 의한 반도체 메모리장치의 단면을 도시한 단면도로서, 도면 참조부호 70은 반도체기판을, 72 및 74는 절연 층을, 80-은 스토리지전극을, 82는 유전체막을, 84는 플레이트전극을 각각 나타낸다.
제 3 도를 참조하면, 본 발명에 따른 반도체 메모리장치는, 반도체기판의 소오스 영역(도시되지 않음)과 접속하는 매몰콘택과, 상기 매몰콘택과 접속되며, 그 입구는 좁고 그 내부가 비어 있는 병모양의 스토리지전극을 구비하고 있다. 따라서, 스토리지전극의 내부뿐만 아니라, 외부까지도 유효 커패시터 면적으로 활용할 수 있으므로, 셀 충분한 커패시턴스를 확보할 수 있다. 또한, 상기 병모양의 스토리지전극의 하부에 다수 개의 핀 구조를 구비하여 병모양의 스토리지전극 하부까지도 유효면적으로 활용할 수 있다.(제 5 도 참조)
[제조방법]
제 4a 도 내지 제 5도는 본 발명의 바람직한 실시 예에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 도시한 단면도들로서, 트랜지스터를 형성하는 방법이 본 발명의 주된 내용이 아니므로, 종래의 방법에서 설명한 것과 동일한 방법을 사용하며, 제 4a 도 이후부터 트랜지스터 형성까지의 공정에 대한 도시는 생략한다.
[제 1 실시예]
제 4a 도 내지 제 4g 도는 본 발명의 제1 실시 예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제 4a 도는 반도체기판 상에 스토리지전극을 형성하기 위한 소정의 적층구조 및 개구부(112)를 형성하는 단계를 도시한 단면도이다.
이는, 통상의 공정에 의해 트랜지스터가 형성된 반도체기판의 결과물 상에, 절연층(102)을 형성하는 제1 공정, 상기 절연층 상에 제1 물질층(104)을 형성하는 제2 공정, 그 위에 제1 도전층(106)을 형성하는 제3 공정, 상기 제1 도전층 상에 제2 물질층(108)을 형성하는 제4 공정, 상기 제2 물질층 상에 제3 물질층(110)을 형성하는 제5 공정, 상기 제3 물질층 상에 감광막을 도포한 후 각 셀단위로 한정되도록 상기 감광막을 패터닝하여 감광막패턴(도시되지 않음)을 형성하는 제6 공정 및 상기 감광막패턴을 식각마스크로 하여 상기 제3 물질층(110) 및 제2 물질층(108)을 이방성 식각함으로써 개구부(112)를 형성하는 제7 공정으로 진행한다.
상기 절연층(102)은, 예컨대 고온산화막(HTO)을 2,000Å 정도의 두께로 형성한다.
상기 제1 및 제3 물질층(104 및 110)은 동일한 물질로, 예컨대 실리콘질화막(Silicon Nitride ; SiN), 또는 실리콘 산질화막(Silicin OxyNitride SiON)을 500 ∼ 1,000Å정도의 두께로 형성한다.
상기 제1 도전층(106)은, 예컨대 1,000Å 정도 두께의 불순물이 도우프딘 다결정실리콘으로 형성된다.
상기 제1 물질층은(108), 상기 제1 및 제3 물질층(104 및 110)을 형성하는 물질과는 소정의 건식식각에 대해 식각선택비가 매우 낮고, 반면 소정의 습식식각에 대한 식각선택비는 매우 높은 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제1 및 제3 물질층(104 및 110)을 실리콘질화막으로 형성할 경우, 상기 제2 물질층은 고온산화막(HTO), 저온산화막(LTO) 또는 보론-인을 포함한 실리콘(BPSG)과 같은 산화막 계열로 형성하는 것이 바람직하다.
개구부(112)를 형성하는 상기 제7 공정은, 후속 공정을 위하여 과도식각(over etch)을 충분히 해주는 것이 바람직한데, 그렇게 하더라도 제1 및 제2 물질층과 제1 도전층(106)의 식각선택비가 매우 크므로, 상기 제1 도전층이 식각마스크로 적용하여, 상기 절연층(102)이 침식되는 문제는 발생하지 않는다.
제 4b도는 개구부의 변형된 모양(112′)을 형성하는 단계를 도시한 단면도이다.
이는, 감광막패턴을 제거하는 제1 공정, 완충 산화막 에칭액(Buffered Oxide Etchant ; BOE ; NH4F와 HF를 적절한 비율로 혼합한 용액)과 같은 산화물 에칭액을 사용하여, 상기 개구부(제 4A 도의 112)에 의해 노출된 상기 제2 물질층(108)을 소정량 등방성식각하는 제2 공정으로 진행된다.
상기 제2 공정은, 실리콘질화막과 고온산화막 사이의 매우 낮은 건식식각 선택비와, 매우 높은 습식식각 선택비를 이용한 것으로, 상기 공정을 완료할 경우 제 4B도에 도시된 바와 같이, 개구부의 입구는 작은 채로 유지되나, 그 안쪽은 넓어져 마치 병(bottle)과 같은 모양을 하게 된다.
사이 제2 공정은, 상기 감광막패턴을 제거한 후 제2 물질층(108)을 습식식각하는 것과 달리, 제2 물질층(108)을 습식식각한 후 감광막패턴을 제거하는 공정으로 진행될 수도 있다.
제 4c 도는 제2 도전층(114)을 형성하는 단계를 도시한 단면도이다.
이는, 결과물 상에, 예컨대 불순물이 오우프된 다결정실리콘을 침적함으로써 이루어진다. 이 공정에 의해 제3 물질층(110)의 위뿐만 아니라, 개구부의 내부에서도 제2 도전층이 형성된다. 이때, 상기 제2 도전층은 500 ∼ 1,000Å정도의 두께로 두껍지 않도록 형성하는 것이 바람직하다.
제 4d 도는 제2 도전층 패턴(114) 및 제2 개구부(116)를 형성하는 공정을 도시한 단면도이다.
이는, 제2 도전층(114) 및 제1 도전층(106)을 건식식각하는 제1 공정, 및 제1 물질층(104) 및 절연층(102)을 식각하는 공정으로 진행된다.
먼저, 이방성식각으로 제1 및 제2 도전층을 식각하면, 제3 물질층(110) 상에 형성된 제2 도전층이 식각되는데, 이때 개구부에 의해 노출된 부분의 제2 도전층 및 제1 도전층도 함께 제거되고, 개구부 내부를 둘러싼 제2 도전층은 그대로 남게 된다.
다음에, 제3 물질층(11)과 제2 물질층(제 4C 도의108)을 이방성식각하는데, 이때 이 두 물질층은 서로 건식식각 선택비가 낮기 때문에 하나의 장비에서 진행할 수 있다.
상기 제3 물질층(110) 및 제2 물질층(제 4C 도의 108)은 각각 실리콘질화막 및 고온산화막으로써, 제1 물질층(104) 및 절연층(102)과 동일한 물질이므로, 상기의 이방성식각 공정시 개구부에 의해 노출된 부분의 제1 물질층(104) 및 절연층(102)도 함께 식각되어 제2 개구부(116)가 형성된다.
제 4e 도는 제3 도전층(118)을 형성하는 단계를 도시한 단면도로서, 결과물 상에 불순물이 도우프된 다결정실리콘을 적층 하여 제3 도전층(118)을 형성한다.
상기 제3 도전층(118)은 2,000Å 이상으로 두껍게 형성하는 것이 바람직한데, 두께가 얇을 경우, 상기 제2 개구부를 완전하게 매립시키지 못하게 된다.
제 4f 도는 스토리지전극층(120) 형성을 완료한 단계를 도시한 단면도로서, 결과물 상에 사진 공정이 필요없이 불순물이 도우프된 다결정실리콘으로 구성된 제1, 제2 및 제3 도전층(106, 114 및 118)을 건식식각함으로써 스토리지전극층(120)을 형성한다.
상기 도전층들을 건식식각하면, 소정의 패턴(120)을 제외한 나머지 부분의 다결정실리콘은 식각되어 제거되며, 이때 스토리지전극층의 상부는 제3 도전층(118)이 상, 하면에 모두 적층 되어 두께가 두 배가되고, 그 하면의 제3 도전층은 식각되지 않고 남게 되며, 개구부에 의해 노촐된 부분의 제3 도전층은 개구부 내부에 완전히 매립되므로, 그 두께가 매우 커서 식각되지 않고 남게 된다.
이 공정에 의해, 상부는 제3 도전층(118), 측면과 하부는 제3 도전층(118)과 제2 도전층(114) 및 제1 도전층(106)으로 둘러싸인 스토리지전극층(120)이 형성된다.
제 4g 도는 유전체막(122) 및 플레이드전극(124)을 형성하여 커패시터를 완성하는 단계를 도시한 단면도이다.
이는, 스토리지전극(120)이 형성된 결과물의 전면에 고우전물질을 도포하여 유전체막(122)을 형성하는 제1 공정 및 결과물 상에, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 침적하여 플레이트전극(124)을 형성하는 제2 공정으로 진행된다. 이 공정에 의해, 내부가 비어 있는 병과 같은 구조의 커패시터가 완성된다.
[제2 실시예]
제 5 도는 본 발명의 제2 실시 예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이다.
제 5 도를 참조하면, 제1 물질층(104)과 제1 도전층(제 4A 도의 106) 사이에, 물질층과 도전층을 교대로 다수회 적층한 후, 상기 물질층만을 식각해내면, 도시된 바와 같이, 병모양의 스토리지전극(120)의 하부에 핀 구조의 스토리지전극(130)을 더 형성할 수 있다. 따라서, 제1 실시 예에서 형성된 스토리지전극의 하부까지도 유효 커패시터 면적으로 활용할 수 있으므로, 셀 커패시턴스를 더 증가시킬 수 있다.
이상 실시 예에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 내부가 비어 있는 병과 같은 구조의 스토리지 전극 층을 형성함으로써, 스토리지 전극층의 내부와 외부 모두를 유효 커패시터면적으로 사용하므로 충분한 커패시턴스를 얻을 수 있으며, 둘째, 커패시터 제조를 위해 세 개의 포토마스크 및 세 번의 사진 공정이 필요하던 종래의 방법과는 달리, 두 개의 포토마스크 및 두 번의 사진공정만으로 실현할 수 있으므로, 제조원가를 현저하게 줄일 수 있고, 제조공정도 단순화할 수 있으며, 셋째, 스토리지전극 형성을 위한 사진 공정이 제거되므로, 불량발생율이 적고, 스토리지전극과 매몰콘택이 서로 자기정합적으로 형성되므로 공정마진을 증가시킬 수 있으며, 넷째, 모든 도전층 건식식각 및 절연층의 습식식각시 식각종료점을 명확히 구분할 수 있으므로 공정이 용이하다.
본 발명은 상기 실시 예에 한정되지 않으며, 예컨대 스토리지전극의 내부 측벽을 크게 하는 등의 많은 변형이 본 발명의 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 실시 가능함은 명백하다.
Claims (8)
- 반도체기판 상에 절연층을 형성하는 제1 공정 ; 상기 절연층 상에 제1 물질층, 제1 도정층, 제2 물질층 및 제3 물질층을 차례로 형성하는 제2 공정 ; 소오스 영역 상의 상기 제 3 물질층 및 제2 물질층을 이방성식각하여 개구부를 형성하는 제3 공정 ; 상기 개구부를 통하여 상기 제2 물질층의 측벽을 선택적으로 소정량등방성 식각하는 제4 공정 ; 식각된 제2 물질층 및 제3 물질층의 전 표면에 제2 도전층을 형성하는 제5 공정 ; 상기 제3 물질층 상의 제2 도전층을 식각하는 제6 공정 ; 상기 제3 물질층 및 제2 물질층을 제거하는 제7 공정 ; 결과물 전면에 제3 도전층을 형성하는 제8 공정 ; 및 상기 제1 물질층이 노출될 때까지 상기 제3 도전층 및 제1 도전층을 이방성식각함으로써, 각 셀 단위로 분리되는 병모양의 스토리지전극을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제7 공정 후에, 소오스 영역 상의 상기 제2 도전층, 제1 도전층, 제1 물질층 및 절연 층을 식각하여 매몰접촉창을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제3 물질층은 실리콘질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 제2 물질층은, 상기 제1 및 제3 물질층과는 소정의 건식식각에 대한 식각선택비는 낮고, 소정의 습식식각에 대한 식각선택비는 큰 물질로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 4 항에 있어서, 상기 제2 물질층은 고온산화막(HTO), 저온산화막(LTO), 보론-인을 포함한 실리콘(BPSG) 및 기타 산화막 중의 어느 한 물질로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제2 도전층은 500 ∼ 1,000Å정도, 상기 제3 도전층은 2,000Å이상의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제3 및 제9 공정은 건식식각을, 상기 제4 공정은 습식식각 방법을 사용하여 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 제1 물질층과 제1 도전층 사이에 도전층과 물질층을 교대로 다수층 형성한 후, 상기 제9 공정에서 물질층만을 제거함으로써 상기 병모양의 스토리지전극 하부에 핀 구조의 스토리지전극을 더 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013965A KR0168335B1 (ko) | 1995-05-30 | 1995-05-30 | 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013965A KR0168335B1 (ko) | 1995-05-30 | 1995-05-30 | 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043219A KR960043219A (ko) | 1996-12-23 |
| KR0168335B1 true KR0168335B1 (ko) | 1998-12-15 |
Family
ID=19415951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013965A KR0168335B1 (ko) | 1995-05-30 | 1995-05-30 | 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168335B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537195B1 (ko) * | 1998-06-29 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 커패시터 제조방법 |
-
1995
- 1995-05-30 KR KR1019950013965A patent/KR0168335B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043219A (ko) | 1996-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960005251B1 (ko) | 반도체 메모리장치의 제조방법 | |
| US5432116A (en) | Method for the fabrication of dynamic random access memory capacitor | |
| US6459116B1 (en) | Capacitor structure | |
| KR960009998B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR0138317B1 (ko) | 반도체장치 커패시터 제조방법 | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| KR0168335B1 (ko) | 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 | |
| JP2000022099A (ja) | Ｄｒａｍセルキャパシタ及びその製造方法 | |
| KR960001331B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR0168336B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR0165382B1 (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR960003499B1 (ko) | 반도체메모리장치 및 그 제조방법 | |
| KR0166038B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR960013644B1 (ko) | 캐패시터 제조방법 | |
| KR0132747B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR950008248B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0150686B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0165503B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| KR100287165B1 (ko) | 반도체 메모리 장치의 커패시터 제조방법 | |
| KR940006677B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| KR960016246B1 (ko) | 적층 캐패시터 제조방법 | |
| KR970010773B1 (ko) | 디램(dram) 제조 방법 | |
| KR100252542B1 (ko) | 디램셀저장전극제조방법 | |
| KR0166495B1 (ko) | 반도체소자의 저장전극 제조방법 | |
| KR0166029B1 (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050909 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |