KR940006677B1 - 반도체 메모리 장치의 캐패시터 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 단면구조도.
제2도는 본 발명에 따른 제조공정도.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로서, 특히 다이나믹 랜덤 억세스 메모리 셀의 캐패시터 제조방법에 관한 것이다. 일반적으로 다이나믹 랜덤 억세스 메모리 셀(Dynamic Random Access Memory Cell)은 하나의 트랜지스터와 하나의 캐패시터를 단위셀로 하며 상기 캐패시터의 용량에 따라 메모리 셀의 동작 특성이 좌우된다. 반도체 장치가 점차 고집적화 되어 감에 따라 제한된 좁은 면적내에서 최대의 캐패시턴스를 확보하기 위한 노력들이 경주되고 있다. 그중 상기 캐패시터를 반도체 기판표면상에 3차원화하여 캐패시터의 표면적을 증가시킨 것으로 스택 캐패시터 및 그의 변형된 구조가 제안되었다. 종래의 스택 캐패시터의 구조 및 제조방법이 IEDM(International Electron Devices Meeting, 1990년도 PP651∼654)지에 개시되어 있다.
상기한 종래의 스택 캐패시터는 제한된 면적내에서 충분한 캐패시턴스를 확보할 수 없다는 문제점이 있었다.
따라서 본 발명의 목적은 반도체 메모리 장치의 캐패시터 제조방법에 있어서 캐패시턴스가 증대된 스택캐패시터를 제공함에 있다.
상기한 본 발명의 목적을 달성하기 위하여 스택 캐패시터의 스토리지 전극내에 소정 갯수의 벽을 형성하여 캐패시터의 면적을 증가시킴을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제1도는 본 발명에 따른 디램셀의 단면구조도이다. 필드 산화막(3)이 형성된 반도체 기판(1) 상면에 게이트 산화막(5)을 중간층으로 하는 게이트(7)와, 소정의 확산영역과 접촉되고 제1 및 제2절연막(9,11)을 중간층으로 하여 소정 갯수의 벽을 갖는 스토리지전극(21,25)과, 상기 스토리지 전극 표면의 유전막(27)을 중간층으로 하는 플레이트 전극(29)을 도시하고 있다.
제2(a)=(e)도는 본 발명에 따른 디램셀의 제조공정도로서, 상기 제1도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다. 상기 제2(a)도에서 필드산화막(3)이 형성된 반도체 기판(1) 상면에 게이트 산화막(5)을 중간층으로 하는 게이트(7)를 형성한후 기판상면에 제1BPSG(Boro-Phospho Silicate Glas)막(9)과 질화막(Si3N4)(11)을 순차적으로 형성한다. 그 다음 소정의 확산영역 상면의 질화막(11) 및 제1BPSG막(9)을 식각하여 제1개구부(13)를 형성한다. 상기 제2(b)도에서 상기 기판 상면에 상기 개구부(13)가 충분히 덮힐때까지 제1다결정 실리콘층(15)을 형성하고, 그 상면에 제2BPSG막(17)을 형성한다. 상기 제2(c)도에서 상기 제2BPSG막(17)상면에 소정의 패턴을 갖는 마스크를 형성한후 사진식각 공정을 실시하여 제2개구부(19)를 형성한다 그 다음 상기 기판(1) 상면에 상기 제1개구부에 이웃하는 두 게이트상부에 걸치는 패턴을 갖는 마스크를 형성한 후 사진식각 공정으로 상기 질화막(11) 상면의 제2BPSG막(10) 및 제1다결정 실리콘층을 식각하여 제1다결정 실리콘층 패턴(21)을 형성한다. 상기 제2(d)도에서 상기 기판(1) 상면에 제2다결정 실리콘층(23)을 침적한다. 그 다음 상기 제2(e)도에서 상기 기판(1) 상부로부터 이방성 식각을 실시하여 상기 기판(1) 상면의 제2다결정 실리콘층을 식각함으로써 상기 제2개구부(19)를 갖는 제2BPSG막(17)의 측벽에 제2다결정 실리콘층벽(25)을 형성한다. 그후 통상의 공정으로 유전막과 제3다결정 실리콘층을 형성하여 스택 캐패시터를 완성한다.
상술한 바와같이 본 발명은 반도체 메모리 장치의 캐패시터 제조방법에 있어서 제1개구부가 형성된 기판상면에 제1다결정 실리콘층과 소정의 절연막을 순차적으로 형성한 후 상기 절연막의 소정영역을 식각하여서 12개구부를 갖는 절연막 패턴물을 형성하고, 그다음 상기 절연막 패턴물의 측벽에 인접하는 제2다결정실리콘층벽을 형성하여 스토리지 전극을 완성함으로써 캐패시터의 면적을 대폭 증대시키는 효과가 있다. 그결과 캐패시턴스가 대폭 증대되어 우수한 동작 특성을 갖는 디램셀을 얻을 수 있다.
Claims (5)
- 제1도전형의 반도체 기판상에 필드산화막과 제2도전형의 확산영역 및 게이트를 구비하는 반도체 메모리 장치의 캐피시터 제조방법에 있어서, 상기 기판 상면에 제1 및 제2절연막을 순차적으로 형성하여 평탄화한 후 상기 기판표면이 노출될때까지 소정의 확산영역 상면에 해당하는 제1 및 제2절연막을 식각하여 제1개구부를 형성하는 제1공정과, 상기 제1개구부가 충분히 덮히도록 제1도전층을 형성하여 평탄화시킨후 그 상면에 제3절연막을 형성하는 제2공정과, 상기 제3절연막 상면에 제1마스크 패턴을 형성하여 상기 제1도전층 표면이 노출될때까지 상기 제3절연막을 식각하여 제2개구부를 형성하고 상기 제2개구부영역을 포함하는 제2마스크 패턴을 형성하여 상기 제2절연막 표면이 노출될때까지 상기 제3절연막 및 제1도전층을 식각하는 제3공정과, 상기 기판 표면에 제2도전층을 형성한후 이방성 식각 공정을 실시하여 상기 제2개구부의 측벽 및 제3절연막과 제1도전층의 측벽에 인접하는 벽을 형성하는 제4공정과, 상기 기판 표면에 제4절연막과 제3도전층을 적층하는 제5공정을 순차적으로 구비함을 특징으로 하는 반도체메모리 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 및 제3절연막이 BPSG막임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2절연막이 절화막임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1, 제2 및 제3도전층이 각각 다결정 실리콘층임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 제 4절연막이 유전막임을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014267A KR940006677B1 (ko) | 1991-08-19 | 1991-08-19 | 반도체 메모리 장치의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014267A KR940006677B1 (ko) | 1991-08-19 | 1991-08-19 | 반도체 메모리 장치의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930005264A KR930005264A (ko) | 1993-03-23 |
| KR940006677B1 true KR940006677B1 (ko) | 1994-07-25 |
Family
ID=19318750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910014267A KR940006677B1 (ko) | 1991-08-19 | 1991-08-19 | 반도체 메모리 장치의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006677B1 (ko) |
-
1991
- 1991-08-19 KR KR1019910014267A patent/KR940006677B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005264A (ko) | 1993-03-23 |
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