KR930005264A - 반도체 메모리 장치의 캐패시터 제조방법 - Google Patents

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KR930005264A
KR930005264A KR1019910014267A KR910014267A KR930005264A KR 930005264 A KR930005264 A KR 930005264A KR 1019910014267 A KR1019910014267 A KR 1019910014267A KR 910014267 A KR910014267 A KR 910014267A KR 930005264 A KR930005264 A KR 930005264A
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최원택
양수길
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김광호
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

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Abstract

내용 없음.

Description

반도체 메모리 장치의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 단면구조도,
제2도는 본 발명에 따른 제조공정도.

Claims (5)

  1. 제1도전형의 반도체 기판상에 필드산화막과 제2도전형의 확산영역 및 게이트를 구비하는 반도체 메모리 장치의 캐패시터 제조방법에 있어서, 상기 기판 상면에 제1 및 제2절연막을 순차적으로 형성하여 평탄화한 후 상기 기판표면이 노출될때까지 고정의 확산영역 상면에 해당하는 제1 및 제2절연막을 식각하여 제1개구각을 형성하는 제1공정과, 상기 제1개구부가 충분히 덮히도록 제1도전층을 형성하여 평탄화시킨 후 그 상면에 제3절연막을 형성하는 제2공정과, 상기 제3절연막 상면에 제1마스크 패턴을 형성하여 상기 제1도전층 표면이 노출될때까지 상기 제3절연막을 식각하여 제2개구부를 형성하고 상기 제2개구부 영역을 포함하는 제2마스크 패턴을 형성하여 상기제2절연막 표면이 노출때때까지 상기 제3절연막 및 제1도전층을 식각하는 제3공정과, 상기 기판 표면에 제2도전층을 형성한후 이방성 식각 공정을 실시하여 상기 제2개구부의 측벼 및 제3절연막과 제1도전층의 측벽에 인접하는 벽을 형성하는 제4공정과, 상기 기판 표면에 제4절연막과 제3도전층을 적층하는 제5공정을 순차적으로 구비함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제3절연막이 BPSG막임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
  3. 제1항에 있어서 상기 제2절연막이 질화막임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3 도전층이 각각 다결정 실리콘층임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제4절연막이 유전막임을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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