KR0146256B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층 및 제1절연막을 형성하고 그 상부에 상기 반도체기판에 콘택된 제1도전층을 형성한 다음, 상기 제1도전층 상부에 제2절연막과 제2도전층을 형성하고 콘택마스크보다 크게 형성된 마스크를 이용하여 상기 제2도전층과 일정두께의 제2절연막을 식각한 다음, 저장전극마스크를 이용한 식각공정으로 상기 제1절연막을 노출시키고 전체표면상부에 제2도전층을 형성한 다음, 이를 이방성식각하여 제2도전층 스페이서를 형성하고 상기 제2,1 절연막을 제거하여 표면적이 증가된 저장전극을 형성한 다음, 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 하부절연층

15 : 제1절연막 16 : 콘택홀

17 :제1다결정실리콘막 19 : 제2절연막

21 : 제2다결정실리콘막 23 : 제1감광막패턴

25 : 제2감광막패턴 27 : 제3다결정실리콘막

29 : 저장전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기 위하여 식각선택비를 이용한 식각공정과 스페이서 형성공정을 이용하여 저장전극의 표면적을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 스택형등의 형상으로 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 한다.

그리고, 스택(stack)형 또른 실린더형으로 저장전극을 형성하고 유전체막과 플레이트전극을 형성하여 캐패시터를 형성하였다. 그러나, 반도체소자가 고집적됨에 따른 충분한 정전용량을 가질 수 없어 반도체소자의 고집적화를 어렵게 하고 이에 따른 반도체소자의 신뢰성을 저하시키는 문제점이 있다.

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여, 식각선택비를 이용한 식각공정과 스페이서 형성공정을 이용하여 저장전극의 표면적을 증가시키고 후공정에서 유전체막과 플레이트전극을 형성함으로써 반도체소자의 고직접화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막과 하부절연층을 콘택마스크를 이용한 식각공정으로 순차적으로 식각하여 반도체기판의 저장전극 콘택으로 예정되어있는 부분을 노출시키는 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 반도체기판에 접속되는 제1도전층을 상기 구조의 전표면에 형성하는 공정과, 상기 제1도전층의 상부에 제2절연막과 제2도전층을 순차적으로 형성하는 공정과, 상기 제2도전층 상부에 제1감광막패턴을 형성하되, 제1감광막패턴이 오픈시키는 지역이 상기 콘택홀보다는 크고, 저장전극 패턴닝용 마스크보다는 작도록 형성하는 공정과, 상기 제1감광막패턴을 마스크로 하여 노출되어있는 상기 제2도전층을 식각하여 제2절연막을 노출시키는 제2도전층 패턴을 형성하는 공정과, 상기 노출되어있는 제2절연막의 일부 두께를 식각하여 홈을 형성하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 상기 제2도전층과 제2절연막 상에 저장전극 패턴닝 마스크인 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 하여 노출되어있는 제2도전층 및 제2절연막을 순차적으로 제거하여 상기 제1절연막을 노출시키는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 제3도전층을 형성하는 공정과, 상기 제3도전층을 전면 이방성식각하여 제3도전층 패턴으로된 스페이서를 형성하는 공정과, 상기 제2 및 제1 절연막을 제거하여 제1,제2 및 제3도전층 패턴으로된 표면적이 증가된 저장전극을 형성함에 있다.

또한 본원발명의 다른 특징은, 표면적이 증가된 저장전극을 형성하는 반도체소자의 캐패시터 제조방법에 있어서, 상기 제1,2,3 도전층은 단차피복비가 우수한 도전체로 형성되는 것과, 상기 제1감광막패턴은 상기 콘택마스크보다 크고 상기 저장전극마스크보다 작게 형성되는 것과, 상기 제2감광막패턴은 저장전극마스크를 이용한 식각공정으로 형성되는 것과, 상기 제2감광막패턴을 이용한 식각공정은 상기 제1절연막을 식각장벽으로하여 실시되는것과, 상기 제2,1 절연막 제거공정은 상기 제3,2,1 도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1a도를 참조하면, 소자의 하부 구조물, 예를 들어 소자분리절연막(도시 안됨), 게이트전극(도시 안됨) 및 불순물 확산영역(도시 안됨)등이 형성되어 있는 반도체기판(11) 상부에 하부절연층(13)을 형성한 후, 상기 하부절연층(13) 상부에 하부절연막과는 다른 물질로된 제1절연막(15)을 형성한다. 그리고, 콘택마스크(도시 안됨)를 이용한 식각공정으로 상기 제1절연막(15) 및 하부절연층(13)을 순차적으로 식각하여 상기 반도체기판(11)에서 저장전극 콘택으로 예정된 부분을 노출시키는 콘택홀(16)을 형성한다. 그후, 상기 콘택홀(16)을 통하여 반도체기판(11)에 접속되는 제1다결정실리콘막(17)을 형성한다. 이때, 제1다결정실리콘막(17)은 도전층으로서, 폴리사이드 또는 이와 유사한 전도물질로 형성할 수도 있다.

그리고, 상기 제1다결정실리콘막(17) 상부에 제2절연막(19)을 형성하고, 상기 제2절연막(19) 상부에 제2다결정실리콘막(21)을 형성한다. 그리고, 상기 제2다결정실리콘막(21) 상부에 제1감광막패턴(23)을 형성한다. 이때, 상기 제1감광막패턴(23)은 그 오픈시키는 영역이 상기에서의 콘택마스크 보다는 크고, 저장전극 패턴닝용 마스크(도시 안됨)보다는 작게 형성된 것이다.

제1b도를 참조하면, 상기 제1감광막패턴(23)을 마스크로 하여 노출되어있는 제2다결정실리콘막(21)을 형성하고, 연속적으로 제2절연막(19)의 일정두께를 식각하여 완전히 제거되지 않도록 하여 상기 제1다결정실리콘막(17)이 노출되지 않도록 실시된 것이다.

그 다음에, 상기 제1감광막패턴(23)을 제거하고, 전체표면 상부에 저장전극 패턴닝용 마스크인 제2감광막패턴(25)을 형성한다. 이때, 상기 제2감광막패턴(25)은 상기 제1감광막패턴(23)을 이용한 식각공정에 의해 식각된 제2절연막(19) 부분을 매립하며 형성된 것이다.

제1c도를 참조하면, 상기 제2감광막패턴(25)을 마스크로 하여 노출되어있는 상기 제2다결정실리콘막(21), 제2절연막(19) 및 제1다결정실리콘막(17)을 순차적으로 식각 하여 상기 제1절연막(15)을 노출시킨다. 이때, 상기 제1절연막(15)이 식각장벽으로 사용된 것이다.

그 다음에, 상기 제2감광막패턴(25)을 제거하고, 전체표면상부에 제3다결정실리콘막(27)을 일정두께 형성한다.

제1d도를 참조하면, 상기 제3다결정실리콘막(27)을 전면 이방성식각하여 제3다결정실리콘막(27) 패턴을 스페이서 형상으로 형성하여, 상기 제 2 및 1 절연막(19,15)을 노출시킨 후, 상기 제2,1 절연막(19,15)을 제거하여 제1,2 및 3다결정실리콘막(17),(21),(27) 패턴으로된 표면적이 증가된 저장전극(29)을 형성한다. 이때, 상기 제2,1 절연막(19,15)은 상기 제1,2,3 다결정실리콘막(17,21,27)과의 식각선택비 차이를 이용한 습식방법으로 제거된 것이다. 여기서, 상기 습식방법은 HF 용액 또는 비.오.이(Buffered Oxide Etchanr; 이하 BOE 라 함) 을 이용하여 실시한 것이다.

후공정에서, 상기 저장전극(29) 표면에 유전체막(도시안됨)과 제4다결정실리콘막(도시안됨)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 다결정실리콘막등의 도전층으로서 플레이트전극으로 사용된 것이다. 여기서 상기 플레이트전극은 다결정실리콘, 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 단차피복성이 우수한 도전층 형성공정, 스페이서 형성공정 그리고 식각선택비 차이를 이용한 식각공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로서 고집적화에 충분한 정전용량을 가지는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 이점이 있다.

Claims (7)

1. 반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막과 하부절연층을 콘택마스크를 이용한 식각공정으로 순차적으로 식각하여 반도체기판의 저장전극 콘택으로 예정되어있는 부분을 노출시키는 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 반도체기판에 접속되는 제1도전층을 상기 구조의 전표면에 형성하는 공정과, 상기 제1도전층의 상부에 제2절연막과 제2도전층을 순차적으로 형성하는 공정과, 상기 제2도전층 상부에 제1감광막패턴을 형성하되, 제1감광막패턴이 오픈시키는 지역이 상기 콘택홀보다는 크고, 저장전극 패턴닝용 마스크보다는 작도록 형성하는 공정과, 상기 제1감광막패턴을 마스크로 하여 노출되어있는 상기 제2도전층을 식각하여 제2절연막을 노출시키는 제2도전층 패턴을 형성하는 공정과, 상기 노출되어있는 제2절연막의 일부 두께를 식각하여 홈을 형성하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 상기 제2도전층과 제2절연막 상에 저장전극 패턴닝 마스크인 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 하여 노출되어있는 제2도전층 및 제2절연막을 순차적으로 제거하여 상기 제1절연막을 노출시키는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 제3도전층을 형성하는 공정과, 상기 제3도전층을 전면 이방성식각하여 제3도전층 패턴으로된 스페이서를 형성하는 공정과, 상기 제2 및 제1 절연막을 제거하여 제1,제2 및 제3도전층 패턴으로된 표면적이 증가된 저장전극을 형성하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1,2,3 도전층은 단차피복비가 우수한 도전체로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1감광막패턴은 상기 콘택마스크보다 크고 상기 저장전극마스크보다 작게 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2감광막패턴은 저장전극마스크를 이용한 식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 제2감광막패턴을 이용한 식각공정은 상기 제1절연막을 식각장벽으로하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 제2,1 절연막 제거공정은 상기 3,2,1 도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
7. 제6항에 있어서, 상기 습식방법은 HF 또는 BOE 용액이 이용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.