KR0135692B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 64메가 디램급 이상의 초고집적 반도체 소자에 이용될 수 있도록 하기 위하여 식각베리어막을 저장전극 콘택홀을 형성하는 식각공정에서 돌출시키고, 이 돌출된 지역에 저장전극을 형성하여 캐패시터의 유효 표면적을 증대하는 반도체소자의 스택 캐패시터 제조방법이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술로 형성된 캐패시터를 도시한 단면도.

제2a도 내지 제2e도는 본 발명에 의해 스택 캐패시터를 제조하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 소자분리절연막 2 : 확산영역

3 : 게이트 전극 4 : 절연막 스페이서

5 : 제1절연막 6 : 제2절연막

7 : 콘택마스크 8 : 식각베리어막

9 : 제3절연막 10 : 제1다결정실리콘막

11 : 제4절연막 12 : 저장전극 마스크

13 : 제2다결정실리콘막 스페이서

14 : 유전체막 15 : 플레이트 전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 64메가 디램급 이상의 초고집적 반도체 메모리소자에 이용될 수 있는 스택 캐패시터 제조방법에 관한 것이다.

메모리소자가 집적화됨에 따라 캐패시터가 차지하는 면적이 감소되어 메모리소자에 필요한 캐패시터 용량이 줄어들게 된다. 그로 인하여 고집적화가 될수록 캐패시터 용량을 증대시킬 수 있는 여러가지 캐패시터 구조 예를들어 핀구조, 실린더구조, 스택구조등이 대두되었다.

제1도는 종래의 기술로 형성되는 캐패시터의 구조를 도시한 단면도로서, 반도체기판(100) 상부에 소자분리절연막(1)이 형성되고, 게이트전극(3), 소오스/드레인용 확산영역(2), 절연막 스페이서(4)이 구비되는 모스펫(MOSFET)이 형성되고, 전체적으로 제1절연막(5), 평탄화용 제2절연막(6), 제3절연막(24)이 적충되고, 저장전극 콘택홀을 통해 제1다결정실리콘막 패턴(25)과 제2다결정실리콘막 스페이서(26)로 이루어진 저장전극이 형성되고, 그 표면에 유전체막(27)과 플레이트 전극(28)이 형성됨을 도시한 것이다.

그러나, 상기한 구조는 캐패시터 용량을 증대시키기 위해서는 더욱 캐패시터의 단착 증대된느 문제가 발생된다.

따라서, 본 발명은 캐패시터의 단차를 줄이면서 동시에 부족한 유효면적을 증대시키기 위하여 식각베리어막을 저장전극 콘택홀을 형성하는 식각공정에서 돌출시키고, 이 돌출된 지역에 저장전극을 형성하여 캐패시터의 유효 표면적을 증대하는 반도체소자의 스택 캐패시터 제조방법을 제공하는데 그 목적이 있다.

본 발명에 의하면, 반도체소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 모스펫(MOSFET)을 형성하고, 전체적으로 제1절연막과 평탄화용 제2절연막을 적층하고, 저장전극 콘택마스크를 이용하여 예정된 콘택영역의 제2절연막을 식각하고 계속하고 제1절연막의 일정두께를 식각하여 흠을 형성하는 단계와, 전체적으로 식각베리어막과 제3절연막을 적충하는 단계와, 상기 제3절연막을 전면식각하여 상기 흠의 식각베리어막의 측벽에 제3절연막 스페이서를 형성하고, 노출된 식각베리어막을 식각하는 단계와, 노출된 평탄화용 제2절연막의 일정두께를 식각하여 콘택홀의 측벽에 식각베리어막 패턴의 상부가 돌출되게 하고, 그하부의 제1절연막을 식각하여 확산영역이 노출되는 콘택홀을 형성하는 단계와, 제1다결정실리콘막을 증착하고, 그 상부에 제4절연막을 두껍게 증착하는 단계와, 저장전극 마스크를 이용한 식각공정으로 노출된 제4절연막과 제1다결정실리콘막을 순차적으로 식각하여 제4절연막 패턴과 제1다결정실리콘막 패턴의 측벽에 제2다결정실리콘막 스페이서를 형성하여 제1다결정실리콘막 패턴과 제2다결정실리콘막 스페이서로 이루어진 저장전극을 형성하는 단계와, 상기 제4절연막 패턴을 식각하고, 저장전극의 표면에 유전체막과 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2a도는 상기 콘택마스크(7)를 제거한 후, 전체적으로 식각베리어막(8)과 제3절연막(9)을 형성한 상태의 단면도이다. 여기서 상기 식각베리어막(8)은 실리콘질화막으로, 상기 제3절연막(9)은 실리콘산화막으로 형성한다.

제2c도는 상기 제3절연막(9)과 식각베리어막(8)의 식각선택비를 이용하여 상기 제3절연막(9)을 전면식각하면 상기 흠920)의 식각베리어막(8)의 측벽에 제3절연막 스페이서(9')가 형성되고, 노출된 식각베리어막(8)을 식각하여 식각베리어막 패턴(8')를 형성하고, 계속하여 노출된 평탄화용 제2절연막(6)의 일정두께를 식각하여 상기 식각베리어막 패턴(8')의 상부가 돌출되게 하고, 노출된 제1절연막(4)을 식각하여 확산영역(2)이 노출되는 콘택홀(30)을 형성한 단면도이다.

제2d도는 저장전극용 제1다결정실리콘막(10)을 증착하고, 그 상부에 제4절연막(11)을 두껍게 증착하고, 그 상부에 저장전극 마스크(12)를 형성한 단면도이다.

제2e도는 노출된 제4절연막(11)과 제1다결정실리콘막(10)을 순차적으로 식각하여 제4절연막 패턴과 제1다결정실리콘막 패턴(10')을 형성한 후, 상기 저장전극 마스크(12)를 제거한 다음, 저장전극용 제2다결정실리콘막을 증착하고, 전면식각하여 상기 제4절연막 패턴과 제1다결정실리콘막 패턴(10')의 측벽에 제2다결정실리콘막 스페이서(13)를 형성하여 제1다결정실리콘막 패턴(10')과 제2다결정실리콘막 스페이서(13)으로 이루어진 저장전극을 형성하고, 상기 제4절연막 패턴을 제거하고, 상기 저장전극의 표면에 유전체막(14)와 플레이트전극(15)을 형성한 단면도이다.

상기한 본 발명에 의하면, 식각베리어막을 저장전극 콘택홀을 형성하는 식각공정에서 돌출시키고, 이 돌출된 지역에 저장전극을 형성하여 캐패시터의 유효 표면적을 증대시킬 수가 있다. 그로 인하여 차세대에 필요한 캐패시터를 비교적 간단한 공정으로 형성할 수 있다.

Claims (2)

1. 반도체소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 모스펫(MOSFET)을 형성하고, 전체적으로 제1절연막과 평탄화용 제2절연막을 적층하고, 저장전극 콘택마스크를 이용하여 예정된 콘택여역의 제2절연막을 식각하고 계속하여 제1절연막의 일정두께를 식각하여 홈을 형성하는 단계와, 전체적으로 식각베리어막과 제3절연막을 적층하는 단계와, 상기 제3절연막을 전면식각하여 상기 홈의 식각베리어막의 측벽에 제3절연막 스페이서를 형성하고, 노출된 식각베리어막을 식각하여 식각베리어막 패턴을 형성하는 단계와, 노출된 평탄화용 제2절연막의 일정두께를 식각하여 콘택홀의 측벽에 식각베리어막 패턴의 상부가 돌출되게 하고, 그 하부의 제1절연막을 식각하여 확산영역이 노출되는 콘택홀을 형성하는 단계와, 제1다결정실리콘막을 증착하고, 그 상부에 제4절연막을 두껍게 증착하는 단계와, 저장전극 마스크를 이용한 식각공정으로 노출된 제4절연막과 제1다결정실리콘막을 순차적으로 식각하여 제4절연막과 제1다결정실리콘막의 패턴을 형성하는 단계와, 제2다결정실리콘막을 순차적으로 식각하여 제4절연막과 제1다결정실리콘막의 패턴을 형성하는 단계와, 제2다결정실리콘막을 증착하고, 전면식각하여 상기 제4절연막 패턴과 제1다결정실리콘만 패턴의 측벽에 제2다결정실리콘막을 스페이서를 형성하여 제1다결정실리콘막 패턴과 제2다결정실리콘막 스페이서로 이루어진 저장전극을 형성하는 단계와, 상기 제4절연막 패턴을 식각하고, 저장전극의 표면에 유전체막과 플레이트전극을 형성하는 단계를 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 식각베리어막은 실리콘질화막으로, 상기 제3절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.