KR970000228B1 - 디램 캐패시터의 제조방법 - Google Patents

디램 캐패시터의 제조방법 Download PDF

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Abstract

내용 없음.

Description

디램 캐패시터의 제조방법
제1도(a) 내지 (h)는 본 발명에 따른 디램 캐패시터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 게이트
15 : 층간 절연막 16 : 평탄화층
17 : 제1절연막 18 : 제1도전층
19 : 제2절연막 20 : 제2도전층
21 : 콘택홀 22 : 제3도전층
23 : 제3절연막 24 : 제4절연막
25 : 감광막 패턴 26 : 절연 스페이서
27 : 제4도전층 28 : 제1도전 스페이서
29 : 제2도전 스페이서 30 : 제5절연막
31 : 플레이트 전극
본 발명은 디램 캐패시터 제조 방법에 관한 것으로서, 특히, 선택비 차이가 큰 다층의 절연막을 이용하여 핀 구조의 도전층의 테두리에 이중틀체 형상의 측벽들을 형성하여 표면적이 증가되어 정전 용량을 확대시킬 수 있으며, 단차를 감소시킬 수 있는 디램 캐패시터의 제조방법에 관한 것이다.
최근 디램의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. 이는 캐패시터의 정전용량이 표면적에 비례하기 때문이다. 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자의 경우, 면적을 많이 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
다음의 식으로 표시되는 캐패시터의 정전용량을 적은 면적에서 증가시키기 위하여 많은 연구가 진행되고 있다.
정전 용량(C)∝유전상수×표면적÷유전체 두께
따라서 정전용량을 증가시키기 위하여 유전상수(dielectric constant)가 높은 물질을 유전체로 사용하거나, 유전체의 두께를 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다. 그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다. 즉, 높은 유전상수를 갖는 유전물질은 많은 종류가 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성이 확실하게 확인되어 있지 않으며, 유전체 두께의 감소는 소자 동작시 유전체의 파괴가 유발되어 캐패시터의 신뢰도에 심각한 영향을 주며, 표면적을 증가시키려면 공정이 복잡해지고 집적도가 떨어지는 문제점이 있다.
현재 캐패시터는 주로 폴리실리콘을 도전체로 하여 산화막 및 질화막 또는 그 적층막을 유전체로 사용하고, 캐패시터의 표면적 증가를 위하여 폴리실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Pin)구조나, 원통형 또는 사각틀체 형상의 스페이서를 형성하기도 한다.
도시되어 있지는 않으나, 종래 디램 소자에 사용되는 핀형 캐패시터에 대하여 살펴보면 다음과 같다.
먼저, 소자 분리 영역인 필드 산화막과 게이트 산화막 및 게이트 등과 같은 모스패트(MOS field effect transistor; 이하 MOS FET라 칭함)형 소자들이 활성영역에 형성되어 있는 반도체 기판상에 산화막으로 된 층간 절연막과 흐름성이 우수한 물질로 된 평탄화층을 순차적으로 형성한다. 그후, 상기 평탄화층 상에 제1도전층, 제1절연막, 제2도전층, 제2절연막을 순차적으로 형성한다.
그 다음 상기 게이트들 사이의 반도체 기판에서 캐패시터와 접촉되는 활성화 영역으로 예정된 부분상의 제2절연막에서 층간 절연막까지 순차적으로 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 메꾸도록 제3도전층을 도포하고, 상기 제3도전층상에 제3절연막을 형성하여 다층의 도전층이 상하로 연결되는 구조의 핀형 캐패시터를 형성한다.
종래의 핀형 캐패시터는 다층 구조이므로 표면적이 증가되기는 하였으나, 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하여 디램소자의 동작의 신뢰성이 떨어진다. 또한 적층 구조이므로 단차가 증가되어 후속 적층막들의 단차 피복성이 떨어지는 등의 문제점이 있다.
또한 종래 캐패시터의 다른 예로서, 원통형 캐패시터가 있다.
반도체 기판에서 캐패시터와의 접촉이 예정된 활성화 영역을 노출시키는 콘택홀을 형성한 후, 평탄화층상에 도전층을 도포하여 상기 콘택홀을 메우고, 상기 콘택홀 상부의 도전층 상에 원통기둥 형상의 절연막 패턴을 형성한다. 그 다음 상기 원통기둥의 둘레에 도전물질로 스페이서 형상의 측벽을 형성하고, 캐패시터를 분리하여 원통형 캐패시터를 형성한다.
상기와 같은 원통형 캐피시터는 핀형에 비하여 단차가 작은 이점이 있으나, 표면적이 작으므로 충분한 정전용량을 확보하기 위하여 대면적으로 형성하여 집적도가 떨어지는 문제점이 있다. 또한 원통형 측벽을 여러개 동심원 형상으로 반복 형성하여 정전용량을 증가시킬 수 있으나, 이는 제조 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 선택비 차가 있는 절연막을 이용하여 핀 및 원통 형상을 조합한 구조의 캐패시터를 형성하여 제조 공정이 간단하고, 정전용량을 증가시키며, 단차를 감소시킬 수 있는 디램 캐패시터의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 디램 캐패시터 제조 방법의 특징은, 필드 산화막과 게이트 산화막 및 게이트 등이 형성되어 있는 반도체 기판 상에 평탄화층, 제1절연막, 제1도전층 및 제2절연막을 형성하는 제1공정과, 상기 반도체 기판에서 캐패시터와 접촉이 예정된 부분이 노출되도록 상기 제2절연막로부터 평탄화층까지 제거하여 콘택홀을 형성하는 제2공정과, 상기 제2절연막 상에 상기 콘택홀을 메우는 제2도전층과, 제3절연막 그리고 상기 제3절연막에 대하여 식각 선택비가 우수한 재질로 제4절연막을 형성하는 제3공정과, 상기 콘택홀 상의 캐패시터로 예정된 부분이 남도록 사진 식각 공정을 실시하여 제4절연막에서 제2절연막까지 순차적으로 제거하여 제4절연막 패턴과 그 하부의 언더컷이 진 제3절연막 패턴과, 제2도전층 패턴과 그 하부의 언더컷이 진 제2도전층 패턴을 형성하는 제4공정과, 상기 제4절연막 패턴에서 제2절연막 패턴까지의 측벽에 상기 언더컷들을 메운 절연 스페이서를 형성하고, 상기 제4절연막 패턴과 제3절연막 패턴을 제거하는 제5공정과, 상기 절연 스페이서의 측벽에 제1도전 스페이서를 형성하는 제6공정과, 상기 제1도전 스페이서 외측의 제1도전층과 상기 절연 스페이서 내측의 제2도전층을 소정 두께 제거하여 캐패시터를 분리시켜 상기 제1도전 스페이서의 내측에 제2도전 스페이서를 형성하는 제7공정과, 상기 절연 스페이서와 제2도전층 패턴을 제거하고, 상기 구종의 전 표면에 제5절연막과 플레이트전극을 형성하는 제8공정을 구비함에 있다.
이하, 이 발명에 따른 디램 캐패시터의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제1도(a) 내지 (h)는 본 발명에 따른 디램 캐패시터의 제조 공정도로서, 핀 및 틀체 형상을 혼합한 구조의 캐패시터 제조의 예이다.
먼저, 반도체 기판(11)상의 소자 분리 영역에 필드 산화막(12)이 형성되어 있으며, 통상의 MOS FET 구조로서, 게이트 산화막(13) 및 게이트(14)가 형성되어 있고, 상기 구조의 전 표면에 층간 절연막(15)과 비트선(도시되지 않음) 및 평탄화층(16)이 순차적으로 형성되어 있다.
상기 평탄화층(16)의 상부에 제1절연막(17)과, 제1도전층(18)과 제2절연막(19) 및 제2도전층(20)을 순차적으로 형성한다. 이때 상기 제2도전층(20)은 후속 콘택홀 식각 공정시 필요한 막으로서 콘택의 크기를 감소시키기 위한 것이며, 콘택의 크기가 감광막 패턴으로 형성할 수 있을 정도로 충분히 크거나, 콘택홀 오픈을 위한 감광막 패턴의 크기를 충분히 작게, 예를들어 0.4μm 이상의 크기로 형성할 수 있으면, 상기 제2도전층(20)은 형성하지 않아도 된다.
그 다음 상기 반도체 기판(11)의 캐패시터와의 접촉이 예정된 부분이 노출되도록 상기 제2도전층(20)부터 층간절연막(15)까지 순차적으로 제거하여 콘택홀(21)을 형성한 후, 상기 제2절연막(19)의 상부와 상기 콘택홀(21)을 메운 제3도전층(22)을 형성한다. 그후, 상기 제3도전층(22)상에 제3절연막(23)과 제4절연막(24)을 순차적으로 형성한다. 이때 상기 절연막들은 후속 식각 공정을 고려하여 서로 다른 재질로 형성하며, 제2 및 제3절연막(19),(23)은 상기 제1 및 제4절연막(17),(24)에 대하여 습식식각 및 HF 기상 식각의 선택비가 우수한 물질로 형성한다. 예를들어, 피.에스.지(phospho silicate glass ; PSG)에 대하여 고온 또는 중온 산화막이나 테오스(tetraethylorthosilicate ; 이하 TEOS라 칭함)로 형성한다. 또한 상기 제1, 제2 및 제3도전층(18),(20),(22)은 다결정 또는 비정질 실리콘으로 형성한다.
그 다음 상기 콘택홀(21)상의 제3절연막(24) 표면에 캐패시터로 예정된 부분을 보호하는 감광막 패턴(25)을 형성한다.(제1도(a) 참조).
그후, 상기 감광막 패턴(25)에 의해 노출되어 있는 제4절연막(24)부터 제2절연막(19)까지 순차적으로 제거하여 제1도전층(18)을 노출시킨 후, 상기 감광막 패턴(25)을 제거한다. 이때 상기 제2 및 제3절연막(19),(23)이 선택비가 높은 물질로 형성되어 있으므로 제4절연막(24)패턴과, 그 하부에 언더컷(under cut)이 진 제3절연막(23)패턴과, 제3 및 제2도전층(22),(20)패턴과, 그 하부에 언더컷이 진 제2절연막(19)패턴이 형성된다.(제1도(b) 참조).
그 다음 상기 구조의 전표면에 식각 선택비가 낮은 소정의 재질, 예를들어 PSG에 대하여 중온 또는 고온 산화막 및 TEOS로 된 절연막(도시되지 않음)을 형성한 후, 전면 식각을 실시하여 상기 제2절연막(19)패턴에서 제4절연막(24)패턴까지의 측벽에 ㄷ자 형상의 절연 스페이서(26)를 형성한다. 이때 상기 절연 스페이서(26)는 상기 언더컷을 메우고 있으므로 ㄷ자 형상이 된다.(제1도(c) 참조).
그후, 상기 제4절연막(24)패턴과, 제3절연막(23)패턴을 제거한 제1도(d)의 상태에서, 전표면에 제4도전층(27)을 형성한다.(제1도(e) 참조).
그 다음 상기 제4도전층(27)을 전면 식각하여 상기 절연 스페이서(26)의 측벽에 제1도전 스페이서(28)를 형성하고, 계속적으로 식각을 실시하여 상기 노출되어 있는 제1 및 제3도전층(18),(22)까지 제거하여 캐패시터를 분리시키며 동시에 제3도전층(22)으로 된 제2도전 스페이서(29)를 형성한다.(제1도(f) 참조).
그후, 상기 절연 스페이서(26)와 제2절연막(19)패턴 및 제1절연막(17)을 모두 제거한 제1도(g)의 상태에서, 상기 노출되어 있는 도전층들의 전표면에 제5절연막(30)을 산화막, 질화막 또는 산화막-질화막-산화막으로 형성한 후, 통상의 플레이트 전극(31)을 형성한다.(제1도(h) 참조).
상기에서는 두 층의 핀형상 도전층의 각각의 테두리에 도전 스페이서가 형성되어 있는 구조로 캐패시터를 제조하였다. 또한 상기 이층 핀형상의 도전층을 두 층 이상으로 형성할 수도 있다.
그리고 상기 제3 및 제4절연막(23),(24)을 반복 적층하고, 그 사이에 상기 제3도전층(22)과 연결되는 별도의 도전층을 개재시킨 후, 후속 절연 스페이서 및 도전 스페이서 형성공정을 반복 수행하면, 3층 이상의 핀형상 도전층의 각각의 테두리에 도전 스페이서가 형성되어 있는 구조를 얻을 수도 있다.
이상에서 설명한 바와같이 이 발명에 따른 디램 캐패시터의 제조방법은, 평탄화막 상에 서로 식각 선택비가 다른 다층의 절연막을 도전층들의 사이에 형성하고, 핀 구조의 캐패시터 한정시에 식각 선택비 차에 의해 도전층 패턴의 상하로 언더컷이 지도록 한 후, 상기 언더컷을 메우는 절연 스페이서를 형성하고, 상기 절연 스페이서의 측벽에 도전 스페이서를 형성하며, 상기 절연 스페이서 내측의 도전층을 소정두께 식각하여 내측 도전 스페이서를 형성하였다. 따라서 결과적인 구조는 다층 핀 구조의 테두리에 각각 도전 스페이서들이 형성되어 있는 구조로서, 식각비차를 이용하므로 식각 마스크의 수가 작아 제조 공정이 간단하고, 도전 스페이서들에 의해 표면적이 늘어나므로 정전용량을 증가시키며, 종래 동일한 정전용량의 핀 구조에 비해 단차가 적으므로 후속 적층막들의 단차피복성이 우수한 이점이 있다.

Claims (7)

  1. 필드 산화막과 게이트 산화막 및 게이트 등이 형성되어 있는 반도체 기판상에 평탄화층, 제1절연막, 제1도전층 및, 제2절연막을 형성하는 제1공정과, 상기 반도체 기판에서 캐패시터와 접촉이 예정된 부분이 노출되도록 상기 제2절연막부터 평탄화층까지 제거하여 콘택홀을 형성하는 제2공정과, 상기 제2절연막상에 상기 콘택홀을 메우는 제2도전층과, 제3절연막 그리고 상기 제3절연막에 대하여 식각 선택비가 우수한 재질로 제4절연막을 형성하는 제3공정과, 상기 콘택홀 상의 캐패시터로 예정된 부분이 남도록 사진식각 공정을 실시하여 제4절연막에서 제2절연막까지 순차적으로 제거하여 제4절연막 패턴과 그 하부의 언더컷이 진 제3절연막 패턴과, 제2도전층 패턴과 그 하부의 언더컷이 진 제2도전층 패턴을 형성하는 제4공정과, 상기 제4절연막 패턴에서 제2절연막 패턴까지의 측벽에 상기 언더컷들을 메운 절연 스페이서를 형성하고, 상기 제4절연막 패턴과 제3절연막 패턴을 제거하는 제5공정과, 상기 절연 스페이서의 측벽에 제1도전 스페이서를 형성하는데 제6공정과, 상기 제1도전 스페이서 외측의 제1도전층과 상기 절연 스페이서 내측의 제2도전층을 소정 두께 제거하여 캐패시터를 분리시켜 상기 제1도전 스페이서의 내측에 제2도전 스페이서를 형성하는 제7공정과, 상기 절연 스페이서와 제2도전층 패턴을 제거하고, 상기 구조의 전표면에 제5절연막과 플레이트전극을 형성하는데 제8공정을 구비하는 디램 캐패시터의 제조방법.
  2. 제1항에 있어서, 상기 제1, 제3 및 제6공정에서 상기 제1, 제2도전층 및 제1도전 스페이서를 다결정 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 디램 캐패시터의 제조방법.
  3. 제1항에 있어서, 상기 콘택홀을 형성하는 제2공정에 콘택홀의 크기 감소를 위하여 식각 버퍼용 도전층을 별도로 형성하는 것을 특징으로 하는 디램 캐패시터의 제조방법.
  4. 제1항에 있어서, 상기 제1 및 제3공정에서 상기 제2 및 제3절연막은 PSG로 형성하고, 상기 제1 및 제4절연막은 중온 또는 고온 산화막이나 TEOS로 형성하는 것을 특징으로 하는 디램 캐패시터의 제조방법.
  5. 제1항에 있어서, 상기 절연 스페이서 및 제1도전 스페이서를 형성하는 제5 및 제6공정은 전면에 도포된 절연막 및 폴리실리콘층을 전면 식각하여 형성하는 것을 특징으로 하는 디램 캐패시터의 제조방법.
  6. 제1항에 있어서, 상기 제2공정에서 제2도전층은 상기 제1도전층보다 두껍게 형성하여 제2도전 스페이서를 형성하는 제7공정시 별도의 식각 마스크없이 전면 식각에 의해 이루어지는 것을 특징으로 하는 디램 캐패시터의 제조방법.
  7. 제1항에 있어서, 상기 제2공정에서 제7공정까지의 공정에서 제3 및 제4절연막을 도포하는 공정과, 절연 스페이서와 제1 및 제2도전 스페이서를 형성하는 공정을 반복 수행하여 더 많은 도전 스페이서를 형성하는 것을 특징으로 하는 디램 캐패시터의 제조방법.
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