KR0154155B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법Info
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 전하보존전극 콘택홀이 형성되어 있는 층간절연막상에 상기 전하보존전극 콘택홀을 메우는 제1도전층을 형성하고, 상기 전하보존전극 콘택홀을 메운 제1도전층 상에 원 또는 직사각 기둥 형상의 코아인 희생막 패턴을 형성하며, 상기 희생막 패턴에 의해 노출되어 있는 제1도전층을 제거하여 제1도전층 패턴을 형성하고, 상기 희생막패턴의 측벽에 도전 스페이서를 형성하며, 상기 희생막 패턴을 노출시키는 감광막패턴을 노광깊이를 조절하여 형성하고, 이를 마스크로 하여 희생막 패턴을 제거하여 원통이나 직사각틀체 형상의 전하보존전극을 형성하였으므로, 희생막 패턴 제거시 층간절연막이 손상되지 않아 전하보존전극과 하측의 비트라인과의 단락을 방지할 수 있으며, 콘택을 메운 제1도전층 패턴이 손상되지 않아 소자 동작의 신뢰성 및 공정수율을 향상시킬 수 있는 기술이다.
Description
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 충간절연막
3 : 전하보존전극 콘택홀 4 : 제1도전층
5 : 희생막 6 : 도전스페이서
7 : 감광막
본 발명은 반도체 소장의 캐패시터 제조방법에 관한 것으로서, 특히, 전하보존전극 콘택홀을 메운 제1도전층 패턴상에 코아인 희생막 패턴을 형성하고, 그측벽에 도전 스페이서를 형성하며, 상기 희생막을 패턴을 노출시키는 감광막패턴을 노광깊이를 조절하여 형성한 후, 이를 마스크로 희생막 패턴을 제거하여 충간절연막이 손상되지 않아 전하보존전극 콘택홀을 메운 기둥 부분이나 하측의 비트라인 등의 손상을 방지하므로 소자 동작의 신뢰성 및 공정수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체 기판 상에 세로 및 가로 방향으로 일정 간격을 유지하여 워드선과 비트선들이 직교 배치되어 있으며, 워드선의 측면에 캐패시터의 전하보존전극이 형성되어 있고, 상기 전하보존전의 중앙부분에 콘택홀이 형성되어 있다.
이때 캐패시터는 주로 폴리실리콘을 도전체로하여 전하보존전극과 플레이트 전극이 형성되고, 그사이에 산화막이나 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막이 유전체로 개재되어 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 용인이 된다.
따라서 유전막의 유전상수(dielectric constant)와 캐패시터의 표면적에 비례하고 유전막의 두께에 반비례하는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막를 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키기 위한 연구가 진행되고 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조나, 원통이나 직사가틀체 형상으로 형성하거나, 폴리실리콘의 그레인을 이용하는 에이치.에스.지(hemi-spherical grain poly silicon; HSG)공정을 사용하거나 이러한 방법들을 조합하여 사용하기도 한다. 그러나 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하고, 공정이 복잡해지는 문제점이 있다.
도시되어 있지는 않으나, 종래 원통이나 직사각틀체 형상의 캐패시터 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체기판상에 소자분리를 위한 필드산화막과, 게이트 산화막, 게이트전극 및 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)를 형성하고, 상기 드레인 전극과 접촉되는 비트라인을 형성하고, 전표면을 평탄화하는 층간절연막을 형성한다.
그다음 상기 소오스 전극에서 전하보존전극 콘택으로 예정된 부분상의 층간절연막을 제거하여 전하보존전극 콘택홀을 형성하고, 상기 전하보존전극 콘택홀을 메우는 제1도전층을 전표면에 형성한 후, 상기 전하보존전극 콘택홀 상부의 제1도전층 부분이 보호되도록 두꺼운 희생막 패턴을 원이나 직사각 기둥 형상으로 형성한다.
그후, 상기 희생막 패턴에 의해 노출되어 있는 제1도전층을 제거하여 상기 전하보존전극 콘택홀을 메우는 제1도전층 패턴을 형성하고, 상기 희생막 패턴의 측벽에 원통이나 직사각틀체 형상의 도전 스페이서를 형성하여 상기 제1도전층 패턴과 접촉시킨다. 그다음 상기 희생막 패턴을 제거하여 상기 소오스 전극과 접촉되는 제1도전층 패턴 및 원통이나 직사각틀체 형상의 도전 스페이서로 구성되는 전하보존전극을 형성한 후, 상기 전하보존전극의 표면에 유전막과 플레이트전극을 도포하여 캐패시터를 완성한다.
상기와 같은 원래 원통이나 직사각틀체 형상의 전하보존전극은 코아인 희생막 패텅을 제거하기 위한 식각 공정시 층간절연막이 희생막 패턴과의 식각선택비차가 작아 소정의 두께가 함께 제거되므로 하측의 비트라인이 노출되어 전하보존전극과 단락되거나, 전하보존전극 콘택홀을 메운 기둥부분이 노출되어 표면이 손상되거나, 자기정합적으로 콘택을 형성하기 위하여 콘택홀의 측벽에 절연 스페이서를 형성한 경우 절연 스페이서가 손상되므로 소자의 신뢰성 및 공정수율이 떨어지느 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 희생막 패턴으로된 코아를 사용하여 도전 스페이서를 구비하는 전하보존전극을 형성하며, 전표면에 감광막을 도포하고 노광깊이를 조절하여 상기 희생막 패턴을 노출시킨 후, 이를 식각장벽으로하여 상기 희생막 패턴을 제거하여 층간절연막의 손상을 방지하므로 전하보존전극과 비트라인간의 단락을 방지하여 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법의 특징은, 반도체소자의 캐패시터 제조방법에 있어서, 전하보존전극 콘택홀을 구비하는 층간절연막을 반도체 기판상에 형성하는 공정과, 상기 전하보존전극 콘택홀을 메우는 도전층을 형성하는 공정과, 상기 도전층 상에 소정형상의 희생막 패턴을 형성하는 공정과, 상기 희생막 패턴을 마스크로하여 상기 도전층을 식각하는 공정과, 상기 희생막패턴 및 식각된 도전층 측벽에 도전 스페이서를 형성하는 공정과, 전체표면상부에 감광막을 도포하고 상기 층간절연막 상부 구조물의 일정높이 까지 상기 감광막을 노광하는 공정과, 상기 노광된 감광막을 형상하여 상기 상기 층간절연막 상부 구조물을 노출시키는 공정과, 상기 감광막을 마스크로하고 상기 도전 스페이서와 식각선택비 차이를 이용하여 상기 희생막패턴을 제거하는 공정과, 상기 감광막을 제거하는 공정을 포함하는 것이다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 관하여 첨부도면 을 참조하여 상세히 설명한다.
제1a도 내지 제1e 도는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.
먼저, 도시되어 있지는 않으나, 반도체기판(1)상에 하부 구조물들, 예를들어 소자분리를 위한 필드산화막과 게이트 산화막, 게이트 전극 그리고 소오스/드레인 전극을 형성한 후, 상기 드레인전극과 접촉되는 비트라인을 형성하고, 상기 구조의 전표면을 평탄화하는 층간절연막(2)을 형성한다.
그다음 상기 소오스전극 상의 층간절연막(2)을 제거하여 전하보존전극 콘택홀(3)을 형성한 후, 상기 구조의 전표면에 제1도전층(4)을 형성하여 상기 전하보존전극 콘택홀(3)을 메우고, 상기 제1도전층(4)상에 비교적 두꺼운 희생막(5)을 소정재질, 예를들어, 비.피.에스.지(boro phospho silicate glass; 이하 BPSG라 칭함)나 피.에스.지(phospho silicate glass; 이하 PSG라 칭함), 테오스(tetraechylorthosilicate; 이하 TEOS라 칭함)또는 O3-PSG등으로 형성한다. (제1a도 참조).
그후, 상기 제1도전층(4)의 전하보존전극 콘택홀(3)을 메운 부분을 보호하도록 상기 희생막(5)을 패턴잉하여 원이나 직사각 기둥 형상의 희생막(5)패턴을 형성하고, 이를 마스크로 노출되어 있는 제1도전층(4)패턴을 제거하여 층간절연막(2)을 노출시키는 제1도전층(4)패턴을 형성한다. 그다음, 상기 구조의 전표면에 제2도전층(도시되지 않음)을 도포한 후, 전면 이방성식각하여 상기 희생막(5)패턴의 측벽에 도전 스페이서(6)을 형성한다. 이때 상기 제1도전층(4)과 도전 스페이서(6)는 실리콘층으로 형성한다.(제1b도 참조).
그다음 상기 구조의 전표면에 비노광영역이 패턴이 되는 포지티브형 감광막(7)을 도포하여 평탄화시킨 후, 소정 깊이 부분, 예를 들어 희생막(5)패턴의 표면 보다 약간 낮은 부분까지 노광되도록 노광깊이를 조절하여 노광한다.(제1c도 참조).
그후, 상기 감광막(7)의 노광된 상측을 제거하여 희생막(5)패턴을 노출시키는 감광막(7)패턴을 형성한다.(제 1d도 참조).
그다음 상기 감광막(7)패턴을 마스크로하여 상기 희생막(5)패턴을 제거하고, 상기 감광막(7)패턴을 제거하여 상기 층간절연막(2)을 노출시켜 상기 전하보존전극 콘택홀(3)을 메운 제1도전층(4)패턴과 그와 접한 원통이나 직사각틀체 형상의 도전 스페이서(6)로 구성되는 전하보존전극을 형성하여 상기 층간절연막(2)의 손상을 방지하였다.(제1e도 참조).
그다음 도시되어 있지는 않으나, 후속공정을 진행하여 상기 전하보존전극의 표면을 감싸는 유전막과 플레이트전극을 형성하여 캐패시터를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 전하보존전극 콘택홀이 형성되어 있는 층간절연막상에 상기 전하보존전극 콘택홀을 메우는 제1도전층을 형성하고, 상기 전하보존전극 콘택홀을 메운 제1도전층 상에 원 또는 직사각 기둥 형상의 코아인 희생막 패턴을 형성하며, 상기 희생막 패턴에 의해 노출되어 있는 제1도전층을 제거하여 제1도전층 패턴을 형성하고, 상기 희생막 패턴의 측벽에 도전 스페이서를 형성하며, 상기 희생막 패턴을 노출시키는 감광막패턴을 노광깊이를 조절하여 형성하고, 이를 마스크로 하여 희생막패턴을 제거하여 원통이나 직사각틀체 형상의 전하보존전극을 형성하였으므로, 희생막 패턴 제거시 층간절연막이 손상되지 않아 전하보존전극과 하측의 비트라인과의 단락을 방지할 수 있으며, 전하보존전극 콘택홀을 메운 제1도전층 패턴이 손상되지 않아 소자 동작의 신뢰성 및 고정수율을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 반도체소자의 캐패시터 제조방법에 있어서, 전하보존전극 콘택홀을 구비하는 층간절연막을 반도체 기판상에 형성하는 공정과, 상기 전하보존전극 콘택홀을 메우는 도전층을 형성하는 공정과, 상기 도전층 상에 소정형상의 희생막 패턴을 형성하는 공정과, 상기 희생막 패턴을 마스크로하여 상기 도전층을 식각하는 공정과, 상기 희생막패턴 및 식각된 도전층 측벽에 도전 스페이서를 형성하는 공정과, 전체표면상부에 감광막을 도포하고 상기 층간절연막 상부 구조물의 일정높이 까지 상기 감광막을 노광하는 공정과, 상기 노광된 감광막을 형상하여 상기 상기 층간절연막 상부 구조물을 노출시키는 공정과, 상기 감광막을 마스크로하고 상기 도전 스페이서와 식각선택비 차이를 이용하여 상기 희생막패턴을 제거하는 공정과, 상기 감광막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 희생막 패턴을 BPSG, PSG, TEOS 및 O3-PSG로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조 방법.
- 제1항에 있어서, 상기 도전 스페이서를 형성하는 공정을 상기 제1도전층 패턴을 형성한 후, 전표면에 도전층을 도포하고 전면 이방성식각하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 도전층 및 도전 스페이서를 실리콘층으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 감광막을 포지티브형으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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