KR0154160B1 - 반도체소자의 전하보존전극 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 전하보조전극 제조방법에 관한것으로서, 전하보존전극 콘택홀마스크의 측벽에 식각장벽층 스페이서를 형성하여 전하보존전극 콘택홀을 형성하고, 전하보존전극 콘택홀 마스크를 제거한 후, 실리콘층을 도포 및 전면 이방성식각하여 전하보존전극 콘택홀을 메우는 기둥 형상과 그를 둘러싸는 울타리 형상의 전하보존전극을 형성하였으므로, 식각장벽층 스페이서의 두께를 조절하여 전하보전전극들간의 간격을 감광막패턴의 분해능 한계치 이하의 간격을 갖도록할 수 있어 소자의 고집적화가 유리하다.

Description

반도체소자의 전하보존전극 제조방법

제1a도 내지 제1c도는 본발명에 따른 반도체소자의 전하보존전극 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 소자분리 절연막

3 : 소오스전극 4 : 층간절연막

5 : 제1실리콘층 6 : 감광막패턴

7 : 식각장벽층 스페이서 8 : 제2실리콘층

9 : 전하보존전극 콘택홀

본 발명은 반도체소자의 전하보존전극 제조방법에 관한 것으로서, 특히 적층형 전하보존전극에서 전하보존전극 콘택홀의 크기를 최소화하고, 전하보존전극을 기동 형상과 그를 둘러싸는 울타리 형성으로 형성하여 고집적화할 수 있는 반도체소자의 전하보존전극 제조방법에 관한것이다.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램(DRAM)소자에서 는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 전하보존전극의 표면적을 증가시키는 등의 방법이 있다.

그러나 이로한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 적합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조, 원통형 또는 사각틀체 형상의 미로 구조 또는 폴리 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain poly silicon;HSG)공정을 사용하기도 한다.

그러나 상기와 같은 종래 전하보존전극의 표면적을 증가시킥 위한 방법들은 공정이 복잡하거나, 단차를 증가시켜 소자동작의 신뢰성과 공정수율을 떨어뜨리는 문제점이 있다.

또한 종래의 전하보존전극들은 서로간의 간격이 전하보존전극 마스크인 감광막패턴의 분해능 한계치 이상의 간격을 갖도록 형성하므로, 고집적화에 한계가 있다.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한것으로서, 본발명의 목적은 전하보존전극 콘택마스크를 이용한 감광막패턴과 그 측벽에 형성되는 식각장벽층 스페이서를 이용하여 감광막패턴과 분해능 한계치 이하의 간격을 갖는 전하보존전극을 형성하여 소자의 고집적화에 유리한 전하보존전극 제조 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 전하보존전극 제조방법의 특징은, 반도체소자의 전하보존전극 제조방법에 있어서,반도체기판 상부를 평탄화시키는 충간절연막을 형성하는 공정과, 상기 층간절연막 상부에 제1실리콘층을 형성하는 공정과, 상기 층간절연막 상부에 전하보존전극 콘택마스크를 이용하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴 측벽에 식각장벽층 스페이서를 형성하는 공정과, 상기 감광막패턴과 식각장벽층 스페이서를 마스크로하여 상기 반도체기판을 노출시키는 전하보존전극 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 전체표면상부에 제2실리콘층을 형성하는 공정과, 상기 제2실리콘층을 이방성식각하여 상기 식각장벽층 스페이서 측벽에 제2실리콘층 스페이서를 형성하는 동시에 상기 콘택홀을 매립하는 공정과, 상기 식각장벽층 스페이서를 제거하는 공정을 포함하는 것이다.

이하, 본발명에 따른 반도체소자의 전하보존전극 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

제1a도 내지 제1c도는 본발명에 따른 반도체소자의 전하보존전극 제조 공정도로서, 제1c도가 완성된 상태의 단면도이므로 중복을 피하기 위하여 구조와 제조방법을 함께 설명한다.

먼저, 반도체기판(1)상에 소자분리 절연막(2)가 게이트전극(도시되지 않음)과 소오스전극(3) 및 드레인전극(도시되지 않음)들을 형성한 후, 상기 구조의 전표면에 충간절연막(4)과 제1실리콘층(5)을 순차적으로 형성한다. 그후, 상기 제1실리콘층(5)상에 전하보존전극 콘택마스크를 이용하여 감광막패턴(6)을 형성하고, 상기 감광막패턴(6)의 측벽에 식각벽층 스페이서(7)를 소정의 조건, 예를들어 150-300℃정도의 저온에서 질화막을 도포한 후, 전면 이방성식각하여 형성한다.

(제1a도 참조).

그다음 상기 감광막패턴(6)과 식각장벽층 스페이서(7)에 의해 노출되어 있는 제1실리콘층(5)과 충간절연막(4)을 순차적으로 제거하여 상기 소오스전극(3)을 노출시키는 전하보존전극 콘택홀(9)을 형성하고, 상기 감광막패턴(6)을 제거한 후, 상기 구조의 전표면에 제2실리콘층(8)을 형성하여 상기 전하보존전극 콘택홀(9)을 메워 소오스 전극(3)과 접촉되도록한다. 여기서 상기 제1및 제2실리콘층(5),(8)은 다결정이나 비정질 실리콘층으로 형성한다.(제1b도 참조).

그후,상기 제2실리콘층(8)을 상기 식각장벽층 스페이서(7)의 상측이 노출될 때까지 전면 이방성식각하여 상기 전하보존전극 콘택홀(9)을 메우는 기둥형상과 그를 둘러싸는 울타리 형상의 제2실리콘층(8)패턴과 그 하측을 연결하는 제1실리콘층(5)패턴으로 구성되는 전하보전극을 형성한 후, 상기 식각장벽층 스페이서(7)를 제거한다. 따라서 상기 식각장벽층 스페이서(7)의 두께를 조절하여 상기 제2실리콘층(8)패턴의 울타리 형상 부분간의 간격을 감광막패턴의 분해능 한계치 이하의 간격을 갖도록할 수 있다.(제1c도 참조).

이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 전하보존전극 제조방법은 전하보존전극 콘택홀 마스크의 측벽에 식각장벽층 스페이서를 형성하여 전하보존전극 콘택홀을 형성하고 전하보존전극 콘택홀 마스크를 제거한 후, 실리콘층을 도포하고 전면 이방성식각하여 전하보존전극 콘택홀을 메우는 기둥 형상과 그를 둘러싸는 울타리 형상의 전하보존전극을 형성하였으므로, 식각장벽층 스페이서의 두께를 조절하여 전하보존전극들간의 간격을 감광막패턴의 분해능 한계치 이하의 간격을 갖도록할 수 있어 소자의 고집적화가 유리한 이점이 있다.

Claims (2)

1. 반도체소자의 전하보존전극 제조방법에 있어서, 반도체기판 상부를 평탄화시키는 층간절연막을 형성하는 공정과, 상기 층간절연막 상부에 제1실리콘층을 형성하는 공정과, 상기 층간절연막 상부에 전하보존전극 콘택마스크를 이용하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴 측벽에 식각장벽층 스페이서를 형성하는 공정과, 상기 감광막패턴과 식각장벽층 스페이서를 마스크로하여 상기 반도체기판을 노출시키는 전하보존전극 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 전체표면상부에 제2실리콘층을 형성하는 공정과, 상기 제2실리콘층을 이방성식각하여 상기 식각장벽층 스페이서 측벽에 제2실리콘층 스페이서를 형성하는 동시에 상기 콘택홀을 매립하는 공정과, 상기 식각장벽층 스페이서를 제거하는 공정을 포함하는 반도체소자의 전하보존전극 제조방법.
2. 제1항에 있어서, 상기 식각장벽층 스페이서를 150-300℃의 온도에서 질화막으로 형성하는 것을 특징으로하는 반도체소자의 전하보존전그그 제조방법.