KR0170570B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
반도체 소자의 캐패시터 제조 방법 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 캐패시터 콘택홀 형성을 위한 포토레지스트 패턴의 형성이 용이하지 않았고 캐패시터의 정전용량을 높이기 위해서는 복잡한 공정을 실시해야 한다는 문제점이 해결하고자 함.
3. 발명의 해결방법의 요지
캐패시터 콘택홀을 형성하기 전에 층간절연막에 단차를 형성하고 상기 단차에 채워진 포토레지스트를 이용하여 캐패시터 콘택홀을 형성하여 보다 간단한 공정으로 전정용량이 높은 캐패시터를 형성하고자 함.
4. 발명의 중요한 용도
반도체 소자의 캐패시터를 제조하는데 이용됨.
Description
제1도는 종래의 캐패시터 콘택홀을 형성하기 위한 포토레지스터 패턴이 형성된 단면도.
제2a도 내지 제2f도는 본 발명의 반도체 소자의 캐패시터 제조 방법에 따른 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 모스 트랜지스터
3 : 소자 분리막 4 : 층간절연막
5, 7 : 포토레지스트 6, 8 : 제1폴리실리콘
9 : 유전층 10 : 플래이트 전극
본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로서 특히 캐패시터를 형성하기 위한 콘택홀의 형성을 보다 용이하게 하면서 정전용량(capacitance)를 높인 캐패시터를 형성하는 방법에 관한 것이다.
종래에는 반도체 소자의 캐패시터 콘택홀(contact hole)을 형성하는데 있어서, 제1도와 같은 포토레지스트 패턴을 형성하여 이용하였는데 이와 같은 포토레지스터 패턴의 형성이 용이하지 않고 캐패시터의 정전용량을 높이기 위해서는 복잡한 공정을 실시해야 한다는 문제점이 있었다.
따라서, 전술한 바와 같은 문제점을 해결하기 위해 안출된 본 발명은 캐패시터 콘택홀을 형성하기 전에 층간절연막에 단차를 형성하고 상기 단차에 채워진 포토레지스트를 이용하여 캐패시터 콘택홀을 형성하여 보다 간단한 공정으로 전정용량이 높은 캐패시터를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 소자의 캐패시터 형성하는 방법은, 반도체 기판 상에 모스 트랜지스터 및 소자 분리막이 형성된 구조 상에 층간 절연막을 형성하고 캐패시터를 형성하기 위한 콘택홀이 형성될 영역만이 덮인 제1포토레지스터 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 베리어로 이용하여 상기 층간 절연막의 일부를 식각한 후 전하저장 전극용 제1폴리실리콘을 증착하는 단계와, 상기 제1폴리실리콘의 상단의 높이까지 제2포토레지스트막을 도포하는 단계와, 상기 제2포토레지스트를 식각 베리어로 이용하여 상기 폴리실리콘을 식각한 후, 상기 증간절연막을 식각하여 콘택홀을 형성하고 잔류 포토레지스트를 제거하는 단계와, 제2폴리실리콘층을 형성하고 전하저장 전극을 정의하기 위한 제3포토레지스트 패턴을 형성하는 단계와, 상기 제3포토레지스트 패턴을 식각 베리어로 이용하여 상기 제2 및 제1폴리실리콘을 식각한 후 잔류 포토레지스트를 제거하는 단계 및 유전층을 형성하고 플래이트 전극(Plate Node)을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이제 본 발명의 캐패시터 형성 방법의 한 실시예에 대하여 첨부도면을 참조하여 상세하게 살펴보게 된다. 제2a도에 도시된 바와 같이 반도체 기판(1) 상에 모스 트랜지스터(2)와 소자 분리막(3) 형성된 구조 상에 약 5000Å 내지 약 9000Å의 층간 절연막(4)을 형성하고 캐패시터를 형성하기 위한 콘택홀이 형성될 영역만이 덮인 제1포토레지스트 패턴(5)을 형성한다. 이때 상기 제1포토레지스터 패턴(5)은 제1도에 도시된 바와 같은 종래의 포토레지스트 패턴보다 형성이 용이하다. 다음으로 제2b도에 도시된 바와 같이 상기 제1포토레지스트 패턴(5)을 식각 베리어로 이용하여 상기 층간 절연막(4)의 일부를 식각한 후 전하저장 전극용 제1폴리실리콘(6)을 증착한다. 다음으로 제2c도에 도시된 바와 같이 상기 제1폴리실리콘(6)의 상단의 높이까지 제2포토레지스트막(7)을 도포한다. 다음으로 제2d도에 도시된 바와 같이 상기 제2포토레지스트(7)를 식각 베리어로 이용하여 상기 제1폴리실리콘(6)을 식각한 후, 상기 층간절연막(4)을 식각하여 콘택홀(contact hole)을 형성하고 잔류 포토레지스트를 제거한다. 다음으로 제2e도에 도시된 바와 같이 제2폴리실리콘층(8)을 형성하고 전하저장 전극을 정의하기 위한 제3포토레지스터 패턴을 형성하고 이를 식각 베리어로 이용하여 상기 제2 및 제1폴리실리콘(8, 6)을 식각한 후 잔류 포토레지스트를 제거한다. 다음으로 제2f도에 도시된 바와 같이 산화막-질화막-산화막(ONO; Oxide-Nirtide-Oxide)으로 이루어진 유전층(9)을 형성하고 플래이트 전극(10)을 형성하면 된다.
반도체 소자 제조시, 전술한 바와 같은 본 발명에 따라 캐패시터 콘택홀의 형성이 용이해지고 전하저장 전극의 표면적을 늘리려는 별도의 공정 없이도 콘택홀을 형성하는 공정에서 정전 용량을 증대시키는 캐패시터를 제조할 수 있다.
Claims (1)
- 반도체 소자의 캐패시터를 제조하는 방법에 있어서, 반도체 기판 상에 모스 트랜지스터 및 소자 분리막이 형성된 구조 상에 층간 절연막을 형성하고 캐패시터를 형성하기 위한 콘택홀이 형성될 영역만이 덮인 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 베리어로 이용하여 상기 층간 절연막의 일부를 식각한 후 전하저장 전극용 제1폴리실리콘을 증착하는 단계와, 상기 제1폴리실리콘의 상단의 높이까지 제2포토레지스트막을 도포하는 단계와, 상기 제2포토레지스트를 식각 베리어로 이용하여 상기 폴리실리콘을 식각한 후, 상기 층간절연막을 식각하여 콘택홀을 형성하고 잔류 포토레지스트를 제거하는 단계와, 제2폴리실리콘층을 형성하고 전하저장 전극을 정의하기 위한 제3포토레지스틀 패턴을 형성하는 단계와, 상기 제3포토레지스트 패턴을 식각 베리어로 이용하여 상기 제2 및 제1폴리실리콘을 식각한 후 잔류 포토레지스트를 제거하는 단계 및 유전층을 형성하고 플래이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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