KR100278914B1 - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 디램(DRAM) 소자가 고집적화 됨에 따라 캐패시터가 차지하는 면적이 감소되어 적절한 캐패시터 용량을 얻기 위하여 기판의 일정부분을 식각하여 트렌치를 형성하고, 이 트렌치에 필드산화막과 저장전극의 콘택을 형성하여 필드산화막으로 기인하는 단차를 줄이고, 단위면적당 캐패시터용량을 증대시키는 기술이다.

Description

반도체소자 제조방법

제1도는 종래기술로 제조되는 모스펫을 도시한 단면도.

제2(a)도 내지 제2(h)도는 본 발명의 실시예 1에 의해 디램을 제조하는 단계를 도시한 단면도.

제3(a)도 내지 제3(f)도는 본 발명의 실시예 2에 의해 디램을 제조하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,31 : 기판 2 : 제1열산화막

3 : 감광막 4 : 제2열산화막

5 : 폴리실리콘막 6 : 제1질화막

7,32 : 필드산화막 8,33 : 게이트산화막

9,34 : 게이트전극 10 : 산화막 스페이서

11,36 : 접합영역 12,15 : CVD산화막

13 : 제2질화막 14 : 제1폴리실리콘막

16 : 질화막 스페이스 17 : 제2폴리실리콘막

18 : 감광막 19,37 : 저장전극

21 : 드레인전극 22 : 소오스전극

23 : 제1절연용 산화막 24 : 비트라인

25 : 제2절연용 산화막 26 : 저장전극

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 특히, 디램에 사용되는 저장전극의 표면적을 증대시키기 위하여 트렌치를 이용하는 방법에 관한 것이다.

디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 소자가 고집적화 됨에 따라 캐패시터가 차지하는 면적이 감소되어 적절한 캐패시터 용량을 얻기 위하여 여러 가지 구조의 캐패시터가 대두되었다.

종래의 캐패시터의 구조중 일예를 제1도를 참조하여 설명하기로 한다. 제1도는 스택 구조의 저장전극을 도시한 단면도로서, 실리콘기판(31)의 일정상부에 필드산화막(32)이 형성되고, 액티브지역의 기판(31)상에 게이트산화막(33), 게이트전극(34), 소오스/드레인전극용 접합영역(36)으로 이루어진 모스펫이 형성되고, 필드산화막(32)상에 게이트전극용 워드라인이 형성된 상태에서 상기 접합영역(36)에 전기적으로 접속되는 저장전극(37)이 게이트전극(34)에서 워드라인(34′)상부 까지 형성되되 산화막 스페이서(35), 절연막(36)에 의해 절연된 상태로 형성된다.

그러나, 상기한 스택 구조를 갖는 저장전극은 동일한 단위셀의 면적에서 캐패시터의 용량을 증대시키는데는 한계가 있으며, 이를 극복하기 위해서는 저장전극의 가장자리 높이를 증대시키거나, 실린더 구조로 저장전극을 형성하기도 하나, 이는 소자의 단차(topology)가 증대 되어 후속 공정을 진행하는데 장애 요인이 된다.

따라서, 본 발명은 주어진 단위셀 면적에서 단차를 줄임과 동시에 캐패시터의 용량을 증대시킬수 있는 반도체소자를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 실리콘기판의 저장전극이 콘택되는 액티브지역의 일부분에서 소자분리지역을 거쳐 인접하는 액티브지역의 다른 저장전극이 콘택되는 지역까지 형성되고 예정된 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 지역을 포함한 소자분리 지역에 걸쳐 필드산화막을 형성하는 단계와, 노출된 기판상에 게이트산화막 및 게이트전극을 형성하고, 이온 주입 공정으로 노출된 기판의 고농도 접합영역을 형성하는 단계와, 전체구조 상부에 예정된 두께의 CVD산화막을 형성하고, 트렌치 저부의 저장전극 콘택지역의 고농도 접합영역을 노출시켜 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 상기 고농도 접합영역에 접속되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 또다른 양태에 의한 반도체 소자 제조방법은 실리콘기판의 저장전극이 콘택되는 액티브지역의 일부분에서 소자분리지역을 거쳐 인접하는 액티브지역의 다른 저장전극이 콘택되는 지역까지 형성되는 예정된 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 지역을 포함한 소자분리 지역에 걸쳐 필드산화막을 형성하는 단계와, 노출된 기판상에 게이트산화막 및 게이트전극을 형성하고, 이온 주입 공정으로 노출된 기판의 고농도 불순물을 이온주입하여 노출된 기판의 상부면에 드레인전극과 소오스전극을 형성하는 단계와, 전체구조 상부에 예정된 두께의 CVD산화막을 형성한 다음, 상기 드레인전극을 노출시키고, 드레인전극에 콘택되는 비트라인을 형성하는 단계와, 전체구조 상부에 산화막을 형성한 다음, 사진식각법으로 소오스전극을 노출시킨 다음, 상기 소오스전극에 콘택되는 저장전극을 상기 비트라인 상부에 오버랩 되도록 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제2(a)도 내지 제2(h)도는 본 발명의 실시예 1에 의해 디램의 저장전극을 형성하는 단계를 도시한 단면도이다.

제2(a)도는 실리콘기판(1) 상부에 소정 두께의 제1열산화막(2)을 형성한 다음에 트렌치 마스크용 감광막패턴(3)을 형성하고, 노출된 지역을 식각하여 실리콘기판(1)에 예정된 깊이를 갖는 트렌치(30)을 형성한 단면도이다. 상기 트렌치(30)는 후공정으로 저장전극이 콘택되는 액티브지역의 일부분에서 필드지역을 거쳐 인접하는 액티브지역의 다른 저장전극이 콘택되는 지역까지 형성된다.

제2(b)도는 상기 감광막패턴(3)과 제1열산화막(2)을 제거한 다음, 전체구조 상부에 제2열산화막(4), 폴리실리콘막(5) 및 제1질화막(6)을 각각 소정두께로 형성하고, LOCOS공정으로 필드산화막 마스크를 이용한 식각공정으로 상기 제1질화막(6)을 식각하고, 그 하부의 폴리실리콘막(5)의 일정두께를 식각한 다음, 채널 스토퍼를 실리콘기판(1)으로 주입한 단면도이다.

제2(c)도는 열산화 공정으로 필드산화막(7)을 형성하고, 남아있는 제1질화막(6), 폴리실리콘막(5), 제2열산화막(4)을 순차적으로 제거한 단면도이다.

제2(d)도는 예정된 지역에 게이트산화막(8) 및 게이트전극(9)을 형성하고, 저농도 불순물을 주입한후, 전체구조 상부에 산화막을 일정두께 증착하고, 비등방성식각하여 게이트전극(9)과 트렌치(30)의 측벽에 산화막 스페이서(10)를 형성한후에 고농도 불순물을 이온주입하여 노출된 기판(1)의 상부면에 고농도 접합영역(11)을 형성한 단면도이다.

제2(e)도는 전체구조 상부에 예정된 두께의 CVD산화막(12) 및 제2질화막(13)을 증착한 다음에 사진식각법으로 고농도 접합영역(11)의 일부를 노출시킨 콘택홀을 형성하고, 저장전극용 제1폴리실리콘막(14)을 증착한 단면도이다. 여기서 주지할점은 상기 고농도 접합영역(11)이 노출되는 콘택홀은 트렌치(30)의 단차가 낮은 지역이 노출되도록 한 것이다.

제2(f)도는 전체구조 상부에 평탄화된 CVD산화막(15)을 형성하고, 저장전극용 마스크를 이용한 식각공정으로 상기 CVD산화막(15)과 제1폴리실리콘막(14)을 식각하여 패턴을 형성하고, 상기 패턴 측벽에 질화막 스페이서(16)를 형성한 단면도이다.

제2(g)도는 남아있는 CVD산화막(15)의 패턴을 습식식각으로 제거하고, 전체구조 상부에 저장전극용 제2폴리실리콘막(17)을 증착하고, 그 상부에 감광막(18)을 도포하되 상기 제2폴리실리콘막(17)의 최상부면이 노출되도록 한 단면도이다.

제2(h)도는 노출된 제2폴리실리콘막(17)을 식각하고, 질화막스페이서(16) 및 제2질화막(13)을 인산용액으로 동시에 제거하여 저부면이 노출되는 저장전극(19)을 형성한 단면도이다.

제3(a)도 내지 제3(f)도는 본 발명의 실시예 2에 의해 디램의 저장전극을 형성하는 단계를 도시한 단면도이다.

제3(a)도는 실리콘기판(1) 상부에 소정 두께의 제1열산화막(2)을 형성한 다음에 트렌치 마스크용 감광막패턴(3)을 형성하고, 노출된 지역을 식각하여 실리콘기판(1)에 예정된 깊이를 갖는 트렌치(30)을 형성한 단면도이다. 상기 트렌치(30)는 후공정으로 저장전극이 콘택되는 액티브 지역의 일부분에서 필드지역을 거쳐 인접하는 액티브지역의 다른 저장전극이 콘택되는 지역까지 형성된다.

제3(b)도는 상기 감광막패턴(3)과 제1열산화막(2)을 제거한 다음, LOCOS 공정으로 필드산화막을 형성하기위하여 전체구조 상부에 제2열산화막(4), 폴리실리콘막(5) 및 제1질화막(6)을 각각 소정두께로 형성하고, 소자분리 마스크를 이용한 식각공정으로 상기 제1질화막(6)을 식각하고, 그 하부의 폴리실리콘막(5)의 일정두께를 식각한 다음, 채널 스토퍼를 실리콘기판(1)으로 주입한 단면도이다.

제3(c)도는 열산화 공정으로 필드산화막(7)을 형성하고, 남아 있는 제1질화막(6), 폴리실리콘막(5) 및 제2열산화막(4)을 순차적으로 제거한 단면도이다.

제3(d)도는 예정된 지역에 게이트산화막(8), 게이트전극(9)을 형성하고, 저농도 불순물을 주입한 후, 전체구조 상부에 산화막을 일정두께 증착하고, 비등방성식각하여 상기 게이트전극(9)과 산화막 스페이서(10)를 형성한후에 고농도 불순물을 이온주입하여 노출된 기판(1)의 상부면에 드레인전극(21)과 소오스전극(22)을 형성한 단면도이다.

제3(e)도는 전체구조 상부에 예정된 두께의 CVD산화막(23)을 형성한 다음, 상기 드레인전극(21)을 노출시키고, 드레인전극(21)에 콘택되는 비트라인(24)을 형성한 단면도이다.

제3(f)도는 전체구조 상부에 산화막(25)을 형성한 다음, 사진식각법으로 소오스전극(22)을 노출시킨 다음, 상기 소오스전극(22)에 콘택되는 저장전극(26)을 폴리실리콘막으로 형성한 단면도이다.

상기한 본 발명에 의하면, 저장전극이 콘택되는 액티브지역의 일부분에서 필드지역을 거쳐 인접하는 액티브지역의 다른 저장전극이 콘택되는 지역에 형성되는 트렌치를 형성하고, 그 상부에 소자분리막을 형성함으로써 종래와 같이 기판 상부에 형성되는 소자분리막에 의해 발생되는 단차를 줄일수가 있고, 트렌치의 요부에 캐패시터의 저장전극을 콘택함으로 인하여 단위 면적당 캐패시터 용량을 증대시킬수 있다.

Claims (7)

1. 반도체소자 제조방법에 있어서, 실리콘기판의 저장전극이 콘택되는 액티브지역의 일부분과 소자분리 지역의 일부분에 예정된 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 지역을 포함한 소자분리 지역에 걸쳐 필드산화막을 형성하는 단계와, 노출된 기판상에 게이트산화막 및 게이트전극을 형성하고, 이온 주입 공정으로 노출된 기판의 고농도 접합영역을 형성하는 단계와, 전체구조 상부에 예정된 두께의 산화막을 형성하고, 트렌치 저부의 저장전극 콘택지역의 고농도 접합영역을 노출시켜 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 상기 고농도 접합영역에 접속되는 저장전극을 형성하는 단계를 포함하는 반도체소자 제조방법.
2. 제1항에 있어서, 상기 저장전극을 형성하는 단계는 상기 산화막 상부에 질화막을 증착하고, 상기 저장전극용 콘택지역의 고농도 접합영역을 노출시키고, 저장전극용 제1폴리실리콘막을 증착하는 단계의, 전체구조 상부에 평탄화된 산화막을 형성하고, 저장전극용 마스크를 이용한 식각공정으로 상기 산화막과 제1폴리실리콘막의 패턴을 형성하는 단계와, 상기 패턴 측벽에 질화막 스페이서를 형성하고, 산화막 패턴을 제거하고, 전체구조 상부에 저장전극용 제2폴리실리콘막을 증착하는 단계와, 상기 제2폴리실리콘막의 최상부면이 노출되도록 하는 감광막을 도포하는 단계와, 노출된 제2폴리실리콘막을 식각하고, 질화막스페이서와 하부의 질화막을 제거하는 단계를 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서, 상기 필드산화막은 LOCOS공정으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
4. 제1항에 있어서, 상기 고농도 접합영역을 형성하기 전에 게이트전극 측벽에 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체소자 제조방법.
5. 반도체소자 제조방법에 있어서, 실리콘기판의 저장전극이 콘택되는 액티브지역의 일부분과 소자분리지역의 일부분에 예정된 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 지역을 포함한 소자분리 지역에 걸쳐 필드산화막을 형성하는 단계와, 노출된 기판상에 게이트산화막 및 게이트전극을 형성하고, 이온 주입공정으로 노출된 기판의 고농도 불순물을 이온주입하여 노출된 기판의 상부면에 드레인전극과 소오스전극을 형성하는 단계와, 전체구조 상부에 예정된 두께의 산화막을 형성한 다음, 상기 드레인전극을 노출시키고, 드레인전극에 콘택되는 비트라인을 형성하는 단계와, 전체구조 상부에 절연막을 형성한 다음, 사진식각법으로 소오스전극을 노출시킨 다음, 상기 소오스전극에 콘택되는 저장전극을 상기 비트라인 상부에 오버랩 되도록 형성하는 것을 특징으로 하는 반도체소자 제조방법.
6. 제5항에 있어서, 상기 필드산화막은 LOCOS공정으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
7. 제5항에 있어서, 상기 고농도 접합영역을 형성하기 전에 게이트전극 측벽에 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체소자 제조방법.