KR100413277B1 - 다이내믹 랜덤 엑세스 메모리 - Google Patents

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Abstract

본 발명의 방법은 반도체 몸체에 트렌치 캐패시터를 형성하는 것을 포함한다. 리세스는 캐패시터의 상부에 형성되는데, 상기 리세스는 반도체 몸체에 측벽을 가진다. 제 2물질은 제 1물질 위에 증착된다. 마스크는 제 2물질 위에 제공되는데, 상기 마스크는: 리세스 하부의 한 부분을 커버하기 위한 마스킹 영역; 및 제 2물질의 하부를 노출시키기 위하여 상기 리세스 하부의 다른 부분 위에 및 리세스 측벽의 일부분 위에 위치하는 윈도우를 포함한다. 제 2물질의 노출된 하부의 일부는 제거되고, 제 1물질의 에칭되지 않은 노출된 하부는 남겨진다. 제 1물질의 노출 부분 및 반도체 몸체의 하부는 제거된다. 절연 영역이 반도체 몸체의 제거된 부분에 형성된다. 상기 리세스 측벽의 한 부분과 상기 리세스 하부의 한 부분을 커버링하는 마스킹 영역 및 제 2물질의 하부를 노출시키도록 상기 리세스 측벽의 반대 부분 및 상기 리세스 하부의 반대 부분 위에 배치된 윈도우를 가진 마스크가 제 2물질 위에 제공된다. 반도체 몸체에 쉐로우 트렌치를 형성하기 위하여 반도체 몸체의 노출된 하부가 에칭되고 그리고 쉐로우 트렌치 절연 영역을 형성하도록 쉐로우 트렌치에 절연 물질이 형성된다. 상기와 같은 방법에 의하여, 큰 마스크 오정렬 공차를 허용한다.

Description

다이내믹 랜덤 엑세스 메모리 {DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 반도체, 특히 다이내믹 랜덤 엑세스 메모리(DRAM)에 관한 것이다.
공지된 바와 같이, DRAM은 두 개의 주요 부품(저장 캐패시터 및 캐패시터에 대하여 전하를 이동시킬 있는 트랜지스터)을 가진 저장셀로 만들어진다. 트렌치타입 DRAM에서, 캐패시터는 반도체 기판으로 에칭된 딥 트렌치에 위치한다. 특히, 트렌치는 캐패시터의 제 1전극(때때로, 저장 노드라고도 함)을 제공하는 도전성 물질을 가진다. 트렌치는 그 벽상에 유전체를 가지며, 상기 유전체는 캐패시터용 유전체를 제공한다. 기판내의 도핑된 영역은 캐패시터의 제 2전극을 제공한다. 제 1전극은 도전성 영역의 상부 및 기판에 형성된 매립 스트랩사이에서 반도체에 형성된 결합 영역을 통하여 셀의 트랜지스터의 소스/드레인 영역중 하나에 연결된다.
통상적인 DRAM 어래이는 다수의 저장셀이 가능한 한 서로 인접하게 배치되도록 구성된다. 적당하게 동작하기 위하여, 한 셀의 트랜지스터가 인접 셀의 트랜지스터로부터 전기적으로 절연되어야 한다. 이들 트랜지스터는 반도체 기판의 활성 영역에 형성된다. 이들 활성 영역은 마스킹 및 에칭 공정에 의하여 한정된다. 이러한 상기 공정은 쉐로우 트렌치 절연(STI; shallow trench isolation)이라고도 한다. 특히, 1998년 2월에 공고된 미국특허 5,717,628 "DRAM 캐패시터에 질화물 캡 형성"에 개시된 바와 같이, 트렌치 캐패시터를 형성한 후에, 수직 영역은 활성 실리콘 기판으로 에칭되고 산화물이 충전된다. 이러한 수직 영역의 에칭은 일반적으로 트렌치 캐패시터와 정렬되어야 하는 마스크를 이용하여 수행된다. 특히, 마스크는 트랜지스터 영역에 인접하게 배치되기 때문에, 결합 영역의 저항은 증가하는 반면, 마스크가 셀의 트랜지스터 영역으로부터 멀리 배치되면 하나의 캐패시터에 전기적으로 연결되는 두 개의 인접한 셀의 활성 영역이 증가한다.
본 발명의 목적은 결합 영역을 통해 셀 트랜지스터에 전기적으로 연결된 캐패시터의 저장 노드의 결합 영역의 길이 및 저항치가 변경되지 않고도 큰 마스크 오정렬 공차를 허용하도록 하는 것이며, 또한, 큰 마스크 오정렬 공차는 절연된 활성 영역의 형성시에도 허용하도록 하는 것이다.
도 1은 본 발명에 따른 DRAM 셀의 단면도이다.
도 1a는 도 1의 DRAM 셀의 개략도이다.
도 2는 트렌치 캐패시터가 형성된 반도체 몸체의 일부의 평면도이다.
도 3은 도 2의 라인 3-3을 따라 취한 트렌치 캐패시터가 형성된 반도체 몸체의 일부의 단면도이다.
도 4는 본 발명에 따른 방법의 한 스테이지에서 캐패시터의 상부에 리세스를 형성한 후에 트렌치 캐패시터가 형성된 반도체 몸체 부분의 단면도이다.
도 5는 도 4의 리세스가 형성되고 본 발명에 따라 마스크가 트렌치 캐패시터에 대하여 정렬된 후의 반도체 몸체의 일부의 평면도이다.
도 5a-10a는 도 5의 마스크가 도 5에 도시된 바와 같이 배치된 후에 도 1의 셀의 제조시의 여러 스테이지에서 트렌치 캐패시터가 형성된 반도체 몸체 부분의 단면도이며, 도 5a의 단면도는 도 5의 라인 5A-5A를 따라 취한 것이다.
도 5a1-8a1는 도 5의 마스크가 도 5에 도시된 바와 같이 배치된 후에 도 1의 셀의 제조시의 여러 스테이지에서 트렌치 캐패시터가 형성된 반도체 몸체 부분의 단면도이며, 도 5aa의 단면도는 도 5a-8a의 단면도에 대응하며, 도 5의 마스크는 도 5a에 도시된 위치의 좌측으로 약간 오정렬되어 있다.
도 5b-9b는 도 5의 마스크가 도 5에 도시된 바와 같이 배치된 후에 도 1의 셀의 제조시의 여러 스테이지에서 트렌치 캐패시터가 형성된 반도체 몸체 부분의 단면도이며, 도 5a의 단면도는 도 5의 라인 5B-5B를 따라 취한 것이다.
도 5b1-9b1는 도 5의 마스크가 도 5에 도시된 바와 같이 배치된 후에 도 1의 셀의 제조시의 여러 스테이지에서 트렌치 캐패시터가 형성된 반도체 몸체 부분의 단면도이며, 도 5a1의 단면도는 도 5a-8a의 단면도에 대응하며, 도 5의 마스크는 도 5b에 도시된 위치의 상부로 약간 오정렬되어 있다.
*도면의 주요부분에 대한 부호 설명*
8: DRAM 셀 9: 트랜지스터
10: 캐패시터 11: 활성 영역
12: 트렌치 14: 절연체
16: 반도체 몸체 24: 도전성 물질
36: 리세스 46: 마스크
50: 윈도우
본 발명에 따르면, 반도체 몸체에 트렌치 캐패시터를 형성하는 단계를 포함하는 방법이 제공된다. 리세스가 캐패시터의 상부에 형성되는데, 상기 리세스는 반도체 몸체에 측벽을 가진다. 제 2물질은 제 1물질 위에 증착된다. 마스크는 제 2물질 위에 제공되는데, 상기 마스크는: 리세스 하부의 한 부분을 커버하기 위한 마스킹 영역; 및 제 2물질의 하부를 노출시키기 위하여 상기 리세스 하부의 다른 부분 위에 및 리세스 측벽의 일부분 위에 위치하는 윈도우를 포함한다. 제 2물질의 노출된 하부의 일부는 제거되고, 제 1물질의 에칭되지 않은 노출된 하부는 남겨진다. 제 1물질의 노출 부분 및 반도체 몸체의 하부는 제거된다. 절연 영역이 반도체 몸체의 제거된 부분에 형성된다.
상기와 같은 방법에 의하여, 결합 영역을 통해 셀 트랜지스터에 전기적으로 연결된 캐패시터의 저장 노드의 결합 영역의 길이 및 저항치가 변경되지 않고도 큰 마스크 오정렬 공차를 허용한다. 또한, 큰 마스크 오정렬 공차는 절연된 활성 영역의 형성시에도 허용된다.
본 발명의 일 실시예에 따르면, 상기 리세스 측벽의 한 부분과 상기 리세스 하부의 한 부분을 커버링하는 마스킹 영역 및 제 2물질의 하부를 노출시키도록 상기 리세스 측벽의 반대 부분 및 상기 리세스 하부의 반대 부분 위에 배치된 윈도우를 가진 마스크가 제 2물질 위에 제공된다.
본 발명의 다른 실시예에 따르면, 반도체 몸체에 쉐로우 트렌치를 형성하기 위하여 반도체 몸체의 노출된 하부가 에칭되고 그리고 쉐로우 트렌치 절연 영역을 형성하도록 쉐로우 트렌치에 절연 물질이 형성된다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
도 1 및 1a에 따르면, 반도체(여기서는 실리콘 몸체(16))의 동일한 DRAM 셀(8) 어래이중 하나가 도시된다. 상기와 같은 DRAM 셀(8)(도 1a)은 트렌치 캐패시터(10)에 전기적으로 연결된 부분 수직 MOS 트랜지스터(9)를 가지며, 상기 MOS 트랜지스터(9) 및 캐패시터(9)는 모두 반도체 몸체(16)의 절연된 활성 영역(11)에 형성된다. MOS 트랜지스터(9)의 소스(S)(여기서는 N+도핑 영역)는 비트라인(17)에 전기적으로 연결되며, MOS 트랜지스터(9)의 드레인(D)은 도전성 매립 스트랩 영역(22)을 통하여 캐패시터(10)의 한 전극(24)에 전기적으로 연결된다. 트랜지스터(9)의 소스(S) 및 드레인(D)사이의 캐리어 흐름은 게이트 채널(G)을 통하며, 상기와 같은 캐리어 흐름은 여기서 워드라인이라고 하는 게이트 전극에 의하여 제어된다. 워드라인은 절연캡(19)에 의하여 비트라인과 전기적으로 절연된다. 게이트 전극은 도핑된 다결정 실리콘 영역(20) 및 워드라인을 제공하는 금속 도체(21)를 포함한다. 또한, 도핑된 다결정 실리콘 영역(20)은 유전체(23)에 의하여 캐패시터 전극(24)로부터 전기적으로 절연된다. 캐패시터(10)의 제 2전극은 절연체(14)에 의하여 전극(24)으로부터 절연되는 N+영역(25)에 의하여 제공된다.
특히, 캐패시터(10)의 전극(24)의 제 1상부(13)(즉, 도핑된 결합 영역(13))는 반도체 몸체(16)의 매립된 도전성 스트랩(22)을 통하여 N+영역(D) 트랜지스터(9)에 연결되며, 상기 캐패시터(10)의 반대의 제 2상부는 셀(8)의 트랜지스터(9)를 가진 활성 영역(11)의 일부를 한정하는 절연 영역(28)에 접촉하여 배치된다. 단결정 p타입 도핑된 실리콘 기판(16)에 에칭된 트렌치 캐패시터(10)는 도시된 바와 같이 통상적인 산화물 컬러(18)를 가진다. 트렌치(12)의 하부 또는 하부 레벨은 캐패시터(10)의 제 1전극(24)을 제공하도록 N+도핑된 다결정 실리콘(즉, 폴리실리콘)으로 충전되며, 절연 노드 유전체 배리어, 즉, 절연체(14)에 의하여 매립된 N+영역 제 2전극(25)로부터 절연된다. 캐패시터(10)의 저장 노드(24)는 일반적으로 진하게 도핑된 N+폴리실리콘으로 형성되며 자기 정렬된 매립 스트랩(22)을 통하여 트랜지스터(9)의 드레인 영역(D)에 연결된다. 쉐로우 트렌치 절연(STI) 영역(28)은 상기 셀(8)을 어래이의 인접셀로부터 절연시킨다.
따라서, 요약하면, DRAM 셀(8) 어래이는 반도체 몸체(16)에 제공된다. 각각의 셀(8)은 반도체 몸체(16)의 대응하는 절연된 활성 영역(11)에 트랜지스터(9)를 가지며 또한 반도체 몸체(16)의 트렌치(12)에 배치된 캐패시터(10)를 가진다. 캐패시터(10)(즉, 저장 노드(24))의 제 1상부, 즉 결합 영역(13)은 반도체 몸체(16)의 매립 스트립(22)을 통하여 트랜지스터(9)의 소스(S)/드레인(D) 영역중 하나에 연결되며, 캐패시터(10)의 반대의 제 2상부는 셀(8)의 트랜지스터(9)를 가진 활성영역(11)의 일부를 한정하는 STI 절연 영역(28)에 인접하여 배치된다. 캐패시터의 제 2전극은 N+전극 영역(25)에 의하여 제공된다. 워드라인은 절연체(23)에 의하여 드레인(D), 결합 영역(13) 및 도핑된 폴리실리콘(24)로부터 절연된다.
도 2내지 5, 도 5a 내지 10a, 도 5a1 내지 8a1, 도 5b 내지 9b 및 도 5a1 내지 9b1를 참조하여, 셀(8)을 형성하는 방법이 설명되는데, 도 1과 동일한 부재 및 재료는 도 1과 동일한 도면부호를 병기했다. 도 1에 도시된 것과 같은 예를 들어 캐패시터(10)중 하나와 같은 트렌치 캐패시터(10)의 어래이는 도 2 및 3에 도시된 바와 같이 반도체 몸체(16)에 형성된다. 각각의 캐패시터(10)는 하부 측벽 부분에 형성되는 절연체(14) 및 트렌치(12)에 배치된 도전성 물질(24)(즉, 저장 노드)을 포함한다. 도전성 물질(24)(여기서 도핑된 폴리실리콘)의 하부는 절연체(14)위에 배치되고 도전성 물질(24)의 상부는 반도체 몸체(16)상에 배치된다. 도전성 물질(24)은 반도체 몸체(16)의 표면까지 연장한다. 실리콘 질화물층(32)(즉, 패드 질화물)은 도시된 바와 같이 반도체 몸체(16)위에 위치하며, 도핑된 폴리실리콘 물질(24)은 도 2 및 3에 도시된 바와 같이 실리콘 질화물층(32)의 상부면으로 연장된다.
다음, 도 4에 따르면, 리세스(36)는 도전성 물질(24)(도 3)의 상부면에 형성된다. 리세스(36)는 반도체 몸체(16)의 표면 아래에 바닥부(38)를 가지며 반도체 몸체(16)에 측벽(40)을 가진다. 여기서 바닥부(38)는 캐패시터(10) 상에 보이드를 형성하도록 표면 아래로 50-400nm 리세싱된다. 리세스(36)의 바닥부(38)는 또한 컬러(18)의 상부 위에 존재할 수 있다. 바닥부(38)위에 절연층을 형성하는 것을포함하는 다른 처리 또는 증착 단계가 다음에 수행될 수 있다.
실리콘 이산화물의 얇은 유전체층(39)(도 1)이 게이트 채널(G)이 되는 측벽(40)의 노출된 실리콘 리세스(36)의 일부 위에 열적 성장에 의하여 형성되는 반면, 상기와 같은 실리콘 이산화물의 두꺼운 층은 도핑된 다결정 실리콘(24)의 상부에 열적으로 성장된다. 실리콘 이산화물층(39)은 게이트 채널(G)이 존재할 실리콘 측벽(40)의 일부 위에서 보다 도핑된 다결정 실리콘(24)위에서 두꺼운데, 이는 다결정 실리콘(24)의 도핑이 측벽(40) 일부상의 도핑 보다 진하기 때문이다. 예를 들어, 도핑된 다결정 실리콘(24)의 도핑 농도는 약 2x1019내지 5x1019/cm3이며, 게이트 채널(G)의 도핑 농도는 약 2x1017/cm3이다. (편의상, 유전체층(39)은 다음 도면들에 도시된다.)
다음, 도 5 및 5a에서, 여기서 예를 들어 다결정 실리콘 또는 비결정 실리콘과 같은 실리콘 물질인 제 1물질(42)은 반도체 몸체(16)의 표면상에(특히, 질화물층(32)의 표면상에) 그리고 리세스(36)의 측벽(40) 및 바닥부(38)위에 균일한 층으로서 증착되는데, 상기 제 1물질은 상기 리세스(36)의 하부를 충전한다. 다음, 여기서 무반사층, 산화물, 폴리질화물 또는 산소질화물인 제 2물질(44)이 제 1물질(42)위에 증착되고 반도체 몸체 위에 평탄면을 형성하도록 하부 충전된 리세스를 충전한다. 다음, 마스크(46)는 상기 평탄면상에서 캐패시터(10)에 대하여 정렬되며, 상기 마스크(46)의 마스킹 부분(48)은 활성 영역(11)위에 배치되며 상기 마스크의 윈도우 또는 개구부(50)는 활성 영역(11)사이의 반도체 몸체(16)내의 절연 영역 상부(즉, STI 영역(28)이 형성될 반도체 몸체(16) 상부)에 배치된다. 마스킹 부분(48)은 한 측벽 부분, 여기서는 도 5a에서 리세스(36)의 좌측 측벽 부분(40L)을 커버하며, 윈도우(50)는 반대 측벽 부분, 여기서 리세스(36)의 측벽 부분(40R)위에 배치된다.
이방성 에칭은 마스크(46)와 접촉하도록 하여 리세스의 측벽 부분(40R)상의 제 2물질(44)의 노출된 부분(도 6a)을 선택적으로 제거하도록 한다. 이방성 에칭은 리세스의 하부에 배치된 윈도우(50)에 의하여 노출된 제 2물질(44)의 일부를 제거하여 제 1물질(42)의 하부를 노출시키도록 하는 한편, 제 1물질(42)의 에칭되지 않은 하부는 남겨놓는다. 따라서, 윈도우(50)에 의해 노출된 제 2물질(44)의 일부를 제거하기 위하여 이용된 에칭, 여기서는 예를 들어 실리콘에 대하여 선택적인 공지된 산화물 반응 이온 에칭(RIE)(즉 실리콘 보다 높은 속도로 실리콘 이산화물을 에칭하는 산화물 스페이서 타입 에칭)이 선택되어 여기서 실리콘인 제 1물질(42)을 에칭되지 않도록 한다.
다음, 제 2물질의 나머지 부분은 산화물 RIE에칭을 이용하여 선택적으로 제거된다. 에칭은 비실리콘 에칭이다. 이에 의한 구조는 도 8a에 도시된다. 다음, 도 9a에 따르면, 예를 들어, TEOS인 절연 물질(60)이 쉐로우 트렌치 절연(STI) 영역(28)을 형성하기 위하여 쉐로우 트렌치에 형성되어, 활성 영역(11)을 한정하도록 한다. 다음 공정 중에, 층(32, 42)이 제거되고, 비트라인 확산부(71)(도 1) 및 노드 확산부(72)(스트랩 외부 확산)가 형성된다. 이들 확산부는 소스-드레인 확산부로서 기능하는데, 여기서는 측벽 상에 제 1물질(42)의 나머지 부분인 게이트 도체를 가진 수직 MOSFET의 도 1 및 10a의 N+드레인(D) 영역으로 표시된다. 마스크가 도 5a도시된 위치의 좌측으로 약간 오정렬되었을 때 상기 방법의 효과를 이해하기 위하여, 도 5a1 내지 8a1를 참조로 설명한다. 특히, 도 5a1는 도 5a와 거의 동일한데, 다만 도 5a의 마스크(46)는 도 5a1에서 좌측으로 시프트되었으며, 상기와 같은 좌측으로의 시프트된 마스크는 마스크(46')으로 표시된 것이 다르다. 따라서, 마스크(46')의 윈도우(50)는 마스크(46) 보다 측벽(40L)쪽에 가깝다. 도 5a 내지 8a와 관련하여 설명한 공정은 반복되며, 이에 의한 구조는 각각 도 5a1 내지 8a1에 도시된다. 마스크(46')가 일부 오정렬되었더라도, 결합 영역(13)의 길이(L)는 변경되지 않은 상태를 유지한다. 특히, 결합 영역(13)의 최소 길이(L)는 상기 오정렬에 의하여 윈도우(50)의 좌측 모서리가 적어도 좌측 측벽(40L)의 우측으로 배치되는 한은 리세스(36)의 바닥부(38)(도 4)의 길이(L')에서 마스크(46')의 오정렬에 관계없이 제 1물질(42)의 미리설정된 두께를 뺀 것으로 정의된다.
도 5 및 도 5b 내지 9b에 따르면, 도 9a-9a에 따라 개시된 공정에 의한 도 5에 도시된 구조 결과가 도시된다. 도 9b-9b에 도시된 단면은 도 5에서 라인 5B-5B를 따라 취한 것이다. 따라서, 리세스(36)는 도 4에 도시된 바와 같이 도전성 물질(24)(도 3)의 상부에 형성된다. 다음, 도 5b에 따르면, 제 1물질(40)은 반도체 몸체(16)의 표면 위에(특히, 질화물층(32)의 표면 위에) 그리고 리세스(36)의 측벽(40) 및 바닥부(38)위에 균일한 소정 두께를 가진 층으로서 증착되며, 상기 제 1물질(42)은 상기 리세스(36)의 하부를 충전시킨다. 다음, 제 2물질(44)은 제 1물질(2)위에 증착되며 하부 충전된 리세스(36)를 충전시켜 반도체 몸체(16) 위에 평탄면을 형성하도록 한다. 다음, 마스크(46)는 평탄면상의 캐패시터(10)에 대하여 정렬되며, 상기 마스크(46)의 마스킹 부분(48)은 활성 영역 위에 배치되고 상기 마스크(46)의 윈도우(50)는 활성 영역(11)(도 5)사이의 반도체 몸체(16)에 형성될 STI 절연 영역 위에 형성된다. 마스킹 부분(48)은 여기서 도 5의 각각의 리세스(36)의 좌측 측벽 부분(40L)인 하나의 측벽 부분을 커버하며, 윈도우(50)는 여기서 각각의 리세스(36)의 측벽 부분(40T, 40R, 40B)인 나머지 측벽 부분 위에 배치된다.
에칭은 마스크(46)와 접촉하도록 하여 리세스의 측벽 부분(40T, 40B)상의 제 2물질(44)의 노출된 부분(도 6a)을 선택적으로 제거하도록 한다. 에칭은 각각의 리세스 부분 상에 배치된 윈도우(50)에 의하여 노출된 제 2물질(44) 부분을 제거하여 제 1물질(42)의 하부를 노출시키도록 하는 한편, 제 1물질(42)의 에칭되지 않은 하부는 남겨놓는다. 따라서, 윈도우(50)에 의해 노출된 제 2물질(44)의 일부를 제거하기 위하여 이용된 에칭은 여기서 실리콘인 제 1물질(42)을 에칭되지 않도록 선택된다.
다음, 도 6b에 따르면, 다른 에칭, 여기서 제 2물질(44)을 에칭하지 않고 제 1물질(42)을 에칭하는 반응성 이온 에칭이 수행된다. 상기 에칭은 제 1물질(42)의 노출 부분(즉, 도 6b에 도시된 바와 같이 제 2물질(44)의 일부를 에칭함으로써 노출되는 제 1물질(42)의 일 부분(42a))을 선택적으로 제거하기 위하여 이용되며; 반도체 몸체(16)의 하부를 노출시키도록 한다. 다음, 반도체 몸체(16)의 노출된 하부는 여기서 실리콘 RIE, 수직 에칭 공정에 의하여 다시 에칭되어 쉐로우트렌치(56)를 형성하도록 한다.
다음, 제 2물질(44)의 나머지 부분은 산화물 RIE를 이용하여 제거된다. 상기와 같은 에칭은 실리콘은 에칭하지 않는다. 이에 의한 구조는 도 8b에 도시된다. 다음, 도 9b를 참조하면, 절연 물질(60)이 쉐로우 트렌치에 형성되어 캐패시터의 제 2부분에 배치되고 활성 영역(11)을 한정하는 쉐로우 트렌치 절연(STI) 영역(28)을 형성하도록 한다.
마스크가 도 5b에 도시된 위치로부터 좌측으로 약간 오정렬되었을 때 상기 방법의 효과를 이해하기 위하여, 도 5b1 내지 8b1를 참조로 설명한다. 특히, 도 5bb는 도 5b와 거의 동일한데, 다만 도 5b의 마스크(46)는 도 5b1에서 좌측으로 시프트되었으며, 상기와 같은 좌측으로 시프트된 마스크는 마스크(46')으로 표시된 것이 다르다. 따라서, 마스크(46')의 윈도우(50)는 마스크(46) 보다 측벽(40L)쪽에 가깝다(도 5b1). 도 5b 내지 8b와 관련하여 설명한 공정은 반복되며, 이에 의한 구조는 각각 도 5b1 내지 8b1에 도시된다. 따라서, 윈도우(50)에 의하여 노출된 제 2물질의 일부를 제거한 후에, 도 6b1에 도시된 바와 같이, 제 1물질의 일 부분(42a)이 노출된다. 노출된 부분(42a)은 제 2물질(44)의 나머지 부분, 즉 이전에 에칭되지 않은 부분을 마스크로서 이용하여 제거된다. 에칭은 또한 제 1층의 일 부분(42a)하부의 실리콘 몸체(16)의 일부를 제거하여 도 7b1에 도시된 구조를 형성하도록 한다.
도 9b1에 따르면, 제 2물질(44)의 나머지 노출되지 않은 부분은 도 8b1에 도시된 구조를 형성하도록 에칭된다. 도 9b1에 따르면, 절연 물질(60)은 STI영역(28)을 형성하고 이에 의하여 활성 영역(11)을 한정하도록 증착된다.
따라서, 전술한 방법에 의하여, 결합 영역을 통하여 셀 트랜지스터에 전기적으로 연결된 캐패시터의 저장 노드의 결합 영역의 길이 변화 및 이에 따른 저항 변화에 관계없이 대응하지 않고 큰 마스크 오정렬 공차가 허용된다. 또한, 절연된 활성 영역(11)을 형성하더라도 큰 마스크 오정렬 공차가 허용된다.
다른 실시예 역시 첨부된 본 발명의 사상 및 범위 내에 있다.

Claims (7)

  1. (a) 반도체 몸체에 트렌치 캐패시터를 형성하는 단계;
    (b) 반도체 몸체에 측벽을 가진 리세스를 캐패시터의 상부에 형성하는 단계;
    (c) 리세스의 측벽 및 하부 위에 제 1물질을 증착하는 단계;
    (d) 상기 제 1물질 위에 제 2물질을 증착하는 단계;
    (e) 상기 리세스 하부의 한 부분을 커버하기 위한 마스킹 영역; 및 제 2물질의 하부를 노출시키기 위하여 상기 리세스 하부의 다른 부분 위에 및 리세스 측벽의 일부분 위에 위치하는 윈도우를 포함하는 마스크를 상기 제 2물질 위에 제공하는 단계;
    (f) 상기 제 1물질의 에칭되지 않은 노출된 하부 부분은 남겨 놓고 상기 제 2물질의 노출된 하부의 일부를 선택적으로 제거하는 단계;
    (g) 상기 제 1물질의 노출된 부분 및 반도체 몸체의 하부를 선택적으로 제거하는 단계; 및
    (h) 상기 반도체 몸체의 상기 제거된 부분에 절연 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 마스크를 제공하는 단계는 상기 리세스 측벽의 한 부분 및 상기 리세스 하부의 한 부분을 커버링하는 마스킹 영역 및 상기 제 2물질의 하부를 노출시키도록 리세스 측벽의 반대 부분 및 상기 리세스 하부의 반대 부분위에 배치되는 윈도우를 가진 마스크를 상기 제 2물질에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 반도체 몸체의 상기 제거된 부분에 절연 영역을 형성하는 단계는:
    반도체 몸체에 쉐로우 트렌치를 형성하도록 상기 반도체 몸체의 노출된 하부를 에칭하는 단계; 및
    쉐로우 트렌치 절연 영역을 형성하도록 상기 쉐로우 트렌치에 절연 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. (a) 반도체 몸체의 트렌치에 도전성 물질을 가진 캐패시터를 형성하는 단계;
    (b) 반도체 몸체에 측벽을 가진 리세스를 상기 도전성 물질의 상부에 형성하는 단계;
    (c) 상기 반도체 몸체의 표면 위에 및 상기 리세스의 측벽 및 하부 위에 상기 리세스의 하부를 충전시키는 제 1물질을 증착하는 단계;
    (d) 상기 제 1물질 위에 상기 하부 충전된 리세스를 충전시키는 제 2물질을 증착하는 단계;
    (e)상기 반도체 몸체의 표면 위에 및 상기 리세스의 측벽 및 하부 위에 상기 리세스의 하부를 충전시키는 제 1물질을 증착하는 단계;
    (d) 상기 제 2물질 위에 마스크를 형성하는 단계를 포함하는데, 상기 마스크는 개구부를 가지며, 상기 마스크는 상기 리세스 측벽의 한 부분 및 상기 리세스 하부의 한 부분을 마스킹하며, 상기 개구부는 상기 제 2물질의 하부를 노출시키도록 리세스 측벽의 반대 부분 및 상기 리세스 하부의 반대 부분 위에 배치되며;
    (f) 상기 제 1물질의 에칭되지 않은 노출된 하부 부분은 남겨 놓고 상기 제 2물질의 노출된 하부의 일부를 선택적으로 제거하는 단계;
    (g) 반도체 몸체의 하부를 노출시키는 상기 제 1물질의 노출된 하부를 선택적으로 제거하는 단계; 및
    (h) 상기 반도체 몸체의 상기 노출된 하부에 절연 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 절연 영역을 형성하는 단계는:
    반도체 몸체에 쉐로우 트렌치를 형성하도록 상기 반도체 몸체의 노출된 하부를 에칭하는 단계; 및
    쉐로우 트렌치 절연 영역을 형성하도록 상기 쉐로우 트렌치에 절연 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 반도체 몸체의 트렌치에 배치된 캐패시터에 연결된 반도체 몸체의 활성 영역 내에 트랜지스터를 가지며, 상기 캐패시터의 제 1상부가 상기 트랜지스터에 연결되고, 상기 캐패시터의 반대쪽 상부가 상기 활성 영역으로부터 절연되는 DRAM 셀을 반도체 몸체에 형성하는 방법에 있어서,
    (a) 하부 측벽 부분 상에 절연체를 가지며 트렌치에 도전성 물질을 가진 캐패시터를 반도체 몸체의 트렌치에 형성하는 단계를 포함하는데, 상기 도전성 물질의 하부는 상기 절연체 상에 배치되고 상기 도전성 물질의 상부는 상기 반도체 몸체 상에 배치되며, 상기 도전성 물질은 상기 반도체 몸체의 표면으로 연장되며;
    (b) 상기 반도체 몸체의 표면 하부에 놓인 바닥부 및 반도체 몸체의 측벽을 가진 리세스를 상기 도전성 물질의 상부에 형성하는 단계;
    (c) 상기 반도체 몸체의 표면 위에 및 상기 리세스의 측벽 및 하부 위에 상기 리세스의 하부를 충전시키는 제 1물질을 증착하는 단계;
    (d) 상기 반도체 몸체 위에 평탄면을 형성하도록 상기 하부 충전된 리세스를 충전하는 제 2물질을 상기 제 1물질 위에 증착하는 단계;
    (e) 상기 반도체 몸체에서 활성 영역을 한정하기 위하여 캐패시터와 정렬되는 개구부를 가진 마스크를 상기 평탄면 위에 형성하는 단계를 포함하는데, 상기 마스크는 상기 리세스 측벽의 한 부분 및 상기 리세스 하부의 한 부분을 마스킹하며, 상기 개구부는 상기 제 2물질의 하부를 노출시키도록 리세스 측벽의 반대 부분 및 상기 리세스 하부의 반대 부분 위에 배치되며;
    (f) 상기 제 1물질의 에칭되지 않은 노출된 하부 부분은 남겨 놓고 제 1물질의 상부를 노출시키도록 상기 리세스 측벽상의 상기 제 2물질의 노출된 하부의 일부를 선택적으로 제거하는 단계;
    (g) 상기 반도체 몸체의 하부를 노출시키는 제 1물질의 노출된 부분을 선택적으로 제거하는 단계;
    (h) 상기 반도체 몸체에 쉐로우 트렌치를 형성하도록 반도체 몸체의 노출된 하부를 에칭하는 단계; 및
    (i) 상기 트랜지스터에 연결된 캐패시터의 제 1부분으로 상기 제 2상부에 활성 영역을 한정하는 쉐로우 트렌치 절연 영역을 형성하도록 상기 쉐로우 트렌치에 절연 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 각각 반도체 몸체의 대응하는 절연된 활성 영역에 배치된 트랜지스터 및 반도체 몸체의 트렌치에 배치된 캐패시터를 가지며, 상기 캐패시터의 제 1 부분이 상기 트랜지스터에 연결되고, 상기 캐패시터의 반대쪽 제 2부분이 상기 트랜지스터를 가진 상기 활성 영역의 일부를 한정하는 절연 영역에 배치되는 DRAM 셀 어래이를 반도체 몸체에 형성하는 방법에 있어서,
    (a) 상기 반도체 몸체에 트렌치 캐패시터 어래이를 형성하는 단계를 포함하는데, 상기 각각의 캐패시터는 하부 측벽 상에 놓인 절연체 및 상기 트렌치에 배치된 도전성 물질을 포함하며, 상기 도전성 물질의 하부는 상기 절연체 상에 배치되고 상기 도전성 물질의 상부는 상기 반도체 몸체 상에 배치되며, 상기 도전성 물질은 상기 반도체 몸체의 표면으로 연장되며;
    (b) 상기 반도체 몸체의 표면 하부에 놓인 바닥부 및 반도체 몸체의 측벽을 가진 리세스를 상기 도전성 물질의 상부에 형성하는 단계;
    (c) 상기 반도체 몸체의 표면 위에 및 상기 리세스의 측벽 및 하부 위에 상기 리세스의 하부를 충전시키는 제 1물질을 증착하는 단계;
    (d) 상기 반도체 몸체 위에 평탄면을 형성하도록 상기 하부 충전된 리세스를 충전하는 제 2물질을 상기 제 1물질 위에 증착하는 단계;
    (e) 상기 평탄면상에 마스크를 정렬시키는 단계를 포함하는데, 상기 마스크의 마스킹 부분은 상기 활성 영역 위에 배치되며, 상기 마스크의 윈도우는 상기 활성 영역사이에서 반도체의 절연 영역 상에 배치되며, 상기 마스킹 영역은 리세스의 한 측벽 부분을 커버링하고, 상기 윈도우는 상기 리세스의 반대 측벽 부분 위에 배치되며;
    (f) 상기 제 1물질의 에칭되지 않은 노출된 하부 부분은 남겨 놓고 제 1물질의 상부를 노출시키도록 상기 각각의 리세스의 하부 위에 배치된 윈도우에 의하여 노출된 제 2물질의 일부를 에칭하여 리세스의 반대 측벽 부분 위의 제 2물질의 노출된 부분을 선택적으로 제거하는 단계;
    (g) 반도체 몸체에서 상기 리세스의 하부 아래에 각각의 셀을 위한 결합 영역을 제공하도록 에칭되지 않은 리세스의 하부는 남겨 놓고 반도체 몸체의 하부를 노출시키는 제 1물질의 노출된 부분을 선택적으로 제거하는 단계;
    (h) 상기 반도체 몸체에서 상기 리세스의 하부 아래에 각각의 셀을 위한 결합 영역을 제공하기 위하여 에칭되지 않은 리세스의 하부를 남겨 놓고 쉐로우 트렌치를 형성하도록 반도체 몸체의 노출된 하부를 에칭하는 단계; 및
    (i) 상기 캐패시터의 제 2부분에 배치되며 활성 영역을 한정하는 쉐로우 트렌치 절연 영역을 형성하도록 상기 쉐로우 트렌치에 절연 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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