KR101075490B1 - 매립게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 후속 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로서, 본 발명의 반도체장치는 트렌치가 구비된 기판; 상기 트렌치를 일부 매립하는 매립게이트; 상기 매립게이트 상에 형성되어 상기 트렌치의 나머지를 갭필하는 층간절연막; 및 상기 기판의 전면을 덮는 보호막(질화막)을 포함하고, 상술한 본 발명은 매립게이트가 형성된 반도체기판의 전면에 보호막을 형성해주므로써 후속 열공정에 노출된다고 하더라도 매립게이트가 열화되는 것을 방지할 수 있는 효과가 있다.
매립게이트, 트렌치, 보호막, 질화막, 산화공정

Description

매립게이트를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 이에 최근에는 매립 게이트(Buried gate) 또는 매립 워드라인(Bureid wordline)을 적용하여 반도체 장치의 신뢰성 및 집적도를 확보하는 다양한 방법들이 시도되고 있다. 매립게이트(또는 매립 워드라인)는 게이트를 반도체 기판 속에 매립함으로써 워드라인(Word Line)과 비트라인(Bit Line)간의 기생 정전용량(Parasitic Capacitance)을 현저히 줄일 수 있다. 이에 따라 매립게이트를 적용하면 메모리 소자의 센싱마진(Sensing Margin)을 크게 향상 시키는 장점이 있다.
한편, 매립 게이트 기술에서 폴리실리콘막을 사용하면 수평적인 공간이 한정되어 있으므로 폴리실리콘막 위에 저저항 금속막이 위치한 2층 구조는 사용할 수 없다. 따라서, 매립게이트 기술에서는 게이트절연막 위에 폴리실리콘막 없이 저저항 금속막만을 게이트전극으로 사용할 수 밖에 없다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 반도체장치는 소자분리막(12)에 의해 활성영역(13)이 한정된 반도체기판(11), 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성된 트렌치(14), 트렌치(14)를 일부 매립하는 매립게이트(16), 및 매립게이트(16) 상부에서 트렌치(14)의 나머지를 갭필하는 층간절연막(17)을 포함한다. 매립게이트(16)와 트렌치(14) 사이에는 게이트절연막(15)이 형성되어 있다.
도 1의 종래기술에서는 후속 열공정에서 매립게이트(16)의 산화 및 열화를 방지하기 위해 매립게이트(16) 상부를 층간절연막(17)으로 갭필하고 있다. 층간절연막(17)은 실리콘산화막을 이용하고 있다.
그러나, 종래기술은 산화 공정(Oxidation) 등의 후속 열공정을 진행하는 동안 매립게이트(16)가 열화되는 문제가 있다. 즉, 매립게이트(16)가 층간절연막(17) 아래에 매립되어 있지만, 고온의 산화 분위기에서 산화공정을 진행하게 되면 산소(Oxygen)가 쉽게 층간절연막(17) 및 소자분리막(12)을 통과하여(도면부호 ①,②,③ 참조) 매립게이트(16)까지 도달함으로써 매립게이트(16)가 산화된다. 그 결과, 매립게이트(16)의 저항이 크게 증가하며, 게이트절연막(15)의 신뢰성도 저하되어 트랜지스터의 신뢰성이 열화되는 문제가 발생한다.
도시하지 않았지만, 산화 공정뿐만 아니라, 그 이후 계속 수행되는 각종 열 처리공정 동안에도 매립게이트(16)의 열화는 쉽게 발생된다.
도 2a 및 도 2b는 종래기술에 따른 문제점을 도시한 사진으로서, 도 2a는 디펙트맵(Defect Map)이고, 도 2b는 디펙트의 단면 TEM 사진이다.
도 2a 및 도 2b를 참조하면, 금속전극 재질인 매립게이트(16) 상부에 층간절연막(17)으로서 산화막을 형성하는 경우에는, 고온의 산화 분위기에서 산소(Oxygen)가 쉽게 층간절연막을 통과하여 매립게이트까지 도달하게 됨에 따라 매립게이트가 산화되고 있음을 알 수 있다. 즉, 금속전극의 산화물(도면부호 '19')이 형성되는 것을 피할 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 후속 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 매립게이트의 내산화특성을 높이고 트랜지스터의 신뢰성을 확보할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 트렌치가 구비된 기판; 상기 트렌치를 일부 매립하는 매립게이트; 상기 매립게이트 상에 형성되어 상기 트렌치의 나머지를 갭필하는 층간절연막; 및 상기 기판의 전면을 덮는 보호막을 포함하는 것을 특징으로 하고, 상기 보호막은 질화막을 포함하며, 상기 질화막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 것을 특징으로 한다. 상기 층간절연막은 산화막 또는 질화막을 포함하거나, 상기 매립게이트의 표면과 트렌치의 나머지 측벽을 실링하는 제1층간절연막(질화막); 및 상기 제1층간절연막 상에 형성되어 상기 트렌치의 나머지를 갭필하는 제2층간절연막(산화막)을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 트렌치가 구비된 셀영역과 주변회로영역이 구 분된 기판; 상기 트렌치를 일부 매립하는 매립게이트; 상기 매립게이트 상에 형성되어 상기 트렌치의 나머지를 갭필하는 층간절연막; 및 상기 셀영역의 기판의 전면을 덮는 보호막을 포함하는 것을 특징으로 하고, 상기 주변회로영역의 기판 상에 상기 주변회로영역에 형성되는 트랜지스터를 위한 게이트절연막이 더 형성되어 있는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계; 및 상기 기판의 전면을 덮는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변회로영역이 구분된 기판의 상기 셀영역의 일부를 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계; 및 상기 셀영역의 기판의 전면을 덮는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트가 형성된 반도체기판의 전면에 보호막을 형성해주므로써 후속 열공정에 노출된다고 하더라도 매립게이트가 열화되는 것을 방지할 수 있는 효과가 있다.
또한, 보호막이 셀영역의 전면을 덮으므로써, 후속 주변회로영역에서 산화공 정 및 열공정이 진행되더라도 셀영역에 형성된 매립게이트가 열화되는 것을 방지할 수 있다.
그리고, 본 발명은 매립게이트 상부를 갭필하는 층간절연막을 질화막과 산화막의 2중 구조로 갭필하므로써 매립게이트의 내산화 특성을 높이고 동시에 트랜지스터의 신뢰성을 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 매립게이트가 매립되어 있는 반도체기판 또는 셀영역의 전면을 덮는 보호막을 형성하므로써 후속 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있다.
도 3은 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면이다.
도 3을 참조하면, 제1실시예에 따른 반도체장치는 크게 소자분리막(22)에 의해 활성영역(23)이 한정된 반도체기판(21), 활성영역(23)과 소자분리막(22)을 동시에 식각하여 형성된 트렌치(25), 트렌치(25)를 일부 매립하는 매립게이트(27A), 매립게이트(27A) 상부에 형성되어 트렌치(25)의 나머지를 갭필하는 층간절연막(28B) 및 층간절연막(28B)을 포함한 반도체기판(21)의 전면을 덮는 보호막(29)을 포함하 며, 활성영역(23)의 트렌치 표면 상에는 셀게이트절연막(26)이 형성되어 있다. 도면부호 '24A'는 하드마스크막으로 사용된 산화막이다.
자세히 살펴보면, 소자분리막(22)은 STI 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성되어 있다. 트렌치(25)는 매립게이트(27A) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다.
매립게이트(27A)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 게이트의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(27A)는 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조일 수 있고, 여기서, 티타늄질화막은 원자층증착법을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함한다.
위와 같이, 매립게이트(27A)가 트렌치(25)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
층간절연막(28B)은 산화막 또는 질화막을 단층(Single layer)으로 사용할 수 있다. 산화막은 스핀온절연막 특히, 폴리실라잔(PolySilaZane; PSZ)을 원료로 하는 스핀온절연막(Spin On Dielectric; SOD)을 포함하고, 질화막은 실리콘질화막을 포함할 수 있다. 층간절연막(28B)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다.
보호막(29)은 반도체기판(21)의 전면을 덮는 형태가 되는데, 이에 따라 후속 열공정시 매립게이트(27A)가 열화되는 것을 방지한다. 바람직하게, 보호막(29)은 산소침투 방지 효과가 큰 질화막을 포함한다. 예를 들어, 보호막(29)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 실리콘질화막을 이용하여 형성하는 것이 바람직하다. 보호막(29)의 두께는 50∼500Å으로 한다.
도 3에 따르면, 후속 산화공정 및 열공정에 노출된다고 하더라도 보호막(29)이 반도체기판(21)의 전면을 덮고 있기 때문에 매립게이트(27A)가 열화되는 것을 방지할 수 있다. 즉, 도면부호 ④와 같이 보호막(29)에 의해 산소의 침투가 방지되어 매립게이트(27A)가 산화되는 것을 방지할 수 있다. 아울러, 소자분리막(22)에 형성된 매립게이트(27A)도 보호막(29)에 의해 산화되지 않는다.
도 4는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면이다.
도 4를 참조하면, 제2실시예에 따른 반도체장치는 크게 소자분리막(22)에 의해 활성영역(23)이 한정되고 셀영역과 주변회로영역이 구분된 반도체기판(21), 활성영역(23)과 소자분리막(22)을 동시에 식각하여 형성된 트렌치(25), 트렌치(25)를 일부 매립하는 매립게이트(27A), 매립게이트(27A) 상부에 형성되어 트렌치(25)의 나머지를 갭필하는 층간절연막(28B) 및 층간절연막(28B)을 포함한 반도체기판(21)의 셀영역의 전면을 덮는 보호막(29)을 포함하며, 활성영역(23)의 트렌치 표면 상에는 셀게이트절연막(26)이 형성되어 있고, 주변회로영역의 반도체기판(21) 상에는 주변회로게이트절연막(31)이 형성되어 있다. 도면부호 '24A'는 하드마스크막으로 사용된 산화막이다.
먼저, 반도체기판(21)은 셀영역과 주변회로영역이 구분되어 있으며, 소자분리막(22)은 STI 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성되어 있다.
셀영역에 형성된 트렌치(25)는 매립게이트(27A) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다.
매립게이트(27A)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 게이트의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(27A)는 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조일 수 있고, 여기서, 티타늄질화막은 원자층증착법을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함한다.
위와 같이, 매립게이트(27A)가 트렌치(25)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
층간절연막(28B)은 산화막 또는 질화막을 단층으로 사용할 수 있다. 산화막은 스핀온절연막, 특히 폴리실라잔(PSZ)을 원료로 하는 스핀온절연막(SOD)을 포함하고, 질화막은 실리콘질화막을 포함할 수 있다. 층간절연막(28B)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다.
보호막(29)은 셀영역의 반도체기판(21)의 전면을 덮는 형태가 되는데, 이에 따라 주변회로게이트절연막(31)을 형성하기 위한 열공정시 매립게이트(27A)가 열화되는 것을 방지한다. 바람직하게, 보호막(29)은 산소침투 방지효과가 큰 실리콘질화막 등의 질화막을 포함한다. 예를 들어, 보호막(29)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 실리콘질화막을 이용하여 형성하는 것이 바람직하다. 보호막(29)의 두께는 50∼500Å으로 한다.
도 4에 따르면, 보호막(29)이 셀영역의 반도체기판(21)의 전면을 덮으므로써, 후속 주변회로게이트절연막(31)을 형성하기 위한 산화분위기의 열공정에 노출된다고 하더라도 매립게이트(27A)가 열화되는 것을 방지할 수 있다. 즉, 도면부호 ④와 같이 보호막(29)에 의해 산소의 침투가 방지되어 매립게이트(27A)가 산화되는 것을 방지할 수 있다. 아울러, 소자분리막(22)에 형성된 매립게이트(27A)도 보호막(29)에 의해 산화되지 않는다.
도 5a 내지 도 5g는 도 4에 도시된 반도체장치의 제조방법을 도시한 공정 단면도이다. 한편, 제1실시예에 따른 반도체장치의 제조 방법은 이하에서 설명되는 셀영역에 한정될 수 있다.
도 5a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 반도체기판(21)은 셀영역과 주변회로영역이 정의되어 있다.
이어서, 산화막(24A)과 질화막(24B)이 적층된 하드마스크막(24)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(25)를 형성한다. 이때, 트렌치(25)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(25)또한 라인형태이며, 트렌치(25)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(25)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(25)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(23)에 형성되는 트렌치의 깊이는 1000∼1500Å이고, 소자분리막(22)에 형성되는 트렌치의 깊이는 1500∼2000Å이다.
트렌치(25)를 형성하기 위한 식각 공정은 하드마스크막(24)을 식각장벽으로 이용하는데, 하드마스크막(24)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(24)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(24)은 산화막(24A)과 질화막(24B)이 적층된 구조를 포함하는데, 산화막(24A)은 30∼100Å이고, 질화막(24B)은 300∼700Å이다.
하드마스크막(24)을 적용한 경우에는 트렌치(25) 형성후에 감광막패턴을 스트립할 수 있다.
도 5b에 도시된 바와 같이, 트렌치(25)의 측벽 및 바닥면에 셀게이트절연막(26)을 형성한다. 셀게이트절연막(26)은 트렌치(25)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하 게 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(21)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
이어서, 셀게이트절연막(26) 상에서 트렌치(25)를 매립하도록 반도체기판(21)의 전면에 금속막(27)을 증착한다. 이때, 금속막(27)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 바람직하게, 금속막(27)은 티타늄질화막(TiN)과 텅스텐막(W)을 적층하여 형성하며, 여기서, 티타늄질화막은 원자층증착법(ALD)을 이용하여 형성할 수 있다.
도 5c에 도시된 바와 같이, 금속막(27)에 대해 하드마스크막(24)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다.
이어서, 에치백(Etchback) 공정을 통해 금속막을 리세스시킨다. 이에 따라, 트렌치(25)의 일부를 매립하는 형태의 금속막이 잔류하며, 잔류하는 금속막은 매립게이트(Buried gate, 27A)가 된다. 매립게이트(27A)는 500∼1300Å의 높이를 가질 수 있다.
도 5d에 도시된 바와 같이, 매립게이트(27A) 상부를 갭필할 때까지 전면에 층간절연막(28)을 형성한 후 하드마스크막(24)의 표면이 드러나도록 평탄화시킨다. 다. 이에 따라, 매립게이트(27A) 상부에서 트렌치의 나머지를 갭필하는 형태의 층간절연막(28A)이 잔류한다.
층간절연막(28A)은 갭필특성이 우수할뿐만 아니라 후속 열공정시 매립게이트(27A)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 층간절연막(28A)은 산화막 또는 질화막으로 형성할 수 있다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실라잔을 원료로 하는 스핀온절연막(SOD)을 포함하며, 질화막은 실리콘질화막을 포함할 수 있다. 층간절연막(28A)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다. 층간절연막(28A)은 원자층증착법(Atomic Layer Deposition; ALD)이나 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다.
도 5e에 도시된 바와 같이, 하드마스크막(24) 중 질화막(24B)을 제거한다. 이때, 질화막으로 형성된 층간절연막(28A)도 일부가 제거되어 높이가 낮아질 수 있다. 질화막(24B)을 제거하기 위해 인산(H3PO4) 용액을 이용한 습식식각을 적용할 수 있다.
위와 같이 질화막(24B)을 제거한 후에 층간절연막은 도면부호 '28B'와 같이 잔류할 수 있으며, 산화막(24A)은 인산용액에 대해 선택비를 갖기 때문에 식각되지 않는다.
산화막(24A)을 잔류시키는 이유는 후속 보호막 공정시 반도체기판(21)이 응 력(Stress)에 의해 어택(attack)받는 것을 방지하기 위함이다.
도 5f에 도시된 바와 같이, 층간절연막(28A)을 포함한 반도체기판(21)의 전면에 보호막(29)을 형성한 후, 주변회로오픈마스크(30)를 이용하여 보호막(29)을 선택적으로 식각하여 셀영역 상부에만 잔류시킨다. 주변회로오픈마스크(30)는 감광막을 이용하여 형성할 수 있다.
보호막(29)은 질화막으로 형성하며, 특히 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 실리콘질화막을 이용하여 형성하는 것이 바람직하다. 보호막(29)의 두께는 50∼500Å으로 한다.
그리고, 주변회로영역에서 보호막을 제거하기 위해 습식식각 또는 건식식각을 적용할 수 있다.
상술한 보호막(29)은 셀영역의 전면을 덮는 형태가 되기 때문에, 후속하는 열공정 및 산화공정으로부터 셀영역을 보호할 수 있다. 예컨대, 보호막(29)은 후속하는 산화분위기의 열공정시 매립게이트(27A)가 열화되는 것을 방지할 수 있다.
한편, 주변회로영역에서 보호막(29)을 식각한 후에는 산화막(24A)을 추가로 제거하여 주변회로영역의 반도체기판(21)을 노출시킬 수 있다. 따라서, 산화막(24A)은 셀영역에만 잔류시킨다. 이와 같이 주변회로영역에서 산화막(24A)을 제거하는 이유는 후속하여 주변회로게이트절연막을 형성하기 위함이다.
도 5g에 도시된 바와 같이, 주변회로오픈마스크(30)를 제거한 후에, 주변회로영역의 트랜지스터를 위한 주변회로게이트절연막(31)을 형성한다.
주변회로게이트절연막(31)은 반도체기판(21)의 표면을 산화시켜 형성하거나 화학기상증착법 등을 이용하여 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하다. 예를 들어, 열산화(Thermal oxidation)또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(21)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
위와 같은 주변회로게이트절연막(31) 형성시에 셀영역의 전면에는 보호막(29)이 덮혀 있으므로, 산소가 매립게이트(27A)쪽으로 침투하지 못한다. 이에 따라, 활성영역(23)의 트렌치에 매립된 매립게이트(27A)는 물론 소자분리막(22)의 트렌치에 매립된 매립게이트(27A)도 열화되지 않는다.
상술한 제1실시예 및 제2실시예에 따르면, 반도체기판(21) 또는 셀영역의 전면을 덮는 보호막(29)을 형성하므로써 후속 열공정(산화공정 및 어닐 공정)을 수행하는 동안 매립게이트(27A)가 열화되는 것을 방지할 수 있다.
도 6은 본 발명의 제3실시예에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 6을 참조하면, 제3실시예에 따른 반도체장치는 크게 소자분리막(42)에 의해 활성영역(43)이 한정된 반도체기판(41), 활성영역(43)과 소자분리막(42)을 동시에 식각하여 형성된 트렌치(45), 트렌치(45)를 일부 매립하는 매립게이트(47A), 매 립게이트(47A) 상부에 형성되어 트렌치(45)의 나머지를 갭필하는 제1층간절연막(48B)과 제2층간절연막(49B), 제2층간절연막(49B)을 포함한 반도체기판(41)의 전면을 덮는 보호막(50)을 포함하며, 활성영역(43)의 트렌치 표면 상에는 셀게이트절연막(46)이 형성되어 있다. 도면부호 '44A'는 하드마스크막으로 사용된 산화막이다.
소자분리막(42)은 STI 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성되어 있다.
트렌치(45)는 매립게이트(47A) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다.
매립게이트(47A)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 게이트의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(47A)는 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조일 수 있으며, 여기서, 티타늄질화막은 원자층증착법(ALD)을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함할 수 있다.
위와 같이, 매립게이트(47A)가 트렌치(45)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
제1층간절연막(48B)은 매립게이트(47A)의 상부와 트렌치의 나머지 측벽을 실 링(sealing)하는 형태로서, 저압화학기상증착법(LPCVD)에 의한 실리콘질화막 등의 질화막을 포함한다. 제2층간절연막(49B)은 산화막을 포함한다. 특히, 제2층간절연막(49B)은 갭필특성이 우수한 스핀온절연막, 특히 폴리실라잔(PSZ)을 원료로 하는 스핀온절연막을 포함한다.
보호막(50)은 반도체기판(41)의 전면을 덮는 형태가 되는데, 이에 따라 후속열공정시 매립게이트(47A)가 열화되는 것을 방지한다. 바람직하게, 보호막(50)은 산소침투 방지 효과가 큰 실리콘질화막 등의 질화막을 포함한다. 예를 들어, 보호막(50)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 질화막을 이용하여 형성하는 것이 바람직하다. 보호막(50)의 두께는 50∼500Å으로 한다.
도 6과 같이 보호막(50)이 반도체기판(41)의 전면을 덮으므로써, 후속 산화분위기에 노출된다고 하더라도 매립게이트(47A)가 열화되는 것을 방지할 수 있다.즉, 도면부호 ④와 같이 보호막(50)에 의해 산소의 침투가 방지되어 매립게이트(47A)가 산화되는 것을 방지할 수 있다. 소자분리막(42)에 형성된 매립게이트(47A)도 보호막(50)에 의해 산화가 방지된다.
아울러, 층간절연막이 얇은 제1층간절연막(48B)과 갭필특성이 우수한 제2층간절연막(49B)으로 이루어지고, 특히 제1층간절연막(48B)이 얇은 두께의 질화막이므로 매립게이트(47A)의 내산화특성을 향상시킴과 동시에 역학응력을 최소화하여 트랜지스터의 신뢰성을 향상시킬 수 있다. 층간절연막이 질화막으로만 이루어지면, 질화막의 두꺼운 두께에 따른 높은 역학 응력(Mechanical stress)에 의해 트랜지스 터의 신뢰성이 열화된다.
도 7은 본 발명의 제4실시예에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 7을 참조하면, 제4실시예에 따른 반도체장치는 크게 소자분리막(42)에 의해 활성영역(43)이 한정된 반도체기판(41), 활성영역(43)과 소자분리막(42)을 동시에 식각하여 형성된 트렌치(45), 트렌치(45)를 일부 매립하는 매립게이트(47A), 매립게이트(47A) 상부에 형성되어 트렌치(45)의 나머지를 갭필하는 제1층간절연막(48B)과 제2층간절연막(49B), 제2층간절연막(49B)을 포함한 반도체기판(41)의 셀영역의 전면을 덮는 보호막(50)을 포함하며, 활성영역(43)의 트렌치 표면 상에는 셀게이트절연막(46)이 형성되어 있다. 그리고, 주변회로영역의 반도체기판(41) 상에는 주변회로게이트절연막(52)이 형성되어 있다. 도면부호 '44A'는 하드마스크막으로 사용된 산화막이다.
먼저, 반도체기판(41)은 셀영역과 주변회로영역이 구분되어 있으며, 소자분리막(42)은 STI 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성되어 있다.
트렌치(45)는 매립게이트(47A) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다.
매립게이트(47A)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나의 금속막을 포함하며, 이에 따라 게이트의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체장치에 적용가능하다. 바람직하게, 매립게이트(47A)는 티타늄질화막(TiN)과 텅스텐막(W)을 적층하여 형성할 수 있으며, 여기서, 티타늄질화막은 원자층증착법을 이용하여 형성한 티타늄질화막(ALD TiN)을 포함할 수 있다.
위와 같이, 매립게이트(47A)가 트렌치(45)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
제1층간절연막(48B)은 매립게이트 상부와 트렌치의 나머지 측벽을 실링(Sealing)하는 형태로서 저압화학기상증착법(LPCVD)에 의한 실리콘질화막 등의 질화막을 포함한다. 제2층간절연막(49B)은 산화막을 포함한다. 특히, 제2층간절연막은 갭필특성이 우수한 스핀온절연막, 특히 폴리실라잔을 원료로 하는 스핀온절연막을 포함한다.
보호막(50)은 셀영역의 반도체기판(41)의 전면을 덮는 형태가 되는데, 이에 따라 주변회로게이트절연막(52)을 형성하기 위한 열공정시 매립게이트(47A)가 열화되는 것을 방지한다. 바람직하게, 보호막(50)은 산소침투 방지 효과가 큰 실리콘질화막 등의 질화막을 포함한다. 예를 들어, 보호막(50)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 질화막을 이용하여 형성하는 것이 바람직하다. 보호막(50)의 두께는 50∼500Å으로 한다.
도 7에 따르면, 보호막(50)이 셀영역의 전면을 덮으므로써, 후속 주변회로게이트절연막(52)을 형성하기 위한 산화분위기의 열공정에 노출된다고 하더라도 매립게이트(47A)가 열화되는 것을 방지할 수 있다. 즉, 도면부호 ④와 같이 보호막(50) 에 의해 산소의 침투가 방지되어 매립게이트(47A)가 산화되는 것을 방지할 수 있다. 또한, 소자분리막(42)에 형성된 매립게이트(47A)도 보호막(50)에 의해 산화되지 않는다.
아울러, 층간절연막이 얇은 제1층간절연막(48B)과 갭필특성이 우수한 제2층간절연막(49B)으로 이루어지고, 특히 제1층간절연막(48B)이 얇은 두께의 질화막이므로 매립게이트(47A)의 내산화특성을 향상시킴과 동시에 역학응력을 최소화하여 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 8a 내지 도 8h는 도 7에 도시된 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다. 한편, 제3실시예에 따른 반도체장치의 제조 방법은 이하에서 설명되는 셀영역에 한정될 수 있다.
도 8a에 도시된 바와 같이, 반도체기판(41)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(42)을 형성한다. 이때, 소자분리막(42)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(42)에 의해 활성영역(43)이 정의된다. 반도체기판(41)은 셀영역과 주변회로영역이 정의되어 있다.
이어서, 산화막(44A)과 질화막(44B)이 적층된 하드마스크막(44)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(45)를 형성한다. 이때, 트렌치(25)는 활성영역(43)은 물론 소자분리막(42)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(45)또한 라인형태이며, 트렌치(45)의 라인형태에 의해 활성영역(43)과 소자분리막(42)을 동시에 가로 지르는 라인형태의 트렌치(45)가 형성된다. 단, 활성영역(43)과 소자분리막(42)간 식각선택비가 다르므로 소자분리막(42)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(42)에서 트렌치(45)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(43)에 형성되는 트렌치의 깊이는 1000∼1500Å이고, 소자분리막(42)에 형성되는 트렌치의 깊이는 1500∼2000Å이다.
트렌치(45)를 형성하기 위한 식각 공정은 하드마스크막(44)을 식각장벽으로 이용하는데, 하드마스크막(44)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(44)은 반도체기판(41) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(44)은 산화막(44A)과 질화막(44B)이 적층된 구조를 포함하는데, 산화막(44A)은 30∼100Å이고, 질화막(44B)은 100∼500Å이다.
하드마스크막(44)을 적용한 경우에는 트렌치(45) 형성후에 감광막패턴을 스트립할 수 있다.
도 8b에 도시된 바와 같이, 트렌치(45)의 측벽 및 바닥면에 셀게이트절연막(46)을 형성한다. 셀게이트절연막(46)은 트렌치(45)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(41)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된 다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
이어서, 셀게이트절연막(46) 상에서 트렌치(45)를 매립하도록 반도체기판(41)의 전면에 매립게이트가 될 금속막(47)을 증착한다. 이때, 금속막(47)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 또는 텅스텐막(W) 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 바람직하게, 금속막(27)은 티타늄질화막(TiN)과 텅스텐막(W)을 적층하여 형성하는데, 여기서, 티타늄질화막은 원자층증착법(TiN)을 이용하여 형성할 수 있다.
도 8c에 도시된 바와 같이, 금속막(47)에 대해 하드마스크막(44)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다.
이어서, 에치백(Etchback) 공정을 통해 금속막을 리세스시킨다. 이에 따라, 트렌치(45)의 일부를 매립하는 형태의 금속막이 잔류하며, 잔류하는 금속막은 매립게이트(Buried gate, 47A)가 된다. 매립게이트(47A)는 500∼1300Å의 높이를 가질 수 있다.
도 8d에 도시된 바와 같이, 전면에 제1층간절연막(48)을 형성한다. 제1층간절연막(48)은 층간절연막의 역할외에 후속 열공정시 매립게이트(47A)가 산화되는 것을 방지하는 역할도 수행한다. 제1층간절연막(48)은 원자층증착법(Atomic Layer Deposition; ALD)이나 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다.
바람직하게, 제1층간절연막(48)은 실리콘질화막 등의 질화막을 포함한다. 질 화막은 매우 두껍게 증착하는 경우 역학응력(Mechanical stress)이 발생하기 때문에 최대한 얇게 증착하는 것이 바람직하다. 따라서, 매립게이트(47A)의 상부에서 매립게이트(47A)의 산화를 방지하기 위해서는 산소의 침투를 확실히 차단할 수 있으면서도 얇은 두께를 갖는 물질이 필요하다. 바람직하게, 제1층간절연막(48)의 두께는 30∼70Å이며, 제1층간절연막(48)은 내산화특성이 우수한 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함할 수 있다. 이와 같이, 제1층간절연막(48)으로서 질화막을 얇게 실링하면 매립게이트(47A)의 내산화특성을 향상시킬 수 있다.
이어서, 제1층간절연막(48) 상에 제2층간절연막(49)으로서 산화막을 형성한다. 산화막은 갭필특성이 우수한 산화막을 포함한다. 예컨대, 산화막은 폴리실라잔을 원료로 하는 스핀온절연막(SOD)으로 형성한다. 제4실시예는 매립게이트(47A) 상부에 질화막의 제1층간절연막(48)이 미리 형성되어 있으므로 제2층간절연막(49) 형성시 유발될 수 있는 산소의 침투를 차단할 수 있다.
도 8e에 도시된 바와 같이, 하드마스크막(44)의 표면이 드러나도록 평탄화시킨다. 이에 따라, 매립게이트(47A) 상부에서 트렌치의 나머지를 갭필하는 형태의 제1층간절연막(48A)과 제2층간절연막(49A)이 잔류한다.
도 8f에 도시된 바와 같이, 제2층간절연막(49A)을 일부 제거한 후에 하드마스크막(44) 중 질화막(44B)을 제거한다. 이때, 제1층간절연막(48A)도 일부가 제거되어 높이가 낮아질 수 있다. 질화막(44B)을 제거하기 위해 인산(H3PO4) 용액을 이 용한 습식식각을 적용할 수 있고, 제2층간절연막(49A)을 일부 제거하기 위해 불산이 포함된 용액을 이용한 습식식각을 적용할 수 있다.
위와 같이 질화막(44B)까지 제거한 후에 제1층간절연막과 제2층간절연막은 각각 도면부호 '48B', '49B'와 같이 잔류할 수 있다.
도 8g에 도시된 바와 같이, 제2층간절연막(49B)을 포함한 반도체기판(41)의 전면에 보호막(50)을 형성한 후, 주변회로오픈마스크(51)를 이용하여 보호막(50)을 선택적으로 식각하여 셀영역 상부에만 잔류시킨다. 주변회로오픈마스크(51)는 감광막을 이용하여 형성할 수 있다.
보호막(50)은 내산화 특성이 우수한 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 질화막을 이용하여 형성하는 것이 바람직하다. 보호막(50)의 두께는 50∼500Å으로 한다.
그리고, 주변회로영역에서 보호막을 제거하기 위해 습식식각 또는 건식식각을 적용할 수 있다.
상술한 보호막(50)은 셀영역의 전면을 덮는 형태가 되기 때문에, 후속하는 열공정으로부터 셀영역의 매립게이트(47A)를 보호할 수 있다.
한편, 주변회로영역에서 보호막을 식각한 후에는 산화막(44A)을 추가로 제거하여 주변회로영역의 반도체기판(41)을 노출시킬 수 있다. 따라서, 산화막(44A)은 셀영역에만 잔류시킨다. 이와 같이 주변회로영역에서 산화막(44A)을 제거하는 이유는 후속하여 주변회로게이트절연막을 형성하기 위함이다.
도 8h에 도시된 바와 같이, 주변회로오픈마스크(51)를 제거한 후에, 주변회 로영역의 트랜지스터를 위한 주변회로게이트절연막(52)을 형성한다.
주변회로게이트절연막(52)은 반도체기판(41)의 표면을 산화시켜 형성하거나 화학기상증착법 등을 이용하여 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(41)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
위와 같은 주변회로게이트절연막(52) 형성시에 셀영역의 전면에는 보호막(50)이 덮혀 있으므로, 산소가 매립게이트(47A)쪽으로 침투하지 못한다. 이에 따라, 활성영역의 트렌치에 매립된 매립게이트(47A)는 물론 소자분리막의 트렌치에 매립된 매립게이트(47A)도 열화되지 않는다.
상술한 제4실시예에 따르면, 셀영역의 전면을 덮는 보호막(50)을 형성하므로써 후속 열공정(산화공정 및 어닐 공정)을 수행하는 동안 매립게이트(47A)가 열화되는 것을 방지할 수 있다.
또한, 제4실시예는 매립게이트 상부를 갭필하는 층간절연막을 질화막과 산화막의 2중 구조로 갭필하고 있다. 부연하면, 제1층간절연막(48B)으로 사용되는 질화막은 매우 얇게 형성하고, 제2층간절연막(49B)은 갭필특성이 우수한 산화막으로 갭 필한다. 이와 같이 얇은 질화막 위에 산화막을 갭필하면 역학응력을 최소화하여 트랜지스터의 신뢰성을 확보할 수 있다. 또한, 질화막을 얇게 미리 형성해주므로써 산화막으로만 갭필한 경우보다 결함(Defect) 발생 정도가 현저히 감소하고, 아울러 후속 고온의 산화분위기에서 매립게이트가 산화되는 것을 방지할 수 있다.
결국, 제4실시예는, 매립 게이트 상부를 갭필하는 물질로서 질화막 및 산화막으로 구성된 2중층으로 구성하여 매립게이트의 내산화 특성을 높이고 동시에 트랜지스터의 신뢰성을 확보할 수 있다.
도 9a는 매립 게이트 상부를 산화막으로만 보호했을 때 디펙트 맵이며, 도 9b는 매립게이트 상부를 질화막과 산화막으로 구성된 2중막으로 보호했을 때의 디펙트 맵이다.
도 9a 및 도 9b를 참조하면, 본 발명의 경우는 통상적인 파티클 결함 이외의 결함은 발생하지 않음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.
도 2a 및 도 2b는 종래기술에 따른 문제점을 도시한 사진.
도 3은 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 4는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 5a 내지 도 5g는 도 4에 도시된 반도체장치의 제조방법을 도시한 공정 단면도.
도 6은 본 발명의 제3실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 7은 본 발명의 제4실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 8a 내지 도 8h는 도 7에 도시된 반도체장치의 제조방법을 도시한 공정 단면도.
도 9a는 매립 게이트 상부를 산화막으로만 보호했을 때 디펙트 맵.
도 9b는 매립게이트 상부를 질화막과 산화막으로 구성된 2중막으로 보호했을 때의 디펙트 맵.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체기판 42 : 소자분리막
43 : 활성영역 44 : 하드마스크막
45 : 트렌치 46 : 셀게이트절연막
47A : 매립게이트 48B : 제1층간절연막
49B : 제2층간절연막 50 : 보호막
52 : 주변회로게이트절연막

Claims (42)

  1. 트렌치가 구비된 기판;
    상기 트렌치를 일부 매립하며 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 매립게이트;
    상기 매립게이트 상에 형성되어 상기 트렌치의 나머지를 갭필하는 층간절연막; 및
    상기 층간절연막을 포함한 기판의 전면을 덮는 보호막
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 보호막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치.
  4. 삭제
  5. 삭제
  6. 트렌치가 구비된 기판;
    상기 트렌치를 일부 매립하는 매립게이트;
    상기 매립게이트의 표면과 트렌치의 나머지 측벽을 실링하는 제1층간절연막;
    상기 제1층간절연막 상에 형성되어 상기 트렌치의 나머지를 갭필하는 제2층간절연막; 및
    상기 제2층간절연막을 포함한 기판의 전면을 덮는 보호막
    을 포함하는 반도체장치.
  7. 제6항에 있어서,
    상기 제1층간절연막 및 보호막은 질화막을 포함하고, 상기 제2층간절연막은 산화막을 포함하는 반도체장치.
  8. 제7항에 있어서,
    상기 질화막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치.
  9. 제7항에 있어서,
    상기 산화막은 스핀온절연막을 포함하는 반도체장치.
  10. 제1항에 있어서,
    상기 층간절연막은, 질화막 또는 산화막을 포함하는 반도체장치.
  11. 트렌치가 구비된 셀영역과 주변회로영역이 구분된 기판;
    상기 트렌치를 일부 매립하는 매립게이트;
    상기 매립게이트 상에 형성되어 상기 트렌치의 나머지를 갭필하는 층간절연 막; 및
    상기 셀영역의 기판의 전면을 덮는 보호막
    을 포함하는 반도체장치.
  12. 제11항에 있어서,
    상기 주변회로영역의 기판 상에 상기 주변회로영역에 형성되는 트랜지스터를 위한 게이트절연막이 더 형성되어 있는 반도체장치.
  13. 제11항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체장치.
  14. 제11항에 있어서,
    상기 보호막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치.
  15. 제11항에 있어서,
    상기 매립게이트는,
    티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치.
  16. 제11항에 있어서,
    상기 매립게이트는, 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 구조를 포함하는 반도체장치.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 층간절연막은,
    상기 매립게이트의 표면과 트렌치의 나머지 측벽을 실링하는 제1층간절연막; 및
    상기 제1층간절연막 상에 형성되어 상기 트렌치의 나머지를 갭필하는 제2층간절연막
    을 포함하는 반도체장치.
  18. 제17항에 있어서,
    상기 제1층간절연막은 질화막을 포함하고, 상기 제2층간절연막은 산화막을 포함하는 반도체장치.
  19. 제18항에 있어서,
    상기 질화막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치.
  20. 제18항에 있어서,
    상기 산화막은, 스핀온절연막을 포함하는 반도체장치.
  21. 제11항에 있어서,
    상기 층간절연막은, 질화막 또는 산화막을 포함하는 반도체장치.
  22. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하며 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 매립게이트를 형성하는 단계;
    상기 매립게이트 상에서 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 포함한 기판의 전면을 덮는 보호막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.
  24. 제22항에 있어서,
    상기 보호막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치 제조 방법.
  25. 삭제
  26. 삭제
  27. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트의 표면과 트렌치의 나머지 측벽을 실링하는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 상기 트렌치의 나머지를 갭필하는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막과 제1층간절연막을 동시에 평탄화하는 단계; 및
    상기 평탄화된 제1 및 제2층간절연막을 포함한 기판의 전면을 덮는 보호막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  28. 제27항에 있어서,
    상기 제1층간절연막 및 보호막은 질화막을 포함하고, 상기 제2층간절연막은 산화막을 포함하는 반도체장치 제조 방법.
  29. 제28항에 있어서,
    상기 질화막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치 제조 방법.
  30. 제28항에 있어서,
    상기 산화막은, 스핀온절연막을 포함하는 반도체장치 제조 방법.
  31. 제22항에 있어서,
    상기 층간절연막은, 질화막 또는 산화막을 포함하는 반도체장치 제조 방법.
  32. 셀영역과 주변회로영역이 구분된 기판의 상기 셀영역의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상에서 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계; 및
    상기 셀영역의 기판의 전면을 덮는 보호막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  33. 제32항에 있어서,
    상기 보호막을 형성하는 단계 후에,
    상기 주변회로영역의 기판 상에 상기 주변회로영역에 형성되는 트랜지스터를 위한 게이트절연막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  34. 제32항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.
  35. 제32항에 있어서,
    상기 보호막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치 제조 방법.
  36. 제32항에 있어서,
    상기 매립게이트는,
    티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  37. 제32항에 있어서,
    상기 매립게이트는, 티타늄질화막(TiN)과 텅스텐막(W)을 적층하여 형성하는반도체장치 제조 방법.
  38. 제32항 내지 제37항 중 어느 한 항에 있어서,
    상기 층간절연막을 형성하는 단계는,
    상기 매립게이트의 표면과 트렌치의 나머지 측벽을 실링하는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 상기 트렌치의 나머지를 갭필하는 제2층간절연막을 형성하는 단계; 및
    상기 제2층간절연막과 제1층간절연막을 동시에 평탄화하는 단계
    를 포함하는 반도체장치 제조 방법.
  39. 제38항에 있어서,
    상기 제1층간절연막은 질화막을 포함하고, 상기 제2층간절연막은 산화막을 포함하는 반도체장치 제조 방법.
  40. 제39항에 있어서,
    상기 질화막은 저압화학기상증착법(LPCVD)에 의한 실리콘질화막을 포함하는 반도체장치 제조 방법.
  41. 제39항에 있어서,
    상기 산화막은, 스핀온절연막을 포함하는 반도체장치 제조 방법.
  42. 제32항에 있어서,
    상기 층간절연막은, 질화막 또는 산화막을 포함하는 반도체장치 제조 방법.
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