JP2002280553A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
(57)【要約】
【課題】 セルピッチの間隔を十分シュリンクさせるこ
とができるトレンチ側面をチャネルとする縦型のパワー
ＭＯＳＦＥＴを備えた半導体装置及びその製造方法を提
供する。 【解決手段】 トレンチに埋め込まれるポリシリコン等
のゲート電極２５をシリコン等の半導体基板２１主面か
ら所定の深さだけ後退させこの所定の深さ（ｘ）をトレ
ンチ端部からゲート絶縁膜の終端部までの距離（ｙ）よ
り長くし、更にそのトレンチ内にリフロー性のある絶縁
膜（層間膜）２６を埋め込み、トレンチの直上部のみに
絶縁膜が残るようにドライエッチングもしくは異方性エ
ッチングもしくは化学的機械的研磨（ＣＭＰ）処理を行
ったあとに絶縁膜２６をリフローさせ、その後ソース領
域２３及びベース領域２２に電気的に接続されるソース
電極２８及びドレイン電極２９となるメタルを形成す
る。
とができるトレンチ側面をチャネルとする縦型のパワー
ＭＯＳＦＥＴを備えた半導体装置及びその製造方法を提
供する。 【解決手段】 トレンチに埋め込まれるポリシリコン等
のゲート電極２５をシリコン等の半導体基板２１主面か
ら所定の深さだけ後退させこの所定の深さ（ｘ）をトレ
ンチ端部からゲート絶縁膜の終端部までの距離（ｙ）よ
り長くし、更にそのトレンチ内にリフロー性のある絶縁
膜（層間膜）２６を埋め込み、トレンチの直上部のみに
絶縁膜が残るようにドライエッチングもしくは異方性エ
ッチングもしくは化学的機械的研磨（ＣＭＰ）処理を行
ったあとに絶縁膜２６をリフローさせ、その後ソース領
域２３及びベース領域２２に電気的に接続されるソース
電極２８及びドレイン電極２９となるメタルを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたトレンチ内にゲート電極を埋め込み、そのトレン
チ側面をチャネル領域とする縦型パワーＭＯＳＦＥＴの
ゲート構造及びその製造方法に関するものである。
されたトレンチ内にゲート電極を埋め込み、そのトレン
チ側面をチャネル領域とする縦型パワーＭＯＳＦＥＴの
ゲート構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体基板に形成されたトレンチ
内にゲート電極を埋め込み、そのトレンチ側面をチャネ
ル領域とする縦型パワーＭＯＳＦＥＴ（以下、ＵＭＯＳ
という）は、ポリシリコンなどのゲート電極が埋め込ま
れた複数のトレンチを有し、そのトレンチ間のピッチが
約２．３〜３．０μｍ程度で構成されている。図１２
は、従来のトレンチコンタクト型ＵＭＯＳの断面図であ
り、図１３は、その平面図である。なお、図１３のＡ−
Ａ′線に沿う部分の断面図が図１２である。半導体基板
１０１は、例えば、ｐ型シリコン半導体を用いる。半導
体基板１０１の表面領域にはｎ型不純物がドープされた
ｎ−ベース領域１０２が形成されている。ｎ−ベース領
域１０２の上には１面が半導体基板１０１の主面となる
ｐ−ソース領域１０３が形成されている。これら領域が
形成されていない裏面側の領域はｐ−ドレイン領域とな
っている。半導体基板１０１の主面から内部に向かって
複数のトレンチ１１０が形成されている。トレンチ１１
０は、ｐ−ソース領域１０３が形成された主面からｐ−
ドレイン領域の所定の深さまでに達している。トレンチ
１１０側壁には、例えば、熱酸化により形成されたシリ
コン酸化膜などのゲート絶縁膜１０４が形成されてい
る。
内にゲート電極を埋め込み、そのトレンチ側面をチャネ
ル領域とする縦型パワーＭＯＳＦＥＴ（以下、ＵＭＯＳ
という）は、ポリシリコンなどのゲート電極が埋め込ま
れた複数のトレンチを有し、そのトレンチ間のピッチが
約２．３〜３．０μｍ程度で構成されている。図１２
は、従来のトレンチコンタクト型ＵＭＯＳの断面図であ
り、図１３は、その平面図である。なお、図１３のＡ−
Ａ′線に沿う部分の断面図が図１２である。半導体基板
１０１は、例えば、ｐ型シリコン半導体を用いる。半導
体基板１０１の表面領域にはｎ型不純物がドープされた
ｎ−ベース領域１０２が形成されている。ｎ−ベース領
域１０２の上には１面が半導体基板１０１の主面となる
ｐ−ソース領域１０３が形成されている。これら領域が
形成されていない裏面側の領域はｐ−ドレイン領域とな
っている。半導体基板１０１の主面から内部に向かって
複数のトレンチ１１０が形成されている。トレンチ１１
０は、ｐ−ソース領域１０３が形成された主面からｐ−
ドレイン領域の所定の深さまでに達している。トレンチ
１１０側壁には、例えば、熱酸化により形成されたシリ
コン酸化膜などのゲート絶縁膜１０４が形成されてい
る。
【０００３】このゲート絶縁膜１０４は、トレンチ１１
０側壁からトレンチ周辺の半導体基板１０１の主面上に
延在しており、その延在部分のトレンチ１１０の開口端
から先端部分までの距離ｄは、０．４〜０．５μｍ程度
である。ゲート絶縁膜１０４に被覆されたトレンチ１１
０にはポリシリコンなどからなるゲート１０５が埋め込
まれている。このポリシリコンゲート１０５の表面は、
半導体基板１０１の主面とほぼ同じ面を構成している。
ポリシリコンゲート１０５の表面及びゲート絶縁膜１０
４の表面は、ＣＶＤなどにより形成されたシリコン酸化
膜などの層間絶縁膜１０６が堆積形成されている。さら
に半導体基板１０１の主面には、トレンチ１１０間に層
間絶縁膜１０６を貫通してベース領域１０４に達する開
口１０７が形成されている。
０側壁からトレンチ周辺の半導体基板１０１の主面上に
延在しており、その延在部分のトレンチ１１０の開口端
から先端部分までの距離ｄは、０．４〜０．５μｍ程度
である。ゲート絶縁膜１０４に被覆されたトレンチ１１
０にはポリシリコンなどからなるゲート１０５が埋め込
まれている。このポリシリコンゲート１０５の表面は、
半導体基板１０１の主面とほぼ同じ面を構成している。
ポリシリコンゲート１０５の表面及びゲート絶縁膜１０
４の表面は、ＣＶＤなどにより形成されたシリコン酸化
膜などの層間絶縁膜１０６が堆積形成されている。さら
に半導体基板１０１の主面には、トレンチ１１０間に層
間絶縁膜１０６を貫通してベース領域１０４に達する開
口１０７が形成されている。
【０００４】開口１０７は、トレンチ１１０間にあっ
て、図１３の半導体基板の平面図（ソース電極は示され
ていない）に示すように、半導体基板１０１の主面に千
鳥状に形成配置されている。また、各トレンチ１１０内
に埋め込まれたポリシリコンゲート１０５は、互いに電
気的に接続されるように配線され、配線されたこれらポ
リシリコンゲート１０５は、半導体基板１０１主面に形
成されたゲート引き出し電極１０５′と電気的に接続さ
れている。この状態で半導体基板１０１主面は、開口１
０７及びゲート引き出し電極１０５′を除いて層間絶縁
膜１０６により被覆されている。層間絶縁膜１０６上に
は、ゲート引き出し電極１０５′とは電気的に絶縁され
るようにソース電極１０８が形成されている。ソース電
極１０８は、開口１０７内部にも埋め込まれて開口１０
７内部に露出しているソース領域１０３及びベース領域
１０２と電気的に接続されている。ソース電極１０８
は、例えば、アルミニウムからなり、ソース領域１０３
及びベース領域１０２と対向する部分は、バリアメタル
層が介在されている。また半導体基板１０１の裏面は、
ドレイン領域と電気的に接続されたドレイン電極１０９
が形成されている。
て、図１３の半導体基板の平面図（ソース電極は示され
ていない）に示すように、半導体基板１０１の主面に千
鳥状に形成配置されている。また、各トレンチ１１０内
に埋め込まれたポリシリコンゲート１０５は、互いに電
気的に接続されるように配線され、配線されたこれらポ
リシリコンゲート１０５は、半導体基板１０１主面に形
成されたゲート引き出し電極１０５′と電気的に接続さ
れている。この状態で半導体基板１０１主面は、開口１
０７及びゲート引き出し電極１０５′を除いて層間絶縁
膜１０６により被覆されている。層間絶縁膜１０６上に
は、ゲート引き出し電極１０５′とは電気的に絶縁され
るようにソース電極１０８が形成されている。ソース電
極１０８は、開口１０７内部にも埋め込まれて開口１０
７内部に露出しているソース領域１０３及びベース領域
１０２と電気的に接続されている。ソース電極１０８
は、例えば、アルミニウムからなり、ソース領域１０３
及びベース領域１０２と対向する部分は、バリアメタル
層が介在されている。また半導体基板１０１の裏面は、
ドレイン領域と電気的に接続されたドレイン電極１０９
が形成されている。
【０００５】しかし、この構造ではポリシリコンゲート
１０５とソース電極１０８の間の絶縁を保つため及び露
光技術の合わせずれマージン対策のために、層間絶縁膜
１０６をエッチングして開口１０７を形成した際にトレ
ンチ１１０の開口端から開口１０７の端まで距離を持た
せている。つまり、その部分は、その下のゲート絶縁膜
１０４とともに層間絶縁膜１０６がエッチング除去され
ずに残されている。そして、この部分の残し幅は、０．
４〜０．５μｍ程度である。この部分が前述した延在部
分であり、延在部分のトレンチ１１０の開口端から先端
部分までの距離ｄは、ソース電極１０８とポリシリコン
ゲート１０５との間の絶縁距離に相当する。
１０５とソース電極１０８の間の絶縁を保つため及び露
光技術の合わせずれマージン対策のために、層間絶縁膜
１０６をエッチングして開口１０７を形成した際にトレ
ンチ１１０の開口端から開口１０７の端まで距離を持た
せている。つまり、その部分は、その下のゲート絶縁膜
１０４とともに層間絶縁膜１０６がエッチング除去され
ずに残されている。そして、この部分の残し幅は、０．
４〜０．５μｍ程度である。この部分が前述した延在部
分であり、延在部分のトレンチ１１０の開口端から先端
部分までの距離ｄは、ソース電極１０８とポリシリコン
ゲート１０５との間の絶縁距離に相当する。
【０００６】
【発明が解決しようとする課題】このように、この構造
では、層間絶縁膜１０６の残し幅（ｄ）をトレンチ１１
０の開口幅に対して片側で０．４μｍ以上広く形成して
いる。また、ソース・ベース引き出し電極１０８は、半
導体基板１０１内に埋め込んで形成するためにその開口
幅は少なくとも０．８μｍは必要である。以上の要件か
ら従来の方法ではトレンチのセルピッチは２μｍが限界
と考えられ、これ以上のシュリンクは困難となってい
る。本発明は、このような事情によりなされたものであ
り、セルピッチの間隔を十分シュリンクさせることがで
きるトレンチ側面をチャネルとする縦型のパワーＭＯＳ
ＦＥＴを備えた半導体装置及びその製造方法を提供す
る。
では、層間絶縁膜１０６の残し幅（ｄ）をトレンチ１１
０の開口幅に対して片側で０．４μｍ以上広く形成して
いる。また、ソース・ベース引き出し電極１０８は、半
導体基板１０１内に埋め込んで形成するためにその開口
幅は少なくとも０．８μｍは必要である。以上の要件か
ら従来の方法ではトレンチのセルピッチは２μｍが限界
と考えられ、これ以上のシュリンクは困難となってい
る。本発明は、このような事情によりなされたものであ
り、セルピッチの間隔を十分シュリンクさせることがで
きるトレンチ側面をチャネルとする縦型のパワーＭＯＳ
ＦＥＴを備えた半導体装置及びその製造方法を提供す
る。
【０００７】
【課題を解決するための手段】本発明は、トレンチに埋
め込まれるポリシリコンなどのゲート電極をシリコンな
どの半導体基板主面から所定の深さだけ後退させ、この
所定の深さをトレンチ端部からゲート絶縁膜の終端部ま
での距離より長くし、さらに、そのトレンチ内にリフロ
ー性のある絶縁膜を埋め込み、トレンチの直上部のみに
絶縁膜が残るようにドライエッチングもしくは異方性エ
ッチングもしくは化学的機械的研磨（ＣＭＰ）処理を行
ったあとに絶縁膜をリフローさせ、その後ソース領域及
びベース領域に電気的に接続されるソース電極及びドレ
イン電極となるメタルを形成することを特徴としてい
る。本発明は、トレンチに埋め込まれるポリシリコンな
どのゲート電極をシリコンなどの半導体基板主面から退
させる距離をｘμｍとし、トレンチ端部からゲート絶縁
膜の終端部までの距離をｙμｍとしたときに、ｘ＞ｙ、
ｘ≦０．２、０≦ｙ≦０．３の条件を有することができ
る。また、ｘ＋ｙ＋ゲート絶縁膜の厚さは、ソース電極
とゲート電極間の絶縁距離に実質的に等しい。つまり、
従来構造の半導体装置（図１２参照）では電極間の絶縁
距離は、実質的に基板の水平方向のみにとらなければな
らなかったが、本発明では基板の縦方向にも絶縁距離を
とることができるのでトレンチ間をシュリンクさせるこ
とができる。また、ソース電極とベース領域及びソース
領域とのコンタクトをとるために従来必要であった開口
部（図１２参照）が不要になったのでトレンチ間のシュ
リンクは、さらに向上する。
め込まれるポリシリコンなどのゲート電極をシリコンな
どの半導体基板主面から所定の深さだけ後退させ、この
所定の深さをトレンチ端部からゲート絶縁膜の終端部ま
での距離より長くし、さらに、そのトレンチ内にリフロ
ー性のある絶縁膜を埋め込み、トレンチの直上部のみに
絶縁膜が残るようにドライエッチングもしくは異方性エ
ッチングもしくは化学的機械的研磨（ＣＭＰ）処理を行
ったあとに絶縁膜をリフローさせ、その後ソース領域及
びベース領域に電気的に接続されるソース電極及びドレ
イン電極となるメタルを形成することを特徴としてい
る。本発明は、トレンチに埋め込まれるポリシリコンな
どのゲート電極をシリコンなどの半導体基板主面から退
させる距離をｘμｍとし、トレンチ端部からゲート絶縁
膜の終端部までの距離をｙμｍとしたときに、ｘ＞ｙ、
ｘ≦０．２、０≦ｙ≦０．３の条件を有することができ
る。また、ｘ＋ｙ＋ゲート絶縁膜の厚さは、ソース電極
とゲート電極間の絶縁距離に実質的に等しい。つまり、
従来構造の半導体装置（図１２参照）では電極間の絶縁
距離は、実質的に基板の水平方向のみにとらなければな
らなかったが、本発明では基板の縦方向にも絶縁距離を
とることができるのでトレンチ間をシュリンクさせるこ
とができる。また、ソース電極とベース領域及びソース
領域とのコンタクトをとるために従来必要であった開口
部（図１２参照）が不要になったのでトレンチ間のシュ
リンクは、さらに向上する。
【０００８】さらに、トレンチ内にリフロー性のある層
間絶縁膜を埋め込み、トレンチの直上部のみに層間絶縁
膜が残るようにドライエッチングもしくは異方性エッチ
ングを行ったあとに層間絶縁膜をリフローさせてからソ
ース・ベース領域の電極であるソース電極となるメタル
を形成するので、半導体基板主面は平坦になり、ソース
電極となるアルミニウムなどの金属膜の形成が容易にな
る。また、ゲート絶縁膜と層間絶縁膜との間にシリコン
窒化膜を介在させた場合において、このシリコン窒化膜
を異方性エッチングによる層間絶縁膜エッチング時のス
トッパーとして使った場合、コンタクト露光の合わせズ
レがあって異常にエッチングされた箇所があると、この
リフロー処理により埋め戻しが可能になる。なお、シリ
コン窒化膜を半導体装置の中に配置してあるとリフロー
性の絶縁膜として用いられるＢＰＳＧ(Boron-doped Pho
spho-Silicate Glass)膜などのリン及びボロンがゲート
電極中に入り込むことなく取り込まれるのでトランジス
タの特性が安定する。
間絶縁膜を埋め込み、トレンチの直上部のみに層間絶縁
膜が残るようにドライエッチングもしくは異方性エッチ
ングを行ったあとに層間絶縁膜をリフローさせてからソ
ース・ベース領域の電極であるソース電極となるメタル
を形成するので、半導体基板主面は平坦になり、ソース
電極となるアルミニウムなどの金属膜の形成が容易にな
る。また、ゲート絶縁膜と層間絶縁膜との間にシリコン
窒化膜を介在させた場合において、このシリコン窒化膜
を異方性エッチングによる層間絶縁膜エッチング時のス
トッパーとして使った場合、コンタクト露光の合わせズ
レがあって異常にエッチングされた箇所があると、この
リフロー処理により埋め戻しが可能になる。なお、シリ
コン窒化膜を半導体装置の中に配置してあるとリフロー
性の絶縁膜として用いられるＢＰＳＧ(Boron-doped Pho
spho-Silicate Glass)膜などのリン及びボロンがゲート
電極中に入り込むことなく取り込まれるのでトランジス
タの特性が安定する。
【０００９】すなわち、本発明の半導体装置は、半導体
基板と、前記半導体基板に形成され、前記半導体基板裏
面に一面が露出しているドレイン領域と、前記半導体基
板に形成され、前記ドレイン領域の他面と接し、部分的
に複数の箇所で前記半導体基板主面に露出するベース領
域と、前記半導体基板に形成され、一面が前記ベース領
域と接し、他面が前記半導体基板主面に露出しているソ
ース領域と、前記半導体基板主面から縦方向に底面が前
記ドレイン領域中に配置されるように形成されたトレン
チと、実質的に前記トレンチ側壁のみに形成されたゲー
ト絶縁膜と、前記トレンチ内に埋め込まれ、その表面が
前記ソース領域と前記ベース領域との接合面より上部に
あり、且つ前記半導体基板主面より低い位置に形成され
ているゲート電極と、前記ゲート電極の表面及び前記ト
レンチの前記ゲート電極が埋め込まれていない部分に露
出する前記ゲート絶縁膜上に形成されたシリコン窒化膜
と、前記トレンチの前記ゲート電極が埋め込まれていな
い部分に前記シリコン窒化膜を介して埋め込まれたリフ
ロー性の絶縁膜と、前記半導体基板裏面に前記ドレイン
領域と接するように形成されたドレイン電極と、前記半
導体基板主面に形成され、前記ソース領域及び前記ベー
ス領域に接するソース電極とを備えたことを特徴として
いる。
基板と、前記半導体基板に形成され、前記半導体基板裏
面に一面が露出しているドレイン領域と、前記半導体基
板に形成され、前記ドレイン領域の他面と接し、部分的
に複数の箇所で前記半導体基板主面に露出するベース領
域と、前記半導体基板に形成され、一面が前記ベース領
域と接し、他面が前記半導体基板主面に露出しているソ
ース領域と、前記半導体基板主面から縦方向に底面が前
記ドレイン領域中に配置されるように形成されたトレン
チと、実質的に前記トレンチ側壁のみに形成されたゲー
ト絶縁膜と、前記トレンチ内に埋め込まれ、その表面が
前記ソース領域と前記ベース領域との接合面より上部に
あり、且つ前記半導体基板主面より低い位置に形成され
ているゲート電極と、前記ゲート電極の表面及び前記ト
レンチの前記ゲート電極が埋め込まれていない部分に露
出する前記ゲート絶縁膜上に形成されたシリコン窒化膜
と、前記トレンチの前記ゲート電極が埋め込まれていな
い部分に前記シリコン窒化膜を介して埋め込まれたリフ
ロー性の絶縁膜と、前記半導体基板裏面に前記ドレイン
領域と接するように形成されたドレイン電極と、前記半
導体基板主面に形成され、前記ソース領域及び前記ベー
ス領域に接するソース電極とを備えたことを特徴として
いる。
【００１０】前記ゲート電極上に形成されたリフロー性
の絶縁膜が、ゲート・ソース間の保証電圧を印加されて
も破壊されない最低膜厚を有しているようにしても良
い。前記最低膜厚は、保証電圧が略２０Ｖである場合に
おいて、０．２μｍ以上であるようにしても良い。ま
た、本発明の半導体装置は、半導体基板と、前記半導体
基板に形成され、前記半導体基板裏面に一面が露出して
いるドレイン領域と、前記半導体基板に形成され、前記
ドレイン領域の他面と接し、部分的に複数の箇所で前記
半導体基板主面に露出するベース領域と、前記半導体基
板に形成され、一面が前記ベース領域と接し、他面が前
記半導体基板主面に露出しているソース領域と、前記半
導体基板主面から縦方向に底面が前記ドレイン領域中に
配置されるように形成されたトレンチと、前記トレンチ
側壁に形成され、且つその周辺部まで延在しているゲー
ト絶縁膜と、前記トレンチ内に埋め込まれ、その表面が
前記ソース領域と前記ベース領域との接合面より上部に
あり、且つ前記半導体基板主面より低い位置に形成され
ているゲート電極と、前記ゲート電極の表面、前記トレ
ンチの前記ゲート電極が埋め込まれていない部分及び前
記トレンチ周辺部に露出する前記ゲート絶縁膜上に形成
されたリフロー性の絶縁膜と、前記半導体基板裏面に前
記ドレイン領域と接するように形成されたドレイン電極
と、前記半導体基板主面に形成され、前記ソース領域及
び前記ベース領域に接するソース電極とを備え、前記半
導体基板主面から前記ゲート電極の表面までの距離は、
前記トレンチの開口端から前記ゲート絶縁膜の前記延在
部端までの距離より長いことを特徴としている。
の絶縁膜が、ゲート・ソース間の保証電圧を印加されて
も破壊されない最低膜厚を有しているようにしても良
い。前記最低膜厚は、保証電圧が略２０Ｖである場合に
おいて、０．２μｍ以上であるようにしても良い。ま
た、本発明の半導体装置は、半導体基板と、前記半導体
基板に形成され、前記半導体基板裏面に一面が露出して
いるドレイン領域と、前記半導体基板に形成され、前記
ドレイン領域の他面と接し、部分的に複数の箇所で前記
半導体基板主面に露出するベース領域と、前記半導体基
板に形成され、一面が前記ベース領域と接し、他面が前
記半導体基板主面に露出しているソース領域と、前記半
導体基板主面から縦方向に底面が前記ドレイン領域中に
配置されるように形成されたトレンチと、前記トレンチ
側壁に形成され、且つその周辺部まで延在しているゲー
ト絶縁膜と、前記トレンチ内に埋め込まれ、その表面が
前記ソース領域と前記ベース領域との接合面より上部に
あり、且つ前記半導体基板主面より低い位置に形成され
ているゲート電極と、前記ゲート電極の表面、前記トレ
ンチの前記ゲート電極が埋め込まれていない部分及び前
記トレンチ周辺部に露出する前記ゲート絶縁膜上に形成
されたリフロー性の絶縁膜と、前記半導体基板裏面に前
記ドレイン領域と接するように形成されたドレイン電極
と、前記半導体基板主面に形成され、前記ソース領域及
び前記ベース領域に接するソース電極とを備え、前記半
導体基板主面から前記ゲート電極の表面までの距離は、
前記トレンチの開口端から前記ゲート絶縁膜の前記延在
部端までの距離より長いことを特徴としている。
【００１１】前記ゲート絶縁膜と前記リフロー性の絶縁
膜との間にはシリコン窒化膜が介在されているようにし
ても良い。前記リフロー性の絶縁膜は、表面が丸みを帯
びており、この表面の接線と前記半導体基板とのなす角
であるテーパ角は、前記ソース電極を形成する金属が下
地の構造にしたがって十分に覆うことができるように９
０度より小さいようにしても良い。前記ゲート電極上に
形成されたリフロー性の絶縁膜が、ゲート・ソース間の
保証電圧を印加されても破壊されない最低膜厚を有して
いるようにしても良い。前記最低膜厚は、保証電圧が略
２０Ｖである場合において、０．２μｍ以上であるよう
にしても良い。前記トレンチの開口端から前記ゲート絶
縁膜の前記延在部端までの距離は、０．３μｍ以下であ
るようにしても良い。
膜との間にはシリコン窒化膜が介在されているようにし
ても良い。前記リフロー性の絶縁膜は、表面が丸みを帯
びており、この表面の接線と前記半導体基板とのなす角
であるテーパ角は、前記ソース電極を形成する金属が下
地の構造にしたがって十分に覆うことができるように９
０度より小さいようにしても良い。前記ゲート電極上に
形成されたリフロー性の絶縁膜が、ゲート・ソース間の
保証電圧を印加されても破壊されない最低膜厚を有して
いるようにしても良い。前記最低膜厚は、保証電圧が略
２０Ｖである場合において、０．２μｍ以上であるよう
にしても良い。前記トレンチの開口端から前記ゲート絶
縁膜の前記延在部端までの距離は、０．３μｍ以下であ
るようにしても良い。
【００１２】本発明の半導体装置の製造方法は、半導体
基板に前記半導体基板裏面に一面が露出しているドレイ
ン領域、前記ドレイン領域の他面と接し、部分的に複数
の箇所で前記半導体基板主面に露出するベース領域及び
一面が前記ベース領域と接し、他面が前記半導体基板主
面に露出しているソース領域を形成する工程と、前記半
導体基板主面から縦方向に底面が前記ドレイン領域中に
配置されるようにトレンチを形成する工程と、実質的に
前記トレンチ側壁のみにゲート絶縁膜を形成する工程
と、前記トレンチ内に、その表面が前記ソース領域と前
記ベース領域との接合面より上部にあり、且つ前記半導
体基板主面より低い位置に埋め込まれるようにゲート電
極を形成する工程と、前記トレンチ内部を含めて前記半
導体基板主面にシリコン窒化膜を形成する工程と、前記
シリコン窒化膜上にリフロー性の絶縁膜を堆積させる工
程と、前記リフロー性の絶縁膜をドライエッチング法に
よりエッチングして、前記トレンチの前記ゲート電極が
埋め込まれていない部分に前記シリコン窒化膜を介して
前記リフロー性の絶縁膜を埋め込む工程と、前記埋め込
まれたリフロー性の絶縁膜をリフローする工程と、前記
半導体基板裏面に前記ドレイン領域と接するようにドレ
イン電極を形成する工程と、前記ソース領域及び前記ベ
ース領域に接する前記半導体基板主面にソース電極を形
成する工程とを備えたことを特徴としている。
基板に前記半導体基板裏面に一面が露出しているドレイ
ン領域、前記ドレイン領域の他面と接し、部分的に複数
の箇所で前記半導体基板主面に露出するベース領域及び
一面が前記ベース領域と接し、他面が前記半導体基板主
面に露出しているソース領域を形成する工程と、前記半
導体基板主面から縦方向に底面が前記ドレイン領域中に
配置されるようにトレンチを形成する工程と、実質的に
前記トレンチ側壁のみにゲート絶縁膜を形成する工程
と、前記トレンチ内に、その表面が前記ソース領域と前
記ベース領域との接合面より上部にあり、且つ前記半導
体基板主面より低い位置に埋め込まれるようにゲート電
極を形成する工程と、前記トレンチ内部を含めて前記半
導体基板主面にシリコン窒化膜を形成する工程と、前記
シリコン窒化膜上にリフロー性の絶縁膜を堆積させる工
程と、前記リフロー性の絶縁膜をドライエッチング法に
よりエッチングして、前記トレンチの前記ゲート電極が
埋め込まれていない部分に前記シリコン窒化膜を介して
前記リフロー性の絶縁膜を埋め込む工程と、前記埋め込
まれたリフロー性の絶縁膜をリフローする工程と、前記
半導体基板裏面に前記ドレイン領域と接するようにドレ
イン電極を形成する工程と、前記ソース領域及び前記ベ
ース領域に接する前記半導体基板主面にソース電極を形
成する工程とを備えたことを特徴としている。
【００１３】また、本発明の半導体装置の製造方法は、
半導体基板に前記半導体基板裏面に一面が露出している
ドレイン領域、前記ドレイン領域の他面と接し、部分的
に複数の箇所で前記半導体基板主面に露出するベース領
域及び一面が前記ベース領域と接し、他面が前記半導体
基板主面に露出しているソース領域を形成する工程と、
前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるようにトレンチを形成する工程と、前
記トレンチ内部を含むように前記半導体基板主面にゲー
ト絶縁膜を形成する工程と、前記トレンチ内に、その表
面が前記ソース領域と前記ベース領域との接合面より上
部にあり、且つ前記半導体基板主面より低い位置に埋め
込まれるようにゲート電極を形成する工程と、前記ゲー
ト電極が埋め込まれたトレンチ内部を含めて前記半導体
基板主面にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜上にリフロー性の絶縁膜を堆積させる工程
と、前記リフロー性の絶縁膜に所定のパターンを有する
マスクを配置し、このマスクを用いて異方性エッチング
法によりエッチングして、前記トレンチの前記ゲート電
極が埋め込まれていない部分及び前記トレンチ周辺部の
前記ゲート絶縁膜上に前記シリコン窒化膜を介して前記
リフロー性の絶縁膜を形成する工程と、前記エッチング
されたリフロー性の絶縁膜をリフローすることにより、
このリフロー性の絶縁膜を完全に前記トレンチ内に埋め
込むとともにその表面に丸みを帯びさせる工程と、前記
半導体基板裏面に前記ドレイン領域と接するようにドレ
イン電極を形成し主面に前記ソース領域及び前記ベース
領域に接するソース電極を形成する工程とを備え、前記
半導体基板主面から前記ゲート電極の表面までの距離が
前記トレンチの開口端から前記ゲート絶縁膜の前記延在
部端までの距離より長くすることを特徴としている。
半導体基板に前記半導体基板裏面に一面が露出している
ドレイン領域、前記ドレイン領域の他面と接し、部分的
に複数の箇所で前記半導体基板主面に露出するベース領
域及び一面が前記ベース領域と接し、他面が前記半導体
基板主面に露出しているソース領域を形成する工程と、
前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるようにトレンチを形成する工程と、前
記トレンチ内部を含むように前記半導体基板主面にゲー
ト絶縁膜を形成する工程と、前記トレンチ内に、その表
面が前記ソース領域と前記ベース領域との接合面より上
部にあり、且つ前記半導体基板主面より低い位置に埋め
込まれるようにゲート電極を形成する工程と、前記ゲー
ト電極が埋め込まれたトレンチ内部を含めて前記半導体
基板主面にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜上にリフロー性の絶縁膜を堆積させる工程
と、前記リフロー性の絶縁膜に所定のパターンを有する
マスクを配置し、このマスクを用いて異方性エッチング
法によりエッチングして、前記トレンチの前記ゲート電
極が埋め込まれていない部分及び前記トレンチ周辺部の
前記ゲート絶縁膜上に前記シリコン窒化膜を介して前記
リフロー性の絶縁膜を形成する工程と、前記エッチング
されたリフロー性の絶縁膜をリフローすることにより、
このリフロー性の絶縁膜を完全に前記トレンチ内に埋め
込むとともにその表面に丸みを帯びさせる工程と、前記
半導体基板裏面に前記ドレイン領域と接するようにドレ
イン電極を形成し主面に前記ソース領域及び前記ベース
領域に接するソース電極を形成する工程とを備え、前記
半導体基板主面から前記ゲート電極の表面までの距離が
前記トレンチの開口端から前記ゲート絶縁膜の前記延在
部端までの距離より長くすることを特徴としている。
【００１４】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。まず、図１乃至図４を参照して
第１の実施例を説明する。図１は、ＵＭＯＳ構造の半導
体装置の断面図、図２は、図１に示す半導体基板の斜視
図（ソース電極及びドレイン電極の表示は省略）、図３
は、図１に示す半導体装置の平面図、図４は、この半導
体装置を製造する工程断面図である。半導体基板１は、
例えば、ｐ型シリコン半導体を用いる。半導体基板１の
表面領域にはｎ型不純物がドープされたｎ−ベース領域
２が形成されている。ｎ−ベース領域２に接して１面が
半導体基板１の主面となるｐ−ソース領域３が形成され
ている。これら領域が形成されていない裏面側の領域
は、ｐ−ドレイン領域１′となっている。半導体基板１
の主面から内部に向かって複数の長細いトレンチ１０が
形成されている。トレンチ１０は、ソース領域３が形成
された主面からドレイン領域１′の所定の深さまでに達
している。すなわち、トレンチ１０の底面は、ドレイン
領域１′中に形成されている。トレンチ１０の側壁に
は、例えば、熱酸化により形成されたシリコン酸化膜な
どのゲート絶縁膜４が形成されている。このゲート絶縁
膜４は、実質的にトレンチ１０の開口端まで形成されて
いる。エッチング処理により幾分半導体基板１の主面よ
り下に形成されることもある。
実施の形態を説明する。まず、図１乃至図４を参照して
第１の実施例を説明する。図１は、ＵＭＯＳ構造の半導
体装置の断面図、図２は、図１に示す半導体基板の斜視
図（ソース電極及びドレイン電極の表示は省略）、図３
は、図１に示す半導体装置の平面図、図４は、この半導
体装置を製造する工程断面図である。半導体基板１は、
例えば、ｐ型シリコン半導体を用いる。半導体基板１の
表面領域にはｎ型不純物がドープされたｎ−ベース領域
２が形成されている。ｎ−ベース領域２に接して１面が
半導体基板１の主面となるｐ−ソース領域３が形成され
ている。これら領域が形成されていない裏面側の領域
は、ｐ−ドレイン領域１′となっている。半導体基板１
の主面から内部に向かって複数の長細いトレンチ１０が
形成されている。トレンチ１０は、ソース領域３が形成
された主面からドレイン領域１′の所定の深さまでに達
している。すなわち、トレンチ１０の底面は、ドレイン
領域１′中に形成されている。トレンチ１０の側壁に
は、例えば、熱酸化により形成されたシリコン酸化膜な
どのゲート絶縁膜４が形成されている。このゲート絶縁
膜４は、実質的にトレンチ１０の開口端まで形成されて
いる。エッチング処理により幾分半導体基板１の主面よ
り下に形成されることもある。
【００１５】ゲート絶縁膜４に被覆されたトレンチ１０
にはポリシリコンなどからなるゲート電極５が埋め込ま
れている。このポリシリコンゲート５の表面は、半導体
基板１の主面より低くなっている。ポリシリコンゲート
５の表面と半導体基板１の主面との間の距離ｘは、０．
２μｍ以上である。ただし、ポリシリコンゲート５の表
面からソース電極までの絶縁距離は確保できるように形
成されている。ゲート引き出し部を除いたポリシリコン
ゲート５表面の半導体基板１主面からの深さは、ソース
／ベース接合部の接合深さより浅く形成されている。ポ
リシリコンゲート５の表面及びポリシリコンゲート５か
ら露出しているゲート絶縁膜２４の表面には膜厚１０〜
１００ｎｍ程度のシリコン窒化膜７が形成され、その上
にリフロー性の高いＢＰＳＧなどの層間絶縁膜６が形成
されている。この層間絶縁膜６は、リフローされ表面が
平坦化されて完全にトレンチ１０内部に埋め込まれてい
る。
にはポリシリコンなどからなるゲート電極５が埋め込ま
れている。このポリシリコンゲート５の表面は、半導体
基板１の主面より低くなっている。ポリシリコンゲート
５の表面と半導体基板１の主面との間の距離ｘは、０．
２μｍ以上である。ただし、ポリシリコンゲート５の表
面からソース電極までの絶縁距離は確保できるように形
成されている。ゲート引き出し部を除いたポリシリコン
ゲート５表面の半導体基板１主面からの深さは、ソース
／ベース接合部の接合深さより浅く形成されている。ポ
リシリコンゲート５の表面及びポリシリコンゲート５か
ら露出しているゲート絶縁膜２４の表面には膜厚１０〜
１００ｎｍ程度のシリコン窒化膜７が形成され、その上
にリフロー性の高いＢＰＳＧなどの層間絶縁膜６が形成
されている。この層間絶縁膜６は、リフローされ表面が
平坦化されて完全にトレンチ１０内部に埋め込まれてい
る。
【００１６】図２に示すように、トレンチ１０間のソー
ス／ベース／ドレイン領域は、その中間にあるベース領
域２のｎ＋高濃度コンタクト領域２′が半導体基板１の
主面に複数の箇所で露出している。すなわち、半導体基
板１の主面にはソース領域３とコンタクト領域２′とが
交互に配置されている。この上にベース領域２及びソー
ス領域３に電気的に接続されたソース電極８が形成され
ている。図３に示すように、層間絶縁膜６は、ほぼトレ
ンチ１０の上にのみ形成されて、ソース領域３及びコン
タクト領域２′が露出しており、ソース電極８は、これ
らの上に堆積される。また、各トレンチ１０内に埋め込
まれたポリシリコンゲート５は、互いに電気的に接続さ
れるように配線され、配線されたこれらポリシリコンゲ
ート５は、半導体基板１の主面に形成されたゲート引き
出し電極５′と電気的に接続されている。ゲート引き出
し電極５′にはリード線５″が接続されている。ソース
引き出し電極８は、例えば、アルミニウムからなり、ソ
ース領域３及びコンタクト領域２と対向する部分は、Ｔ
ｉＷ膜などのバリアメタル層が介在されるようにしても
良い。また、半導体基板１の裏面は、ドレイン領域１′
と電気的に接続されたドレイン引き出し電極９が形成さ
れている。
ス／ベース／ドレイン領域は、その中間にあるベース領
域２のｎ＋高濃度コンタクト領域２′が半導体基板１の
主面に複数の箇所で露出している。すなわち、半導体基
板１の主面にはソース領域３とコンタクト領域２′とが
交互に配置されている。この上にベース領域２及びソー
ス領域３に電気的に接続されたソース電極８が形成され
ている。図３に示すように、層間絶縁膜６は、ほぼトレ
ンチ１０の上にのみ形成されて、ソース領域３及びコン
タクト領域２′が露出しており、ソース電極８は、これ
らの上に堆積される。また、各トレンチ１０内に埋め込
まれたポリシリコンゲート５は、互いに電気的に接続さ
れるように配線され、配線されたこれらポリシリコンゲ
ート５は、半導体基板１の主面に形成されたゲート引き
出し電極５′と電気的に接続されている。ゲート引き出
し電極５′にはリード線５″が接続されている。ソース
引き出し電極８は、例えば、アルミニウムからなり、ソ
ース領域３及びコンタクト領域２と対向する部分は、Ｔ
ｉＷ膜などのバリアメタル層が介在されるようにしても
良い。また、半導体基板１の裏面は、ドレイン領域１′
と電気的に接続されたドレイン引き出し電極９が形成さ
れている。
【００１７】この実施例では、ゲート表面を半導体基板
主面より後退させて形成しているので、ポリシリコンゲ
ートの表面から半導体基板主面までの距離ｘは、実質的
にゲート電極とソース電極間の絶縁距離（０．４〜０．
５ｍｍ程度）にほぼ等しい。図１２に示す従来構造で
は、層間絶縁膜が被覆されているゲート絶縁膜の残し幅
（ｄ）が実質的な絶縁距離であるので、縦方向に絶縁距
離を取っただけゲート絶縁膜の残し幅を小さくすること
ができ、またベース領域のコンタクト領域を半導体基板
主面に露出させているのでソース領域とベース領域とを
ソース電極にコンタクトさせるための開口を形成する必
要は無くなり、その分トレンチ間を狭めることができ
る。したがって、トレンチのセルピッチは十分シュリン
クさせることが可能になる。シリコン窒化膜は、リフロ
ー性の絶縁膜からゲート電極に移行するリンやボロンな
どの不純物を捕らえてトランジスタ特性を安定化させ
る。
主面より後退させて形成しているので、ポリシリコンゲ
ートの表面から半導体基板主面までの距離ｘは、実質的
にゲート電極とソース電極間の絶縁距離（０．４〜０．
５ｍｍ程度）にほぼ等しい。図１２に示す従来構造で
は、層間絶縁膜が被覆されているゲート絶縁膜の残し幅
（ｄ）が実質的な絶縁距離であるので、縦方向に絶縁距
離を取っただけゲート絶縁膜の残し幅を小さくすること
ができ、またベース領域のコンタクト領域を半導体基板
主面に露出させているのでソース領域とベース領域とを
ソース電極にコンタクトさせるための開口を形成する必
要は無くなり、その分トレンチ間を狭めることができ
る。したがって、トレンチのセルピッチは十分シュリン
クさせることが可能になる。シリコン窒化膜は、リフロ
ー性の絶縁膜からゲート電極に移行するリンやボロンな
どの不純物を捕らえてトランジスタ特性を安定化させ
る。
【００１８】図４は、このＵＭＯＳ構造の半導体装置を
形成する工程断面図である。半導体基板１に、この基板
裏面に一面が露出しているｐ−ドレイン領域１′、ドレ
イン領域１′の他面と接し、部分的に複数の箇所で半導
体基板１の主面に露出するｎ−ベース領域２及び一面が
前記ベース領域２と接し、他面が半導体基板１の主面に
露出しているｐ−ソース領域３を形成する。次に、半導
体基板１の主面から縦方向に底面がドレイン領域１′中
に配置されるようにトレンチ１０を形成する。その後、
主面全面に熱酸化処理によりシリコン酸化膜を形成し、
これをパターニングして実質的にトレンチ１０の側壁の
みにゲート絶縁膜４を形成する。そして、トレンチ１０
の内部に、その表面がソース領域３とベース領域２との
接合面より上部にあり、且つ半導体基板１の主面より低
い位置に埋め込まれるようにポリシリコンゲート５を形
成する。
形成する工程断面図である。半導体基板１に、この基板
裏面に一面が露出しているｐ−ドレイン領域１′、ドレ
イン領域１′の他面と接し、部分的に複数の箇所で半導
体基板１の主面に露出するｎ−ベース領域２及び一面が
前記ベース領域２と接し、他面が半導体基板１の主面に
露出しているｐ−ソース領域３を形成する。次に、半導
体基板１の主面から縦方向に底面がドレイン領域１′中
に配置されるようにトレンチ１０を形成する。その後、
主面全面に熱酸化処理によりシリコン酸化膜を形成し、
これをパターニングして実質的にトレンチ１０の側壁の
みにゲート絶縁膜４を形成する。そして、トレンチ１０
の内部に、その表面がソース領域３とベース領域２との
接合面より上部にあり、且つ半導体基板１の主面より低
い位置に埋め込まれるようにポリシリコンゲート５を形
成する。
【００１９】次に、トレンチ１０の内部を含めて半導体
基板１の主面に膜厚１０〜１００ｎｍ程度のシリコン窒
化膜７を形成する。更に、シリコン窒化膜７の上に、例
えば、ＢＰＳＧ膜などのリフロー性の絶縁膜６を堆積さ
せる。その後、リフロー性の絶縁膜６をドライエッチン
グ法によりエッチングして、トレンチ１０のポリシリコ
ンゲート５が埋め込まれていない部分にシリコン窒化膜
７を介してリフロー性の絶縁膜６を埋め込む。次に、埋
め込まれたリフロー性の絶縁膜６を９００℃程度の温度
でリフローする。リフロー性の絶縁膜６は、トレンチ１
０内に完全に埋め込まれる。その後、半導体基板１の裏
面にドレイン領域１′と接するようにドレイン電極９を
形成し、半導体基板１の主面にソース領域３及びベース
領域２に接する半導体基板１の主面にソース電極８をス
パッタリング法などにより形成する。半導体基板主面は
従来より平坦になっているので電極の付着性が向上す
る。
基板１の主面に膜厚１０〜１００ｎｍ程度のシリコン窒
化膜７を形成する。更に、シリコン窒化膜７の上に、例
えば、ＢＰＳＧ膜などのリフロー性の絶縁膜６を堆積さ
せる。その後、リフロー性の絶縁膜６をドライエッチン
グ法によりエッチングして、トレンチ１０のポリシリコ
ンゲート５が埋め込まれていない部分にシリコン窒化膜
７を介してリフロー性の絶縁膜６を埋め込む。次に、埋
め込まれたリフロー性の絶縁膜６を９００℃程度の温度
でリフローする。リフロー性の絶縁膜６は、トレンチ１
０内に完全に埋め込まれる。その後、半導体基板１の裏
面にドレイン領域１′と接するようにドレイン電極９を
形成し、半導体基板１の主面にソース領域３及びベース
領域２に接する半導体基板１の主面にソース電極８をス
パッタリング法などにより形成する。半導体基板主面は
従来より平坦になっているので電極の付着性が向上す
る。
【００２０】このＵＭＯＳは、トレンチを細長く形成
し、半導体基板主面にベース領域の高濃度領域を露出さ
せる構造であり、層間絶縁膜をトレンチ内に埋め込んで
形成するためゲート・ソース間の絶縁をとるための領域
は不要となる。したがって、セルピッチは、１．０〜
１．２μｍ程度に従来より狭めることができるが、この
方法では層間絶縁膜の厚さを一定にするのが難しく、層
間絶縁膜を平坦化する際の層間絶縁膜の膜厚ばらつきと
ドライエッチングによるエッチングばらつきを制御する
ことが困難である。そこで、次の実施例ではＲＩＥ(Rea
ctive Ion Etching)などの異方性エッチングを利用する
ことによりこの困難を解消することができる。この方法
では、マスクをパターニングすることによる合わせズレ
を生じる可能性が高く、新たな困難が生じるが、これは
リフロー性の絶縁膜を用いることにより解決できる。
し、半導体基板主面にベース領域の高濃度領域を露出さ
せる構造であり、層間絶縁膜をトレンチ内に埋め込んで
形成するためゲート・ソース間の絶縁をとるための領域
は不要となる。したがって、セルピッチは、１．０〜
１．２μｍ程度に従来より狭めることができるが、この
方法では層間絶縁膜の厚さを一定にするのが難しく、層
間絶縁膜を平坦化する際の層間絶縁膜の膜厚ばらつきと
ドライエッチングによるエッチングばらつきを制御する
ことが困難である。そこで、次の実施例ではＲＩＥ(Rea
ctive Ion Etching)などの異方性エッチングを利用する
ことによりこの困難を解消することができる。この方法
では、マスクをパターニングすることによる合わせズレ
を生じる可能性が高く、新たな困難が生じるが、これは
リフロー性の絶縁膜を用いることにより解決できる。
【００２１】次に、図５乃至図９を参照して第２の実施
例を説明する。図５は、ＵＭＯＳ構造の半導体装置の断
面図、図６は、図５に示す電極が形成される前の半導体
基板の斜視図及びこの斜視図のＡ−Ａ′線に沿う部分の
断面図、図７は、図５に示す半導体装置の平面図、図８
は、この半導体装置を製造する工程断面図、図９は、半
導体基板全体を示す断面図である。半導体基板２１は、
例えば、ｐ型シリコン半導体を用いる。半導体基板２１
の表面領域にはｎ型不純物がドープされたｎ−ベース領
域２２が形成されている。ｎ−ベース領域２２に接して
１面が半導体基板２１の主面となるｐ−ソース領域２３
が形成されている。これら領域が形成されていない裏面
側の領域は、ｐ−ドレイン領域２１′となっている。半
導体基板２１の主面から内部に向かって複数の長細いト
レンチ２０が形成されている。トレンチ２０は、ソース
領域２３が形成された主面からドレイン領域２１′の所
定の深さまでに達している。すなわち、トレンチ２０の
底面は、ドレイン領域２１′が形成されている。トレン
チ２０の側壁には、例えば、熱酸化により形成されたシ
リコン酸化膜などのゲート絶縁膜２４が形成されてい
る。このゲート絶縁膜２４は、トレンチ２０の側壁から
トレンチ周辺の半導体基板２１の主面上にわずかに延在
している。その延在部分のトレンチ２０の開口端から先
端部までの距離ｙは、０〜０．３μｍ程度であり、従来
（０．４μｍ〜０．５μｍ程度）より短くなっている。
例を説明する。図５は、ＵＭＯＳ構造の半導体装置の断
面図、図６は、図５に示す電極が形成される前の半導体
基板の斜視図及びこの斜視図のＡ−Ａ′線に沿う部分の
断面図、図７は、図５に示す半導体装置の平面図、図８
は、この半導体装置を製造する工程断面図、図９は、半
導体基板全体を示す断面図である。半導体基板２１は、
例えば、ｐ型シリコン半導体を用いる。半導体基板２１
の表面領域にはｎ型不純物がドープされたｎ−ベース領
域２２が形成されている。ｎ−ベース領域２２に接して
１面が半導体基板２１の主面となるｐ−ソース領域２３
が形成されている。これら領域が形成されていない裏面
側の領域は、ｐ−ドレイン領域２１′となっている。半
導体基板２１の主面から内部に向かって複数の長細いト
レンチ２０が形成されている。トレンチ２０は、ソース
領域２３が形成された主面からドレイン領域２１′の所
定の深さまでに達している。すなわち、トレンチ２０の
底面は、ドレイン領域２１′が形成されている。トレン
チ２０の側壁には、例えば、熱酸化により形成されたシ
リコン酸化膜などのゲート絶縁膜２４が形成されてい
る。このゲート絶縁膜２４は、トレンチ２０の側壁から
トレンチ周辺の半導体基板２１の主面上にわずかに延在
している。その延在部分のトレンチ２０の開口端から先
端部までの距離ｙは、０〜０．３μｍ程度であり、従来
（０．４μｍ〜０．５μｍ程度）より短くなっている。
【００２２】ゲート絶縁膜２４に被覆されたトレンチ２
０にはポリシリコンなどからなるゲート２５が埋め込ま
れている。この埋め込まれたポリシリコンゲート２５の
表面は、半導体基板２１の主面より低くなっている。ポ
リシリコンゲート２５の表面と半導体基板２１の主面と
の間の距離ｘは、０．２μｍ以上である。ただし、ゲー
ト絶縁膜２４の延在部分のトレンチ開口端から先端部ま
での距離ｙ及びポリシリコンゲート表面から半導体基板
主面までの距離ｘは、ｘ＞ｙになるように形成してい
る。しかし、ゲート引き出し部を除いたポリシリコンゲ
ート２５は、ソース／ベース接合部の接合深さより浅く
形成されている。ポリシリコンゲート２５の表面及びポ
リシリコンゲート２５から露出しているゲート絶縁膜２
４の表面にはリフロー性の高いＢＰＳＧなどの層間絶縁
膜２６が形成されている。この層間絶縁膜２６は、リフ
ローされ表面が丸みを帯びている。そのテーパ角θは、
９０度以下になっている。
０にはポリシリコンなどからなるゲート２５が埋め込ま
れている。この埋め込まれたポリシリコンゲート２５の
表面は、半導体基板２１の主面より低くなっている。ポ
リシリコンゲート２５の表面と半導体基板２１の主面と
の間の距離ｘは、０．２μｍ以上である。ただし、ゲー
ト絶縁膜２４の延在部分のトレンチ開口端から先端部ま
での距離ｙ及びポリシリコンゲート表面から半導体基板
主面までの距離ｘは、ｘ＞ｙになるように形成してい
る。しかし、ゲート引き出し部を除いたポリシリコンゲ
ート２５は、ソース／ベース接合部の接合深さより浅く
形成されている。ポリシリコンゲート２５の表面及びポ
リシリコンゲート２５から露出しているゲート絶縁膜２
４の表面にはリフロー性の高いＢＰＳＧなどの層間絶縁
膜２６が形成されている。この層間絶縁膜２６は、リフ
ローされ表面が丸みを帯びている。そのテーパ角θは、
９０度以下になっている。
【００２３】図６に示すように、トレンチ２０間のソー
ス／ベース／ドレイン領域は、その中間にあるベース領
域２２のｎ＋高濃度コンタクト領域２２′が半導体基板
２１の主面に複数の箇所で露出している。すなわち、半
導体基板２１の主面にはソース領域２３とコンタクト領
域２２′が交互に配置されている。この上にベース領域
２２及びソース領域２３に電気的に接続されたソース電
極２８が形成されている。図７に示すように、層間絶縁
膜２６は、ほぼトレンチ２０の上にのみ形成されて、ソ
ース領域２３及びコンタクト領域２２′が露出してお
り、ソース電極２８は、これらの上に堆積される。ま
た、各トレンチ２０内に埋め込まれたポリシリコンゲー
ト２５は、互いに電気的に接続されるように配線され、
配線されたこれらポリシリコンゲート２５は、半導体基
板２１の主面に形成されたゲート引き出し電極２５′と
電気的に接続されている。ゲート引き出し電極２５′に
はリード線２５″が接続されている。ソース引き出し電
極２８は、例えば、アルミニウムからなり、ソース領域
２３及びコンタクト領域２２と対向する部分は、ＴｉＷ
膜などのバリアメタル層が介在されるようにしても良
い。また、半導体基板２１の裏面は、ドレイン領域２
１′と電気的に接続されたドレイン引き出し電極２９が
形成されている。
ス／ベース／ドレイン領域は、その中間にあるベース領
域２２のｎ＋高濃度コンタクト領域２２′が半導体基板
２１の主面に複数の箇所で露出している。すなわち、半
導体基板２１の主面にはソース領域２３とコンタクト領
域２２′が交互に配置されている。この上にベース領域
２２及びソース領域２３に電気的に接続されたソース電
極２８が形成されている。図７に示すように、層間絶縁
膜２６は、ほぼトレンチ２０の上にのみ形成されて、ソ
ース領域２３及びコンタクト領域２２′が露出してお
り、ソース電極２８は、これらの上に堆積される。ま
た、各トレンチ２０内に埋め込まれたポリシリコンゲー
ト２５は、互いに電気的に接続されるように配線され、
配線されたこれらポリシリコンゲート２５は、半導体基
板２１の主面に形成されたゲート引き出し電極２５′と
電気的に接続されている。ゲート引き出し電極２５′に
はリード線２５″が接続されている。ソース引き出し電
極２８は、例えば、アルミニウムからなり、ソース領域
２３及びコンタクト領域２２と対向する部分は、ＴｉＷ
膜などのバリアメタル層が介在されるようにしても良
い。また、半導体基板２１の裏面は、ドレイン領域２
１′と電気的に接続されたドレイン引き出し電極２９が
形成されている。
【００２４】この実施例では、ゲート表面を半導体基板
主面より後退させて形成しているので、層間絶縁膜が被
覆されているゲート絶縁膜の延在部分のトレンチ開口端
から先端部分までの距離ｙ及びポリシリコンゲート表面
から半導体基板主面までの距離ｘの和（ｘ＋ｙ）は、実
質的にゲート電極とソース電極間の絶縁距離ｄ（０．４
〜０．５程度）にほぼ等しい。図１２に示す従来構造で
は、層間絶縁膜が被覆されているゲート絶縁膜の残し幅
が実質的な絶縁距離ｄであるので、縦方向に絶縁距離を
取っただけゲート絶縁膜の残し幅を小さくすることがで
き、またベース領域のコンタクト領域を半導体基板主面
に露出させているのでソース領域とベース領域とをソー
ス電極にコンタクトさせるための開口を形成する必要は
無くなり、その分トレンチ間を狭めることができる。し
たがって、トレンチのセルピッチは十分シュリンクさせ
ることが可能になる。また、層間絶縁膜の表面は丸みを
帯びているのでソース電極の密着性が高くなり段切れな
どのない機械的強度の高い構造が得られる。
主面より後退させて形成しているので、層間絶縁膜が被
覆されているゲート絶縁膜の延在部分のトレンチ開口端
から先端部分までの距離ｙ及びポリシリコンゲート表面
から半導体基板主面までの距離ｘの和（ｘ＋ｙ）は、実
質的にゲート電極とソース電極間の絶縁距離ｄ（０．４
〜０．５程度）にほぼ等しい。図１２に示す従来構造で
は、層間絶縁膜が被覆されているゲート絶縁膜の残し幅
が実質的な絶縁距離ｄであるので、縦方向に絶縁距離を
取っただけゲート絶縁膜の残し幅を小さくすることがで
き、またベース領域のコンタクト領域を半導体基板主面
に露出させているのでソース領域とベース領域とをソー
ス電極にコンタクトさせるための開口を形成する必要は
無くなり、その分トレンチ間を狭めることができる。し
たがって、トレンチのセルピッチは十分シュリンクさせ
ることが可能になる。また、層間絶縁膜の表面は丸みを
帯びているのでソース電極の密着性が高くなり段切れな
どのない機械的強度の高い構造が得られる。
【００２５】図８は、このＵＭＯＳ構造の半導体装置を
製造する工程断面図である。シリコンなどからなる半導
体基板２１に、その裏面に一面が露出しているｐ−ドレ
イン領域２１′、ドレイン領域２１′の他面と接し部分
的に複数の箇所で半導体基板２１の主面に露出するｎ−
ベース領域２２及び一面が前記ベース領域２２と接し、
他面が半導体基板２１の主面に露出しているｐ−ソース
領域２３を形成する。なお、トレンチを形成した後にソ
ースを形成するプロセスを採用することもできる。次
に、半導体基板２１の主面から縦方向に底面がドレイン
領域２１′中に配置されるようにトレンチ２０を形成す
る。次に、トレンチ２０の側壁を含めて半導体基板２１
の主面にシリコン酸化膜などのゲート絶縁膜２４を形成
する。次に、前記トレンチ２０内部を含めてポリシリコ
ン膜を半導体基板２１の主面に堆積させ、これをパター
ニングして、トレンチ２０内に、その表面がソース領域
２３とベース領域２２との接合面より上部にあり、且つ
半導体基板２１の主面より低い位置に埋め込まれるよう
にポリシリコンからなるゲート電極２５を形成する。こ
のトレンチ２０内部に埋め込まれたポリシリコンゲート
２５上及びゲート絶縁膜２４上にＢＰＳＧ膜などのリフ
ロー性の絶縁膜を堆積させる。
製造する工程断面図である。シリコンなどからなる半導
体基板２１に、その裏面に一面が露出しているｐ−ドレ
イン領域２１′、ドレイン領域２１′の他面と接し部分
的に複数の箇所で半導体基板２１の主面に露出するｎ−
ベース領域２２及び一面が前記ベース領域２２と接し、
他面が半導体基板２１の主面に露出しているｐ−ソース
領域２３を形成する。なお、トレンチを形成した後にソ
ースを形成するプロセスを採用することもできる。次
に、半導体基板２１の主面から縦方向に底面がドレイン
領域２１′中に配置されるようにトレンチ２０を形成す
る。次に、トレンチ２０の側壁を含めて半導体基板２１
の主面にシリコン酸化膜などのゲート絶縁膜２４を形成
する。次に、前記トレンチ２０内部を含めてポリシリコ
ン膜を半導体基板２１の主面に堆積させ、これをパター
ニングして、トレンチ２０内に、その表面がソース領域
２３とベース領域２２との接合面より上部にあり、且つ
半導体基板２１の主面より低い位置に埋め込まれるよう
にポリシリコンからなるゲート電極２５を形成する。こ
のトレンチ２０内部に埋め込まれたポリシリコンゲート
２５上及びゲート絶縁膜２４上にＢＰＳＧ膜などのリフ
ロー性の絶縁膜を堆積させる。
【００２６】リフロー性の絶縁膜２６にフォトレジスト
からなる所定のパターンを有するマスク２７を配置し
（図８（ａ））、このマスクを用いて異方性エッチング
法により絶縁膜２６をエッチングして、トレンチ２０の
ポリシリコンゲート２５が埋め込まれていない部分及び
前記トレンチ周辺部の前記ゲート絶縁膜２４上にリフロ
ー性の絶縁膜２６をパターニングする。マスク２７は、
トレンチ２０とその周辺を被覆し、トレンチ２０の開口
幅をａとすると、ａ〜ａ＋０．６μｍの幅を有してい
る。パターニングされた絶縁膜２６は、マスク２７に合
わせて形成される。次に、フォトレジストのマスク２７
を除去してから、エッチングによりパターニングされた
リフロー性の絶縁膜２６を９００℃以上でリフローする
ことにより、このリフロー性の絶縁膜２６を完全にトレ
ンチ２０内に埋め込むとともにその表面に丸みを帯びさ
せる（図８（ｂ））。次に、半導体基板２１の裏面にド
レイン領域２１′と接するようにドレイン電極２９及び
主面側にベース領域２２及びソース領域２３に接するよ
うにソース電極２８を形成する（図５参照）。この実施
例では、セルピッチのシュリンクが十分達成でき、ま
た、コンタクト露光（リフロー性の絶縁膜のパターニン
グ処理）の合せズレがあってもリフローにより埋め戻し
が可能になる。図９は、この実施例の完成された半導体
装置を示す半導体基板の断面図である。
からなる所定のパターンを有するマスク２７を配置し
（図８（ａ））、このマスクを用いて異方性エッチング
法により絶縁膜２６をエッチングして、トレンチ２０の
ポリシリコンゲート２５が埋め込まれていない部分及び
前記トレンチ周辺部の前記ゲート絶縁膜２４上にリフロ
ー性の絶縁膜２６をパターニングする。マスク２７は、
トレンチ２０とその周辺を被覆し、トレンチ２０の開口
幅をａとすると、ａ〜ａ＋０．６μｍの幅を有してい
る。パターニングされた絶縁膜２６は、マスク２７に合
わせて形成される。次に、フォトレジストのマスク２７
を除去してから、エッチングによりパターニングされた
リフロー性の絶縁膜２６を９００℃以上でリフローする
ことにより、このリフロー性の絶縁膜２６を完全にトレ
ンチ２０内に埋め込むとともにその表面に丸みを帯びさ
せる（図８（ｂ））。次に、半導体基板２１の裏面にド
レイン領域２１′と接するようにドレイン電極２９及び
主面側にベース領域２２及びソース領域２３に接するよ
うにソース電極２８を形成する（図５参照）。この実施
例では、セルピッチのシュリンクが十分達成でき、ま
た、コンタクト露光（リフロー性の絶縁膜のパターニン
グ処理）の合せズレがあってもリフローにより埋め戻し
が可能になる。図９は、この実施例の完成された半導体
装置を示す半導体基板の断面図である。
【００２７】次に、図１０及び図１１を参照して第３の
実施例を説明する。図１０は、ＵＭＯＳ構造の半導体装
置の断面図、図１１は、この半導体装置を製造する工程
断面図である。半導体基板３１は、例えば、ｐ型シリコ
ン半導体を用いる。半導体基板３１の表面領域にはｎ型
不純物がドープされたｎ−ベース領域３２が形成されて
いる。ｎ−ベース領域３２に接して１面が半導体基板３
１の主面となるｐ−ソース領域３３が形成されている。
これら領域が形成されていない裏面側の領域は、ｐ−ド
レイン領域３１′となっている。半導体基板３１の主面
から内部に向かって複数の長細いトレンチ３０が形成さ
れている。トレンチ３０は、ソース領域３３が形成され
た主面からドレイン領域３１′の所定の深さまでに達し
ている。すなわち、トレンチ３０の底面は、ドレイン領
域３１′が形成されている。トレンチ３０の側壁には、
例えば、熱酸化により形成されたシリコン酸化膜などの
ゲート絶縁膜３４が形成されている。このゲート絶縁膜
３４は、トレンチ３０の側壁からトレンチ周辺の半導体
基板３１の主面上にわずかに延在している。その延在部
分のトレンチ３０の開口端から先端部までの距離ｙは、
０〜０．３μｍ程度であり、従来より短くなっている。
実施例を説明する。図１０は、ＵＭＯＳ構造の半導体装
置の断面図、図１１は、この半導体装置を製造する工程
断面図である。半導体基板３１は、例えば、ｐ型シリコ
ン半導体を用いる。半導体基板３１の表面領域にはｎ型
不純物がドープされたｎ−ベース領域３２が形成されて
いる。ｎ−ベース領域３２に接して１面が半導体基板３
１の主面となるｐ−ソース領域３３が形成されている。
これら領域が形成されていない裏面側の領域は、ｐ−ド
レイン領域３１′となっている。半導体基板３１の主面
から内部に向かって複数の長細いトレンチ３０が形成さ
れている。トレンチ３０は、ソース領域３３が形成され
た主面からドレイン領域３１′の所定の深さまでに達し
ている。すなわち、トレンチ３０の底面は、ドレイン領
域３１′が形成されている。トレンチ３０の側壁には、
例えば、熱酸化により形成されたシリコン酸化膜などの
ゲート絶縁膜３４が形成されている。このゲート絶縁膜
３４は、トレンチ３０の側壁からトレンチ周辺の半導体
基板３１の主面上にわずかに延在している。その延在部
分のトレンチ３０の開口端から先端部までの距離ｙは、
０〜０．３μｍ程度であり、従来より短くなっている。
【００２８】ゲート絶縁膜３４に被覆されたトレンチ３
０にはポリシリコンなどからなるゲート３５が埋め込ま
れている。この埋め込まれたポリシリコンゲート３５の
表面は、半導体基板３１の主面より低くなっている。ポ
リシリコンゲート３５の表面と半導体基板３１の主面と
の間の距離ｘは、０．２μｍ以上である。ただし、ゲー
ト絶縁膜３４の延在部分のトレンチ開口端から先端部ま
での距離ｙ及びポリシリコンゲート表面から半導体基板
主面までの距離ｘは、ｘ＞ｙになるように形成してい
る。しかし、ポリシリコンゲート３５は、ソース／ベー
ス接合部の接合深さより浅く形成されている。ポリシリ
コンゲート３５の表面及びポリシリコンゲート３５から
露出しているゲート絶縁膜３４の表面には膜厚が１０〜
１００ｎｍ程度のシリコン窒化膜３７が形成され、その
上にリフロー性の高いＢＰＳＧなどの層間絶縁膜３６が
形成されている。この層間絶縁膜３６は、リフローされ
表面が丸みを帯びている。そのテーパ角θは、９０度以
下になっている。
０にはポリシリコンなどからなるゲート３５が埋め込ま
れている。この埋め込まれたポリシリコンゲート３５の
表面は、半導体基板３１の主面より低くなっている。ポ
リシリコンゲート３５の表面と半導体基板３１の主面と
の間の距離ｘは、０．２μｍ以上である。ただし、ゲー
ト絶縁膜３４の延在部分のトレンチ開口端から先端部ま
での距離ｙ及びポリシリコンゲート表面から半導体基板
主面までの距離ｘは、ｘ＞ｙになるように形成してい
る。しかし、ポリシリコンゲート３５は、ソース／ベー
ス接合部の接合深さより浅く形成されている。ポリシリ
コンゲート３５の表面及びポリシリコンゲート３５から
露出しているゲート絶縁膜３４の表面には膜厚が１０〜
１００ｎｍ程度のシリコン窒化膜３７が形成され、その
上にリフロー性の高いＢＰＳＧなどの層間絶縁膜３６が
形成されている。この層間絶縁膜３６は、リフローされ
表面が丸みを帯びている。そのテーパ角θは、９０度以
下になっている。
【００２９】図１１に示すように、トレンチ３０間のソ
ース／ベース／ドレイン領域は、その中間にあるベース
領域３２のｎ＋高濃度コンタクト領域３２′が半導体基
板３１の主面に複数の箇所で露出している。すなわち、
半導体基板３１の主面にはソース領域３３とコンタクト
領域３２′が交互に配置されている。この上にベース領
域３２及びソース領域３３に電気的に接続されたソース
電極３８が形成されている。図７に示すように、層間絶
縁膜３６は、ほぼトレンチ３０の上にのみ形成されて、
ソース領域３３及びコンタクト領域３２′が露出してお
り、ソース電極３８は、これらの上に堆積される。ま
た、各トレンチ３０内に埋め込まれたポリシリコンゲー
ト３５は、互いに電気的に接続されるように配線され、
配線されたこれらポリシリコンゲート３５は、半導体基
板３１の主面に形成されたゲート引き出し電極と電気的
に接続されている。ゲート引き出し電極にはリード線が
接続されている。ソース引き出し電極３８は、例えば、
アルミニウムからなり、ソース領域３３及びコンタクト
領域３２と対向する部分は、ＴｉＷ膜などのバリアメタ
ル層が介在されるようにしても良い。また、半導体基板
３１の裏面は、ドレイン領域３１′と電気的に接続され
たドレイン引き出し電極３９が形成されている。
ース／ベース／ドレイン領域は、その中間にあるベース
領域３２のｎ＋高濃度コンタクト領域３２′が半導体基
板３１の主面に複数の箇所で露出している。すなわち、
半導体基板３１の主面にはソース領域３３とコンタクト
領域３２′が交互に配置されている。この上にベース領
域３２及びソース領域３３に電気的に接続されたソース
電極３８が形成されている。図７に示すように、層間絶
縁膜３６は、ほぼトレンチ３０の上にのみ形成されて、
ソース領域３３及びコンタクト領域３２′が露出してお
り、ソース電極３８は、これらの上に堆積される。ま
た、各トレンチ３０内に埋め込まれたポリシリコンゲー
ト３５は、互いに電気的に接続されるように配線され、
配線されたこれらポリシリコンゲート３５は、半導体基
板３１の主面に形成されたゲート引き出し電極と電気的
に接続されている。ゲート引き出し電極にはリード線が
接続されている。ソース引き出し電極３８は、例えば、
アルミニウムからなり、ソース領域３３及びコンタクト
領域３２と対向する部分は、ＴｉＷ膜などのバリアメタ
ル層が介在されるようにしても良い。また、半導体基板
３１の裏面は、ドレイン領域３１′と電気的に接続され
たドレイン引き出し電極３９が形成されている。
【００３０】この実施例では、ゲート表面を半導体基板
主面より後退させて形成しているので、層間絶縁膜が被
覆されているゲート絶縁膜の延在部分のトレンチ開口端
から先端部分までの距離ｙ及びポリシリコンゲート表面
から半導体基板主面までの距離ｘの和（ｘ＋ｙ）は、実
質的にゲート電極とソース電極間の絶縁距離にほぼ等し
い。図１２に示す従来構造では、層間絶縁膜が被覆され
ているゲート絶縁膜の残し幅が実質的な絶縁距離である
ので、縦方向に絶縁距離を取っただけゲート絶縁膜の残
し幅を小さくすることができ、またベース領域のコンタ
クト領域を半導体基板主面に露出させているのでソース
領域とベース領域とをソース電極にコンタクトさせるた
めの開口を形成する必要は無くなり、その分トレンチ間
を狭めることができる。したがって、トレンチのセルピ
ッチは十分シュリンクさせることが可能になる。また、
層間絶縁膜の表面は丸みを帯びているのでソース電極の
密着性が高くなり段切れなどのない機械的強度の高い構
造が得られる。
主面より後退させて形成しているので、層間絶縁膜が被
覆されているゲート絶縁膜の延在部分のトレンチ開口端
から先端部分までの距離ｙ及びポリシリコンゲート表面
から半導体基板主面までの距離ｘの和（ｘ＋ｙ）は、実
質的にゲート電極とソース電極間の絶縁距離にほぼ等し
い。図１２に示す従来構造では、層間絶縁膜が被覆され
ているゲート絶縁膜の残し幅が実質的な絶縁距離である
ので、縦方向に絶縁距離を取っただけゲート絶縁膜の残
し幅を小さくすることができ、またベース領域のコンタ
クト領域を半導体基板主面に露出させているのでソース
領域とベース領域とをソース電極にコンタクトさせるた
めの開口を形成する必要は無くなり、その分トレンチ間
を狭めることができる。したがって、トレンチのセルピ
ッチは十分シュリンクさせることが可能になる。また、
層間絶縁膜の表面は丸みを帯びているのでソース電極の
密着性が高くなり段切れなどのない機械的強度の高い構
造が得られる。
【００３１】また、異方性エッチングによりリフロー性
の絶縁膜を異方性エッチング法によりエッチングしてコ
ンタクトを形成する（パターニングする）時において、
パターニング後にレジストを除去し、その後に９００℃
程度以上で熱処理を行うので、コンタクト露光時に合わ
せズレがあってもリフロー処理により絶縁膜が埋め戻さ
れて問題とはならない。この実施例の工程ではリフロー
により絶縁膜が完全にトレンチ内に埋め込まれと同時に
絶縁膜のコーナー部に丸みをつける事ができる。また、
シリコン窒化膜は、リフロー性の絶縁膜からのリンをと
らえるのみならず、異方性エッチングのエッチングスト
ッパーとしても用いられる。
の絶縁膜を異方性エッチング法によりエッチングしてコ
ンタクトを形成する（パターニングする）時において、
パターニング後にレジストを除去し、その後に９００℃
程度以上で熱処理を行うので、コンタクト露光時に合わ
せズレがあってもリフロー処理により絶縁膜が埋め戻さ
れて問題とはならない。この実施例の工程ではリフロー
により絶縁膜が完全にトレンチ内に埋め込まれと同時に
絶縁膜のコーナー部に丸みをつける事ができる。また、
シリコン窒化膜は、リフロー性の絶縁膜からのリンをと
らえるのみならず、異方性エッチングのエッチングスト
ッパーとしても用いられる。
【００３２】
【発明の効果】本発明は、以上の構成により、ゲート電
極とソース電極との絶縁距離を半導体基板主面の水平方
向から厚さ方向の縦方向に重点を置いた構造を有してお
り、また、トレンチ間にソース電極がソース領域及びベ
ース領域に接するように形成するための開口を層間絶縁
膜に形成する必要がなくなるので、セルピッチが十分シ
ュリンクさせることができる。また、リフロー性絶縁膜
を層間絶縁膜として用いるので表面が平坦にし、もしく
は丸みを帯びさせることができるので、半導体基板表面
の電極が強固に形成される。さらに、異方性エッチング
時において、コンタクト露光時に合わせズレがあっても
リフロー処理により絶縁膜が埋め戻されるので十分対応
できる。
極とソース電極との絶縁距離を半導体基板主面の水平方
向から厚さ方向の縦方向に重点を置いた構造を有してお
り、また、トレンチ間にソース電極がソース領域及びベ
ース領域に接するように形成するための開口を層間絶縁
膜に形成する必要がなくなるので、セルピッチが十分シ
ュリンクさせることができる。また、リフロー性絶縁膜
を層間絶縁膜として用いるので表面が平坦にし、もしく
は丸みを帯びさせることができるので、半導体基板表面
の電極が強固に形成される。さらに、異方性エッチング
時において、コンタクト露光時に合わせズレがあっても
リフロー処理により絶縁膜が埋め戻されるので十分対応
できる。
【図１】本発明のＵＭＯＳ構造を有する半導体装置の断
面図。
面図。
【図２】図１の半導体基板の斜視図（ソース電極及びド
レイン電極の表示は省略）。
レイン電極の表示は省略）。
【図３】図１に示す半導体装置の平面図。
【図４】図１の半導体装置を製造する工程断面図。
【図５】本発明のＵＭＯＳ構造の半導体装置の断面図。
【図６】図５に示す半導体基板の斜視図（ソース電極及
びドレイン電極の表示は省略）及びこの斜視図のＡ−
Ａ′線に沿う部分の断面図。
びドレイン電極の表示は省略）及びこの斜視図のＡ−
Ａ′線に沿う部分の断面図。
【図７】図５に示す半導体装置の平面図。
【図８】図７の半導体装置を製造する工程断面図。
【図９】第２の実施例の半導体基板全体を示す断面図。
【図１０】本発明のＵＭＯＳ構造の半導体装置の断面
図。
図。
【図１１】図１０の半導体装置を製造する工程断面図。
【図１２】従来のＵＭＯＳ構造の半導体装置の断面図。
【図１３】図１２の半導体装置の平面図。
１、２１、３１、１０１・・・半導体基板、 １′、２１′、３１′、１０１′・・・ドレイン領域、 ２、２２、３２、１０２・・・ベース領域、 ３、２３、３３、１０３・・・ソース領域、 ４、２４、３４、１０４・・・ゲート絶縁膜、 ５、２５、３５、１０５・・・ゲート電極（ポリシリコ
ンゲート） ５′、２５′、１０５′・・・ゲート引き出し電極、 ５″、２５″・・・リード、 ６、２６、３６、１０６・・・リフロー性の絶縁膜、 ７、３７・・・シリコン窒化膜、 ８、２８、３８、１０８・・・ソース電極、 ９、２９、３９、１０９・・・ドレイン電極、 １０、２０、３０、１１０・・・トレンチ、 １０７
・・・開口部。
ンゲート） ５′、２５′、１０５′・・・ゲート引き出し電極、 ５″、２５″・・・リード、 ６、２６、３６、１０６・・・リフロー性の絶縁膜、 ７、３７・・・シリコン窒化膜、 ８、２８、３８、１０８・・・ソース電極、 ９、２９、３９、１０９・・・ドレイン電極、 １０、２０、３０、１１０・・・トレンチ、 １０７
・・・開口部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１月２１日（２００２．１．２
１）
１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊野 孝佳 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、前記半導体基板裏面に一面
が露出しているドレイン領域と、 前記半導体基板に形成され、前記ドレイン領域の他面と
接し、部分的に複数の箇所で前記半導体基板主面に露出
するベース領域と、 前記半導体基板に形成され、一面が前記ベース領域と接
し、他面が前記半導体基板主面に露出しているソース領
域と、 前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるように形成されたトレンチと、 実質的に前記トレンチ側壁のみに形成されたゲート絶縁
膜と、 前記トレンチ内に埋め込まれ、その表面が前記ソース領
域と前記ベース領域との接合面より上部にあり、且つ前
記半導体基板主面より低い位置に形成されているゲート
電極と、 前記ゲート電極の表面及び前記トレンチの前記ゲート電
極が埋め込まれていない部分に露出する前記ゲート絶縁
膜上に形成されたシリコン窒化膜と、 前記トレンチの前記ゲート電極が埋め込まれていない部
分に前記シリコン窒化膜を介して埋め込まれたリフロー
性の絶縁膜と、 前記半導体基板裏面に前記ドレイン領域と接するように
形成されたドレイン電極と、 前記半導体基板主面に形成され、前記ソース領域及び前
記ベース領域に接するソース電極とを備えたことを特徴
とする半導体装置。 - 【請求項２】 前記ゲート電極上に形成されたリフロー
性の絶縁膜が、ゲート・ソース間の保証電圧を印加され
ても破壊されない最低膜厚を有していることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記最低膜厚は、保証電圧が略２０Ｖで
ある場合において、０．２μｍ以上であることを特徴と
する請求項２に記載の半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板に形成され、前記半導体基板裏面に一面
が露出しているドレイン領域と、 前記半導体基板に形成され、前記ドレイン領域の他面と
接し、部分的に複数の箇所で前記半導体基板主面に露出
するベース領域と、 前記半導体基板に形成され、一面が前記ベース領域と接
し、他面が前記半導体基板主面に露出しているソース領
域と、 前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるように形成されたトレンチと、 前記トレンチ側壁に形成され、且つその周辺部まで延在
しているゲート絶縁膜と、 前記トレンチ内に埋め込まれ、その表面が前記ソース領
域と前記ベース領域との接合面より上部にあり、且つ前
記半導体基板主面より低い位置に形成されているゲート
電極と、 前記ゲート電極の表面、前記トレンチの前記ゲート電極
が埋め込まれていない部分及び前記トレンチ周辺部に露
出する前記ゲート絶縁膜上に形成されたリフロー性の絶
縁膜と、 前記半導体基板裏面に前記ドレイン領域と接するように
形成されたドレイン電極と、 前記半導体基板主面に形成され、前記ソース領域及び前
記ベース領域に接するソース電極とを備え、 前記半導体基板主面から前記ゲート電極の表面までの距
離は、前記トレンチの開口端から前記ゲート絶縁膜の前
記延在部端までの距離より長いことを特徴とする半導体
装置。 - 【請求項５】 前記ゲート絶縁膜と前記リフロー性の絶
縁膜との間にはシリコン窒化膜が介在されていることを
特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記リフロー性の絶縁膜は、表面が丸み
を帯びており、この表面の接線と前記半導体基板とのな
す角であるテーパ角は、前記ソース電極を形成する金属
が下地の構造にしたがって十分に覆うことができるよう
に９０度より小さいことを特徴とする請求項４又は請求
項５に記載の半導体装置。 - 【請求項７】 前記ゲート電極上に形成されたリフロー
性の絶縁膜が、ゲート・ソース間の保証電圧を印加され
ても破壊されない最低膜厚を有していることを特徴とす
る請求項４乃至請求項６のいずれかに記載の半導体装
置。 - 【請求項８】 前記トレンチの開口端から前記ゲート絶
縁膜の前記延在部端までの距離は、略０．３ｍｍ以下で
あることを特徴とする請求項４乃至請求項７のいずれか
に記載の半導体装置。 - 【請求項９】 半導体基板に前記半導体基板裏面に一面
が露出しているドレイン領域、前記ドレイン領域の他面
と接し、部分的に複数の箇所で前記半導体基板主面に露
出するベース領域及び一面が前記ベース領域と接し、他
面が前記半導体基板主面に露出しているソース領域を形
成する工程と、 前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるようにトレンチを形成する工程と、 実質的に前記トレンチ側壁のみにゲート絶縁膜を形成す
る工程と、 前記トレンチ内に、その表面が前記ソース領域と前記ベ
ース領域との接合面より上部にあり、且つ前記半導体基
板主面より低い位置に埋め込まれるようにゲート電極を
形成する工程と、 前記トレンチ内部を含めて前記半導体基板主面にシリコ
ン窒化膜を形成する工程と、 前記シリコン窒化膜上にリフロー性の絶縁膜を堆積させ
る工程と、 前記リフロー性の絶縁膜をドライエッチング法によりエ
ッチングして、前記トレンチの前記ゲート電極が埋め込
まれていない部分に前記シリコン窒化膜を介して前記リ
フロー性の絶縁膜を埋め込む工程と、 前記埋め込まれたリフロー性の絶縁膜をリフローする工
程と、 前記半導体基板裏面に前記ドレイン領域と接するように
ドレイン電極を形成する工程と、 前記ソース領域及び前記ベース領域に接する前記半導体
基板主面にソース電極を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板に前記半導体基板裏面に一
面が露出しているドレイン領域、前記ドレイン領域の他
面と接し、部分的に複数の箇所で前記半導体基板主面に
露出するベース領域及び一面が前記ベース領域と接し、
他面が前記半導体基板主面に露出しているソース領域を
形成する工程と、 前記半導体基板主面から縦方向に底面が前記ドレイン領
域中に配置されるようにトレンチを形成する工程と、 前記トレンチ内部を含むように前記半導体基板主面にゲ
ート絶縁膜を形成する工程と、 前記トレンチ内に、その表面が前記ソース領域と前記ベ
ース領域との接合面より上部にあり、且つ前記半導体基
板主面より低い位置に埋め込まれるようにゲート電極を
形成する工程と、 前記ゲート電極が埋め込まれたトレンチ内部を含めて前
記半導体基板主面にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上にリフロー性の絶縁膜を堆積させ
る工程と、 前記リフロー性の絶縁膜に所定のパターンを有するマス
クを配置し、このマスクを用いて異方性エッチング法に
よりエッチングして、前記トレンチの前記ゲート電極が
埋め込まれていない部分及び前記トレンチ周辺部の前記
ゲート絶縁膜上に前記シリコン窒化膜を介して前記リフ
ロー性の絶縁膜を形成する工程と、 前記エッチングされたリフロー性の絶縁膜をリフローす
ることにより、このリフロー性の絶縁膜を完全に前記ト
レンチ内に埋め込むとともにその表面に丸みを帯びさせ
る工程と、 前記半導体基板裏面に前記ドレイン領域と接するように
ドレイン電極を形成し、主面に前記ソース領域及び前記
ベース領域に接するソース電極を形成する工程とを備
え、 前記半導体基板主面から前記ゲート電極の表面までの距
離が前記トレンチの開口端から前記ゲート絶縁膜の前記
延在部端までの距離より長くすることを特徴とする半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078076A JP2002280553A (ja) | 2001-03-19 | 2001-03-19 | 半導体装置及びその製造方法 |
| US10/097,207 US20020130359A1 (en) | 2001-03-19 | 2002-03-14 | Semiconductor device and method of manufacturing the same |
| EP02251852A EP1244150A3 (en) | 2001-03-19 | 2002-03-15 | Vertical MOSFET having a trench gate electrode and method of making the same |
| KR10-2002-0014483A KR100415413B1 (ko) | 2001-03-19 | 2002-03-18 | 반도체장치 및 그 제조방법 |
| CN02118560A CN1375880A (zh) | 2001-03-19 | 2002-03-19 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078076A JP2002280553A (ja) | 2001-03-19 | 2001-03-19 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002280553A true JP2002280553A (ja) | 2002-09-27 |
Family
ID=18934740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001078076A Pending JP2002280553A (ja) | 2001-03-19 | 2001-03-19 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP1244150A3 (ja) |
| JP (1) | JP2002280553A (ja) |
| KR (1) | KR100415413B1 (ja) |
| CN (1) | CN1375880A (ja) |
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2002
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