KR100729016B1 - 트렌치(ｔｒｅｎｃｈ)형 전계효과트랜지스터(ＭＯＳＦＥＴ)및 그 제조방법 - Google Patents

트렌치(ｔｒｅｎｃｈ)형 전계효과트랜지스터(ＭＯＳＦＥＴ)및 그 제조방법 Download PDF

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Abstract

본 발명은 트렌치(trench)형 전계효과트랜지스터(MOSFET) 및 그 제조방법에 관한 것으로, 보다 상세하게는 층간절연막의 측면과 트렌치의 측면이 상호 일치하도록 형성하고 본체의 상면에 비해 층간절연막의 상면을 높게 형성함으로써 커패시턴스의 증가없이 고밀도 셀을 얻을 수 있어 스위칭 속도가 감소하지 않으면서도 단위면적당 전류효율을 증가시킬 수 있는 트렌치형 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
전계효과트랜지스터, 트렌치형, 커패시턴스, 고밀도, 층간절연막

Description

트렌치(ｔｒｅｎｃｈ)형 전계효과트랜지스터(ＭＯＳＦＥＴ) 및 그 제조방법{Trench type MOSFET and Method of making the same}
도 1a는 종래의 트렌치형 전계효과트랜지스터의 일부 평면도
도 1b는 도 1a의 A-A 단면도
도 1c는 도 1a의 B-B 단면도
도 2는 다른 종래의 트렌치형 전계효과트랜지스터의 수직 단면도
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 수직 단면도
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 순차적으로 도시한 수직 단면도
< 도면의 주요부분에 대한 부호의 설명 >
10 - 드레인 전극 15 - 기판
20 - 드레인 영역 25 - 본체
30 - 소스 영역 35 - 트렌치
40 - 산화막 45 - 폴리실리콘 게이트
50 - 층간절연막 52 - 언도프 산화막
54 - BPSG 55 - 소스 전극
70 - 질화막
본 발명은 트렌치(trench)형 전계효과트랜지스터(MOSFET) 및 그 제조방법에 관한 것으로, 보다 상세하게는 층간절연막의 측면과 트렌치의 측면이 상호 일치하도록 형성하고 본체의 상면에 비해 층간절연막의 상면을 높게 형성함으로써 커패시턴스의 증가없이 고밀도 셀을 얻을 수 있어 스위칭 속도가 감소하지 않으면서도 단위면적당 전류효율을 증가시킬 수 있는 트렌치형 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 트렌치형 전계효과트랜지스터는 대전류용 전력소자로서 기판에 기존의 수평형 게이트 대식 수직으로 트렌치를 형성하고, 그 트렌치의 측면에 게이트 산화막을 성장시켜 게이트를 형성함으로써, 대전류 및 고집적화에 매우 유리한 소자를 말한다. 예를 들어, 이러한 트렌치형 전계효과트랜지스터는 최대 동작 전압 및 구동 전류가 수십V/수십A급으로서, 휴대통신기기의 최대 요구 조건인 전력 손실을 최소화할 수 있고, 공정 단순화로 생산 단가도 크게 낮출 수 있는 장점이 있다.
도 1a는 종래의 트렌치형 전계효과트랜지스터의 일부 평면도를 나타내며, 도 1b는 도 1a의 A-A 단면도를 나타내며, 도 1c는 도 1a의 B-B 단면도를 나타낸다. 도 2는 다른 종래의 트렌치형 전계효과트랜지스터의 수직 단면도를 나타낸다.
트렌치형 전계효과트랜지스터는, 도 1a 및 도 1c를 참조하면, 드레인 전극(10')과, 상기 드레인 전극(10') 위에 위치된 N+형 기판(15')과, 상기 N+형 기판 (15') 위에 형성된 N-형 드레인 영역(20')과, 상기 N-형 드레인 영역(20') 위에 형성된 P형 본체(25')와, 상기 P형 본체(25') 위에 부분적으로 형성된 N+형 소스 영역(30')과, 상기 소스 영역(30'), 본체(25') 및 드레인 영역(20')에 일정 깊이로 형성된 트렌치(35')와, 상기 트렌치(35')의 표면에 형성된 산화막(40')과, 상기 트렌치(35')의 산화막(40') 표면에 증착된 게이트(45')와, 상기 게이트(45') 위에 형성된 층간 절연막(50')과, 상기 다수의 소스 영역(30')을 연결하는 소스 전극(55')과, 상기 게이트(45')가 연결되는 종단 영역의 공통 게이트 전극(60')과, 상기 게이트(45')와 공통 게이트 전극(60')을 연결하는 버스 라인(65')으로 이루어져 있다. 여기서, 상기 게이트(45') 및 버스 라인(65')의 재질은 도핑된 폴리실리콘일 수 있다.
통상적으로 이러한 종래의 트랜지스터는 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 산화막(40')과 인접한 본체(25')에 N형 채널이 형성되면서 소스 영역(30')과 드레인 영역(20')이 도전됨으로써 트랜지스터가 작동하게 된다.
이러한 종래의 트랜지스터의 기술적 과제는 동일한 면적에서 고밀도의 단위셀을 실현하여 단위면적당 전류효율을 증가시키는 것에 집중되어 왔으며, 이러한 기술적 과제에 의해 단위셀의 크기가 감소된 연구 결과가 다수 출현하였다.
단위셀의 크기가 감소되기 위해서는 미세한 사진식각 기술이 도입되어야 한 다. 즉, 트렌치(35')의 폭, N+ 소스 영역(30') 및 본체(25') 영역을 줄이고, 또한 층간절연막(50')이 N+ 소스 영역(30')을 덮는 영역을 줄임으로써 고밀도의 단위셀이 제조될 수 있다. 그러나, 이러한 기술은 별도로 고성능의 장비투자가 이루어져야 한다는 문제점이 있다.
한편, 미국특허(US 08/767708)에는 이러한 기술적 과제를 별도의 장비 투자없이 해결하고자 하는 기술이 제시되어 있다. 이러한 종래 기술은, 도 2를 참조하면, 도 1과 비교하였을 때 트렌치(135') 내에 존재하는 고농도의 폴리실리콘 게이트(145')가 P형 본체(125')의 표면에 비해 함몰되어 있으며, 폴리실리콘 게이트(145') 위에 존재하던 층간절연막(150')이 트렌치(135') 내에 형성되고, 층간절연막(150')의 표면과 P형 본체(125')의 표면이 동일면을 이루고 있다. 그러나, 이러한 기술은 층간절연막(150')의 두께가 N+ 소스 영역(130')의 깊이에 의해 제한되므로 상대적으로 얇아져 게이트-소스간의 커패시턴스가 커짐으로써 스위칭 시간이 증가한다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로, 특히 층간절연막의 측면과 트렌치의 측면이 상호 일치하도록 형성하고 본체의 상면에 비해 층간절연막의 상면을 높게 형성함으로써 커패시턴스의 증가없이 고밀도 셀을 얻을 수 있어 스위칭 속도가 감소하지 않으면서도 단위면적당 전류효율을 증가시킬 수 있는 트렌치형 전계효과트랜지스터 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기와 같은 과제를 해결하기 위하여 안출된 본 발명의 트렌치형 전계효과트랜지스터는 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 바닥면 및 측면을 가지도록 형성된 트렌치와, 상기 트렌치의 표면에 형성된 산화막과, 상기 산화막 표면에 증착된 폴리실리콘 게이트와, 상기 폴리실리콘 게이트 상부에 형성된 층간절연막과, 상기 다수의 소스 영역을 연결하는 소스 전극과, 상기 폴리실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극과, 상기 폴리실리콘 게이트와 상기 공통 게이트 전극을 연결하는 버스 라인을 포함하여 이루어진 트랜지스터에 있어서, 상기 층간절연막의 측면은 상기 트렌치의 측면과 동일면을 이루도록 형성되며, 상기 층간절연막의 상면이 상기 본체의 상면보다 높게 형성되는 것을 특징으로 한다.
또한, 상기 층간절연막은 언도프(undopped) 산화막 및 보론포스포러스실리케이트 글라스(BPSG;Boron Phosphorus Silicated Glass)로 이루어질 수 있다.
또한, 상기 트렌치의 바닥면과 측면은 연결 부위가 곡면으로 형성되는 것이 바람직하다.
또한, 본 발명의 트렌치형 전계효과트랜지스터의 제조방법은 기판 위에 에피택셜 공정을 통하여 일정 두께의 드레인 영역을 형성하는 드레인 영역 형성단계; 상기 드레인 영역에 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 트렌치 형성단계; 상기 트렌치의 측면과 바닥면에 산화막을 형성하는 산화막 형성단계; 상 기 트렌치에 폴리실리콘 게이트를 증착하고, 상기 트렌치 내부에만 폴리실리콘 게이트가 남도록 사진식각 공정을 수행하는 폴리실리콘 게이트 형성단계; 상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 본체 및 소스 영역 형성단계; 상기 폴리실리콘 게이트의 상면을 덮도록 형성되며, 측면이 상기 트렌치의 측면과 동일면을 이루며, 상면이 상기 본체의 상면보다 높도록 층간절연막을 형성하는 층간절연막 형성단계; 상기 소스 영역, 기판 및 폴리실리콘 게이트 각각에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 전극 형성단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 층간절연막 형성단계는 언도프 산화막과 보론포스포러스실리케이트글라스(BPSG;Boron Phosphorus Silicated Glass)가 차례로 형성되는 것일 수 있다.
또한, 본 발명의 트렌치형 전계효과트랜지스터의 제조방법은 상기 트렌치 형성단계 이전에 상기 드레인 영역의 상부에 소정 두께의 질화막을 형성하는 질화막 형성단계와, 사진식각 공정에 의해 상기 질화막 중 상기 트렌치가 형성될 영역을 정의하는 질화막 식각단계를 더 포함하여 이루어질 수 있다. 또한, 상기 질화막 형성단계는 감압 화학기상증착(LP-CVD) 방식으로 이루어질 수 있다.
또한, 상기 폴리실리콘 게이트 형성단계는 화학기상증착(CVD) 방식으로 증착함과 동시에 고농도의 불순물을 포함시키는 방법, 또는 언도프 상태의 폴리실리콘 형성 후에 POC13 혹은 이온주입 방식을 통해 불순물의 농도를 제어하는 방법으로 이루어질 수 있다.
또한, 상기 본체 형성단계는 불순물을 이온주입한 후에 확산공정을 통해 이루어지며, 상기 확산공정은 1100 내지 1200℃ 의 온도에서 이루어질 수 있다.
또한, 본 발명의 트렌치형 전계효과트랜지스터의 제조방법은 상기 층간절연막 형성단계 이후에 상기 질화막을 제거하는 질화막 제거단계를 더 포함하여 이루어질 수 있다. 또한, 상기 질화막 제거단계는 인산을 끓여 제거하는 습식 방식으로 이루어질 수 있다. 또한, 상기 폴리실리콘 게이트 형성단계는 상기 폴리실리콘 게이트의 상면이 상기 드레인 영역의 상면보다 낮도록 이루어지는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
먼저, 본 발명의 일 실시예에 따른 트렌치형 전계효과트랜지스터(이하, 트랜지스터라 한다)에 대하여 설명한다. 이하에서는 N 채널 소자의 경우를 예로 들어 설명하였으며, P 채널 소자의 경우 각 영역의 극성이 반대로 형성되는 것 이외에는 N 채널 소자의 경우와 동일하므로 이에 대한 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 수직 단면도를 나타낸다. 여기서, 본 발명에 의한 트랜지스터의 모든 도면은 일정한 비율로 축적된 것은 아니며, 단면도에서는 비록 하나의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 물론이다. 더불어, 본 발명에서 종단 영역에 형성된 공통 게이트 전극의 구조는 종래(도 1c 참조)와 유사하므로, 이에 대한 도면 및 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 트랜지스터는, 도 3을 참조하면, 드레인 전극(10)과, 상기 드레인 전극(10) 위에 위치된 기판(15)과, 상기 기판(15) 위에 형성된 드레인 영역(20)과, 상기 드레인 영역(20) 위에 형성된 본체(25)와, 상기 본체 (25)위에 부분적으로 형성된 다수의 소스 영역(30)과, 상기 다수의 소스 영역(30), 본체(25) 및 드레인 영역(20)에 일정 깊이로 바닥면 및 측면을 가지도록 형성된 트렌치(35)와, 상기 트렌치(35)의 표면에 형성된 산화막(40)과, 상기 산화막(40) 표면에 증착된 폴리실리콘 게이트(45)와, 상기 폴리실리콘 게이트(45) 상부에 형성된 층간절연막(50)과, 상기 다수의 소스 영역(30)을 연결하는 소스 전극(55)과, 상기 폴리실리콘 게이트(45)가 연결되도록 종단 영역에 형성된 공통 게이트 전극(도시되지 않음)과, 상기 폴리실리콘 게이트(45)와 상기 공통 게이트 전극을 연결하는 버스 라인(도시되지 않음)을 포함하여 형성된다.
상기 드레인 전극(10)은 통상의 알루미늄(Al) 등의 재질로 형성될 수 있으며, 다만 여기서 상기 드레인 전극(10)의 재질을 한정하는 것은 아니다.
상기 기판(15)은 통상의 N+형(P 채널 소자에서는 P+형) 반도체 기판일 수 있다. 주지된 바와 같이 N+형 반도체 기판은 단결정봉 형성시 N형 불순물을 넣어 만들어진다.
상기 드레인 영역(20)은 에피텍셜(epitaxial) 방법에 의해 형성된 것으로, N-형 에피텍셜층일 수 있다. 주지된 바와 같이 N-형 드레인 영역(20)은 상기 기판 (15) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다.
상기 본체(25)는 상기 드레인 영역(20)에 P형 불순물을 이온주입하여 형성한 것이다. 물론, 이러한 P형 본체(25)는 측면과 바닥면을 갖는 트렌치(35)의 형성 이후에 형성되는 것이지만, 여기서는 구조의 이해를 위해 제조 공정 순서에 관계없이 적층 순서대로 설명한다.
상기 소스 영역(30)은 상기 P형 본체(25) 중 일부 영역에 N형 불순물을 이온주입하여 형성한 것이다. 상기 소스 영역(30)의 농도는 N+이다.
상기 트렌치(35)는 상기 다수의 소스 영역(30), 본체(25) 및 드레인 영역(20)에 일정 깊이로 형성되어 있다. 이 때, 상기 트렌치(35)는 상기 드레인 영역(20), 본체(25) 및 소스 영역(30)을 상하 방향으로 절단하는 형태의 측면과, 상기 드레인 영역(20)의 대략 중앙에 대략 수평하게 형성된 바닥면을 포함하여 이루어져 있다. 물론, 상기 트렌치(35)는 버스 라인(도시되지 않음)을 통해 트랜지스터의 종단 영역에까지 연장 형성되어 있다. 또한, 상기 트렌치(35)는 바닥면과 측면의 연결 부위가 부드러운 곡면으로 형성되는 것이 바람직하다. 트랜지스터의 작동을 위해서는 소스 영역(30)과 기판(15) 사이에 전기장이 형성되는데, 이 때 상기 트렌치(35)의 바닥면과 측면의 연결부위가 날카롭게 형성되면 그 부분에 전기장이 집중되어 얇은 산화막(40)의 절연이 쉽게 파손될 수 있다. 이를 방지하기 위해 상기 트렌치(35)의 바닥면과 측면의 연결부위는 부드러운 곡면으로 형성된다.
상기 산화막(40)은 상기 트렌치(60)의 바닥면과 측면에 소정 두께로 형성된다. 상기 산화막(40)도 상기 트렌치(35)의 경우와 마찬가지로 측면과 바닥면의 연 결 부위가 부드러운 곡면으로 형성되는 것이 바람직하다. 상기 곡면은 이미 트렌치(35)에 형성되어 있으므로 산화막(40)의 곡면은 형성이 비교적 용이하게 이루어질 수 있다.
상기 폴리실리콘 게이트(45)는 N형 불순물이 포함된 것으로서, 이는 상기 트렌치(35)의 산화막(40) 표면에 충진되어 있다. 따라서, 상기 폴리실리콘 게이트(45)는 산화막(40)에 의해 소스 영역((30) 및 본체(25)와 절연된 상태이다. 또한, 상기 폴리실리콘 게이트(45)의 상면은 상기 소스영역(30)의 상면보다 낮도록 형성되는 것이 바람직하다. 왜냐하면, 상기 폴리실리콘 게이트(45)의 상면이 낮게 형성될수록 상기 층간절연막(50)의 두께가 두껍게 형성될 수 있기 때문이다. 다만, 여기서 상기 폴리실리콘 게이트(45)의 상면 위치를 한정하는 것은 아니다.
상기 층간절연막(50)은 상기 폴리실리콘 게이트(45)의 상부에 일정 두께로 증착되어 있으며, 이는 상기 폴리실리콘 게이트(45)와 소스 전극(55) 또는 본체(25)와의 쇼트를 방지하는 역할을 한다. 이 때, 상기 층간절연막(50)의 측면은 상기 트렌치(35)의 측면과 동일면을 이루도록 형성되는 것이 바람직하며, 또한 상기 층간절연막(50)의 상면은 상기 본체(25)의 상면보다 높게 형성되는 것이 바람직하다. 상기 층간절연막(50)의 측면이 트렌치(35)의 측면과 동일면을 이루도록 형성됨으로써, 층간절연막(50)이 상기 폴리실리콘 게이트(45)를 덮는 영역을 줄여 단위셀이 차지하는 면적을 감소시킬 수 있게 된다. 또한, 상기 층간절연막(50)의 상면이 본체(25)의 상면보다 높게 형성됨으로써, 층간절연막(50)의 두께를 확보할 수 있게 되어 커패시턴스를 줄이고 그 결과 스위칭 시간이 단축될 수 있게 된다.
또한, 상기 층간절연막(50)은 언도프(undopped) 산화막(52) 및 보론포스포러스실리케이트(54)(이하, BPSG라 한다)로 이루어질 수 있다. 이 때, 상기 언도프 산화막(52)은 상기 층간절연막(50)의 하부를 이루며, 상기 BPSG(54)는 상기 층간절연막(50)의 상부를 이루게 된다. 또한, 상기 언도프 산화막(52)은 소스 영역(30)의 높이와 대략 동일면을 이루도록 형성될 수 있으며, 다만 여기서 상기 언도프 산화막(52)의 높이를 한정하는 것은 아니다.
상기 소스 전극(55)은 알루미늄(Al)과 같은 금속에 의해 트렌치(35)의 양측에 형성된 소스 영역(30)을 전기적으로 접속하는 역할을 한다. 다만, 여기서 상기 소스 전극(55)의 재질을 한정하는 것은 아니다.
상기 공통 게이트 전극(도시되지 않음)은 상기 폴리실리콘 게이트(45)가 트랜지스터의 종단영역까지 연장된 버스 라인(도시되지 않음)을 통하여 상기 폴리실리콘 게이트(45)에 전기적으로 접속되어 있으며, 이것 또한 통상의 알루미늄 재질로 형성될 수 있다. 다만, 여기서 상기 공통 게이트 전극의 재질을 한정하는 것은 아니다.
상기 버스 라인은 상기 공통 게이트 전극과 상기 폴리실리콘 게이트(45)을 연결하도록 형성되며, 상기 폴리실리콘 게이트(45)와 동일한 재질로 형성된다.
다음으로, 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 설명한다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 순차적으로 도시한 수직 단면도를 나타낸다.
본 발명의 일 실시예에 따른 트랜지스터의 제조방법은, 도 4a 내지 도 4h를 참조하면, 드레인 영역(20) 형성단계(도 4a)와, 질화막(70) 형성단계(도 4b)와, 질화막(70) 식각단계(도 4c)와, 트렌치(35) 형성단계 및 산화막(40) 형성단계(도 4d)와, 폴리실리콘 게이트(45) 형성단계(도 4e)와, 본체(25) 및 소스 영역(30) 형성단계(도 4f)와, 층간절연막(50) 형성단계(도 4g)와, 질화막(70) 제거 및 전극(10, 55) 형성단계(도 4h)를 포함하여 이루어진다.
상기 드레인 영역(20) 형성단계는, 도 4a를 참조하면, 통상의 N+형 반도체 기판(15)을 준비하고 통상의 에피택셜 방법으로 N-형 에피텍셜층을 형성하여 이루어진다. 여기서, 상기 N+형 반도체 기판(15)은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다. 상기 기판(15)은 저항율이 0.03Ωcm 이하의 고농도의 N+ 기판위에 소자의 정격전압에 의해 결정되며, 상기 드레인 영역(20)은 N+형 기판에 비해 농도가 낮은 저농도 N- 에피층이 제공된다.
상기 질화막(70) 형성단계는, 도 4b를 참조하면, 상기 드레인 영역(20)의 상부에 소정 두께의 질화막(70)을 형성하는 단계이다. 상기 질화막(70)은 Si3N4 로 이루어질 수 있으며, 다만 여기서 상기 질화막(70)의 재질을 한정하는 것은 아니다.또한, 상기 질화막(70)은 수천 Å 두께로 형성되며, 상기 질화막(70)의 두께는 소자의 설계된 용량 및 후속의 이온주입 공정에 의해 조정될 수 있다. 또한, 상기 질화막(70)은 감압 화학기상증착(LP-CVD)장비와 같은 통상의 장비를 이용해 형성될 수 있으며, 다만 여기서 상기 질화막(70)의 형성방법을 한정하는 것은 아니다. 상 기 질화막(70)은 트렌치(35)를 형성하기 위한 실리콘 에칭 공정에서 트렌치(35) 이외의 영역을 건식 식각으로부터 보호하기 위한 마스크(mask) 역할을 하게 된다.
상기 질화막(70) 식각단계는, 도 4c를 참조하면, 사진식각(photolithography) 공정에 의해 상기 트렌치(35)가 형성될 영역을 정의하는 단계이다. 상기 트렌치(35)가 형성될 영역의 폭은 주어진 사진식각 장비의 수준에 의해 결정되며, 단위셀의 면적을 줄이기 위해 가능한 한 좁게 형성되는 것이 바람직하다.
상기 트렌치(35) 형성단계 및 산화막(40) 형성단계는, 도 4d를 참조하면, 상기 드레인 영역(20)에 측면과 바닥면을 갖는 일정 깊이의 트렌치(35)를 형성하고, 상기 트렌치(35)의 측면과 바닥면에 산화막(40)을 형성하는 단계이다. 상기 트렌치(35) 형성단계 및 산화막(40) 형성단계에서는 건식식각 공정에 의해 실리콘을 식각하되, 수 ㎛ 수준의 깊이로 대략 요홈 형상의 트렌치(35)를 형성하고, 연속 공정에 의해 열산화막을 형성하게 된다. 상기 산화막(40)의 두께는 소자가 보증하는 게이트-소스간 정격전압 및 소자의 문턱전압에 의해 결정되며, 통상 수백 내지 수천 Å 수준으로 형성된다. 다만, 여기서 상기 산화막(40)의 두께를 한정하는 것은 아니다. 또한, 상기 트렌치(35) 형성단계 및 산화막(40) 형성단계는 측면과 바닥면의 연결부위가 부드러운 곡면을 형성하도록 이루어지는 것이 산화막(40)의 절연을 확보한다는 측면에서 바람직하다.
상기 폴리실리콘 게이트(45) 형성단계는, 도 4e를 참조하면, 상기 트렌치(35)에 폴리실리콘 게이트(45)를 증착하고, 상기 트렌치(35) 내부에만 폴리실리콘 게이트(45)가 남도록 사진식각 공정을 수행하는 단계이다. 이 때, 상기 폴리실리콘 게이트(45) 형성단계에서는 상기 폴리실리콘 게이트(45)의 상면이 드레인 영역(20)의 상면보다 낮게 형성되도록 이루어지는 것이 층간절연막(50)의 두께를 확보한다는 측면에서 바람직하다. 상기 폴리실리콘 게이트(45)는 트렌치(35)에 고농도의 N타입 폴리실리콘을 충진하고 전면 에치백(etchback)을 수행함으로써 트렌치(35) 이외에 형성된 폴리실리콘을 제거하여 트렌치(35) 내에만 한정시키게 된다. 한편, 고농도의 N 타입 폴리실리콘은 화학기상증착 방식을 이용하여 증착함과 동시에 고농도의 불순물을 포함시키는 방법, 또는 언도프 상태의 폴리실리콘을 형성한 후 POC13 또는 이온주입 방식을 통해 정해진 농도로 제어하는 방법으로 형성될 수 있다. 이 때, 폴리실리콘 내의 농도 수준은 1×1019cm-3 이상이 요구되며, 다만 여기서 상기 폴리실리콘의 농도를 한정하는 것은 아니다.
본체(25) 및 소스 영역(30) 형성단계는, 도 4f를 참조하면, 상기 트렌치(35)의 외주연인 드레인 영역(20)에 일정 농도의 불순물을 이온주입하여 P형 본체(25)를 형성하고, 상기 본체(25)에 다시 일정 농도의 불순물을 이온주입하여 N+ 소스 영역(30)을 형성하는 단계이다. 상기 본체(25)는 보론(B) 불순물을 이온주입한 후에 확산 공정을 통해 정해진 접합깊이로 형성된다. 이온주입량은 소자의 특성에 의해 결정되며, 일반적으로 1×1013cm-2 수준으로 주입되는 것이 바람직하다. 다만, 여기서 상기 이온주입량을 한정하는 것은 아니다. 또한, 상기 본체(25) 형성에서 확산 공정은 대략 1100 내지 1200℃ 의 온도에서 이루어지는 것이 바람직하며, 다만 여기서 확산 공정이 이루어지는 온도를 한정하는 것은 아니다. 한편, 상기 소스 영역(30)은 인(P) 또는 비소(Ar) 등의 도펀트(dopant)를 이용하여 이온 주입 방식에 의해 형성된다. 이 때, 이온주입 에너지는 마스킹 역할을 하는 질화막(70)의 두께 및 상기 소스 영역(30)의 접합깊이에 의해 결정된다. 또한, 도면에는 도시되지 않았으나, 상기 N+ 소스 영역(30)의 측면에는 P+ 소스 영역이 추가로 형성될 수도 있음은 물론이다. 상기 P+ 소스 영역 역시 이온 주입 방식으로 형성된다.
상기 층간절연막(50) 형성단계는, 도 4g를 참조하면, 상기 폴리실리콘 게이트(45)의 상면을 덮도록 형성되며, 측면이 상기 트렌치(35)의 측면과 동일면을 이루며, 상면이 상기 본체(25)의 상면보다 높도록 층간절연막(50)을 형성하는 단계이다. 상기 층간절연막(50) 형성단계는 언도프 산화막(52)을 먼저 형성하고, 상기 언도프 산화막(52)의 상면에 BPGS(54)를 형성하는 것으로 이루어질 수 있다. 다만, 여기서 상기 층간절연막(50)의 구성을 한정하는 것은 아니며, 상기 층간절연막(50)은 일정 두께로 규소 산화막을 증착함으로써 이루어질 수도 있으므로, 여기서 상기 층간절연막(50)의 재질을 한정하는 것은 아니다. 상기 층간절연막(50) 형성단계는 증착 후에 건식 식각에 의한 에치백(etchback)을 수행하여 질화막(70) 위에 존재하는 층간절연막을 제거한다. 그 결과, 상기 층간절연막(50)은 트렌치(35) 상부, 즉 질화막(70)에 의해 형성된 홀 내에만 위치하게 된다. 상기 에치백 방식 이외에도 CMP(Chemical Mechanical Polishing) 방식에 의해서도 원치않는 영역에 형성된 층간절연막(50)이 제거될 수 있다. 이와 같이 하여, 상기 층간절연막(50)의 표면은 질화막(70)의 표면과 대략 동일면을 이루게 되며, 대략 평면을 이루게 된다. 상기 층간절연막(50)은 폴리실리콘 게이트(45)에 연결되는 공통 게이트 전극과 소스 전극 사이의 쇼트를 사이의 쇼트를 방지하는 역할을 하게 된다.
상기 질화막(70) 제거 및 전극(10, 55) 형성단계는, 도 4h를 참조하면, 층간절연막(50)이 형성된 후에 질화막(70)을 제거하고, 이어서 소스 영역(30), 기판(15) 및 폴리실리콘 게이트(45)에 각각 접속되도록 소스 전극(55), 드레인 전극(10) 및 공통 게이트 전극(도시되지 않음)을 형성하는 단계이다. 이 때, 상기 질화막(70)의 제거는 인산을 끓여 제거하는 습식 방식에 의해 이루어질 수 있다. 이 경우 질화막(70)과 층간절연막(50)의 선택비가 좋기 때문에 층간절연막(50)의 변형 없이 질화막(70)이 제거될 수 있다. 이와 같이 하여 층간절연막(50)의 측면은 트렌치(35)의 측면과 동일면을 이루게 되며, 층간절연막(50)의 상면은 본체(25)에 비해 질화막(70)의 두께만큼 높아지게 된다. 이어서, 상기 전극(10, 55) 형성단계에서는 트렌치(35) 양측의 소스 영역30)을 알루미늄 재질의 금속으로 연결하여 소스 전극(55)을 형성하고, 상기 기판(15)의 저면에 알루미늄 재질의 금속을 증착하여 드레인 전극(10)을 형성하며, 상기 폴리실리콘 게이트(45)의 종단에 알루미늄 재질의 금속을 증착하여 공통 게이트 전극(도시되지 않음)을 형성하게 된다. 여기서, 상기 공통 게이트 전극은 도면에서 지면의 안쪽 또는 바깥쪽 방향에 있기 때문에 도시되지 않았으나, 그 연결 상태는 도 1c에 도시되어 있다. 즉, 층간절연막(50)을 통해 노출된 폴리실리콘 게이트(45)에 공통 게이트 전극이 연결된다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되 지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
본 발명에 따른 트렌치형 전계효과트랜지스터 및 그 제조방법에 의하면, 층간절연막의 측면을 트렌치의 측면과 대략 동일면을 이루도록 형성함으로써 단위셀이 차지하는 면적을 줄여 집적도를 향상시킬 수 있는 효과가 있다.
또한 본 발명에 의하면 층간절연막의 상면을 본체의 상면보다 높은 위치에 있도록 두껍게 형성하여 커패시턴스를 줄임으로써 스위칭 속도를 증가시킬 수 있는 효과가 있다.

Claims (12)

  1. 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 바닥면 및 측면을 가지도록 형성된 트렌치와, 상기 트렌치의 표면에 형성된 산화막과, 상기 산화막 표면에 증착된 폴리실리콘 게이트와, 상기 폴리실리콘 게이트 상부에 형성된 층간절연막과, 상기 다수의 소스 영역을 연결하는 소스 전극과, 상기 폴리실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극과, 상기 폴리실리콘 게이트와 상기 공통 게이트 전극을 연결하는 버스 라인을 포함하여 이루어진 트랜지스터에 있어서,
    상기 층간절연막의 측면은 상기 트렌치의 측면과 동일면을 이루도록 형성되고, 상기 층간절연막의 상면이 상기 본체의 상면보다 높게 형성되며,
    상기 층간절연막은 언도프(undopped) 산화막 및 보론포스포러스실리케이트 글라스(BPSG;Boron Phosphorus Silicated Glass)로 이루어지고,
    상기 트렌치의 바닥면과 측면은 연결 부위가 곡면으로 형성되는 것을 특징으로 하는 트랜지스터.
  2. 삭제
  3. 삭제
  4. 기판 위에 에피택셜 공정을 통하여 일정 두께의 드레인 영역을 형성하는 드레인 영역 형성단계;
    상기 드레인 영역에 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 트렌치 형성단계;
    상기 트렌치의 측면과 바닥면에 산화막을 형성하는 산화막 형성단계;
    상기 트렌치에 폴리실리콘 게이트를 증착하고, 상기 트렌치 내부에만 폴리실리콘 게이트가 남도록 사진식각 공정을 수행하는 폴리실리콘 게이트 형성단계;
    상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 본체 및 소스 영역 형성단계;
    상기 폴리실리콘 게이트의 상면을 덮도록 형성되며, 측면이 상기 트렌치의 측면과 동일면을 이루며, 상면이 상기 본체의 상면보다 높도록 층간절연막을 형성하는 층간절연막 형성단계;
    상기 소스 영역, 기판 및 폴리실리콘 게이트 각각에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 전극 형성단계를 포함하고,
    상기 층간절연막 형성단계는 언도프 산화막과 보론포스포러스실리케이트글라스(BPSG;Boron Phosphorus Silicated Glass)가 차례로 형성되며,
    상기 트렌치 형성단계 이전에 상기 드레인 영역의 상부에 소정 두께의 질화막을 형성하는 질화막 형성단계와, 사진식각 공정에 의해 상기 질화막 중 상기 트렌치가 형성될 영역을 정의하는 질화막 식각단계를 더 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 질화막 형성단계는 감압 화학기상증착(LP-CVD) 방식으로 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  8. 제 4 항에 있어서,
    상기 폴리실리콘 게이트 형성단계는 화학기상증착(CVD) 방식으로 증착함과 동시에 고농도의 불순물을 포함시키는 방법, 또는 언도프 상태의 폴리실리콘 형성 후에 POC13 혹은 이온주입 방식을 통해 불순물의 농도를 제어하는 방법으로 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  9. 제 4 항에 있어서,
    상기 본체 형성단계는 불순물을 이온주입한 후에 확산공정을 통해 이루어지며, 상기 확산공정은 1100 내지 1200℃ 의 온도에서 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  10. 제 4 항에 있어서,
    상기 층간절연막 형성단계 이후에 상기 질화막을 제거하는 질화막 제거단계를 더 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 질화막 제거단계는 인산을 끓여 제거하는 습식 방식으로 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
  12. 제 4 항에 있어서,
    상기 폴리실리콘 게이트 형성단계는 상기 폴리실리콘 게이트의 상면이 상기 드레인 영역의 상면보다 낮도록 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
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