KR101326852B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층을 형성하는 단계, n-형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계, n-형 에피층 및 제1 p+ 영역 위에 n+형 에피층을 형성하는 단계, n+형 에피층 위에 p형 에피층을 형성하는 단계, p형 에피층의 표면에 n+ 이온을 주입하여 제1 n+ 영역을 형성하는 단계, 제1 n+ 영역, 상기 p형 에피층 및 상기 n+형 에피층을 관통하는 트렌치를 형성하는 단계, 트렌치 내부에 게이트 산화막을 형성하는 단계, 게이트 산화막 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 산화막을 형성하는 단계, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고 p형 에피층 및 상기 산화막을 덮는 소스 전극을 형성하는 단계를 포함하고, 트렌치를 형성하는 단계는 상기 제1 p+ 영역의 일부를 식각하여 p+ 영역을 형성하는 단계를 포함하고, p+ 영역은 상기 트렌치의 하단부 전체와 접촉한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이러한 흐름에 있어, 종래부터 반도체 소자를 구성하는 재료로서 널리 사용되는 규소(Si, 실리콘)에 비해 재료적인 특성이 우수한 탄화 규소(SiC, 실리콘 카바이드)를 적용한 전력 반도체 소자의 개발이 최근 들어 활발하게 진행되고 있다.
전력 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
탄화 규소를 이용한 MOSFET 에서 트렌치(trench) 게이트를 적용할 경우, 게이트 하단부에 전계가 집중되어 항복 전압의 특성이 기존 평면형 게이트 경우보다 저감되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 게이트 하단부의 전계 집중을 완화하여 항복 전압의 특성을 향상시키는 것이다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층을 형성하는 단계, n-형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계, n-형 에피층 및 제1 p+ 영역 위에 n+형 에피층을 형성하는 단계, n+형 에피층 위에 p형 에피층을 형성하는 단계, p형 에피층의 표면에 n+ 이온을 주입하여 제1 n+ 영역을 형성하는 단계, 제1 n+ 영역, 상기 p형 에피층 및 상기 n+형 에피층을 관통하는 트렌치를 형성하는 단계, 트렌치 내부에 게이트 산화막을 형성하는 단계, 게이트 산화막 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 산화막을 형성하는 단계, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고 p형 에피층 및 상기 산화막을 덮는 소스 전극을 형성하는 단계를 포함하고, 트렌치를 형성하는 단계는 상기 제1 p+ 영역의 일부를 식각하여 p+ 영역을 형성하는 단계를 포함하고, p+ 영역은 상기 트렌치의 하단부 전체와 접촉한다.
트렌치를 형성하는 단계는 제1 n+ 영역의 일부를 식각하여 n+ 영역을 형성하는 단계를 더 포함할 수 있다.
소스 전극은 n+ 영역을 덮을 수 있다.
게이트 전극은 트렌치를 채울 수 있다.
본 발명의 한 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층, n-형 에피층 내에 위치하는 p+ 영역, n-형 에피층 위에 위치하는 n+형 에피층, n+형 에피층 위에 위치하는 p형 에피층, p형 에피층 내에 위치하는 n+ 영역, p형 에피층 및 상기 n+형 에피층을 관통하는 트렌치, 트렌치 내부에 위치하는 게이트 산화막, 게이트 산화막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 산화막, p형 에피층, n+ 영역 및 상기 산화막을 덮고 있는 소스 전극, n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, p+ 영역은 상기 트렌치 하단부 전체와 접촉한다.
n+ 영역은 트렌치 양쪽에 위치할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, p+ 영역이 트렌치의 하단부 전체와 접촉하고 있으므로, 트렌치의 하단부를 p+ 영역으로 효과적으로 보호하여 게이트 전극의 하단부에 전계 집중을 완화시킬 수 있어, 반도체 소자의 항복 전압 특성을 크게 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 2 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 1를 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에는 n-형 에피층(200), n+형 에피층(300) 및 p형 에피층(400)이 순차적으로 적층되어 있다.
n-형 에피층(200)에는 붕소(B)와 알루미늄(Al)과 같은 p+ 이온이 주입된 p+ 영역(210)이 형성되어 있고, p형 에피층(400)에는 인(P), 비소(As) 및 안티몬(Sb)과 같은 n+ 이온이 주입된 n+ 영역(410)이 형성되어 있다.
또한, n+ 영역(410), p형 에피층(400) 및 n+형 에피층(300)을 관통하고, p+ 영역(210)에 맞닿아 있는 트렌치(420)가 형성되어 있고, 트렌치(420) 내부에는 게이트 산화막(500)이 형성되어 있고, 게이트 산화막(500) 위에는 게이트 전극(600)이 형성되어 있다.
게이트 산화막(500)은 이산화 규소(SiO2)로 이루어질 수 있고, 게이트 전극(600)은 트렌치(420)를 채우고 있다. n+ 영역(410)은 트렌치(420)의 양쪽에 위치하고, p+ 영역(210)은 트렌치(420)의 하부에 위치한다.
또한, 게이트 전극(600) 위에는 산화막(700)이 형성되어 있고, p형 에피층(400), n+ 영역(410) 및 산화막(700) 위에는 소스 전극(900)이 형성되어 있고, n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(800)이 형성되어 있다.
산화막(700)은 이산화 규소(SiO2)로 이루어질 수 있고, 소스 전극(900)은 p형 에피층(400), n+ 영역(410) 및 산화막(700)을 덮고 있다.
한편, 트렌치(420)는 p+ 영역(210)에 맞닿아 있는데, p+ 영역(210)이 트렌치(420)의 하단부 전체와 접촉하고 있다. 트렌치(420)의 하단부를 p+ 영역(210)으로 효과적으로 보호하여 게이트 전극(600)의 하단부에 전계 집중을 완화시킬 수 있어, 반도체 소자의 항복 전압 특성을 크게 향상시킬 수 있다.
그러면, 도 2 내지 도 12 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n-형 에피층(200)을 형성한다.
이어서, 도 3에 도시한 바와 같이, n-형 에피층(200)의 일부 표면에 p+ 이온을 주입하여 제1 p+ 영역(210a)을 형성한다.
이어서, 도 4에 도시한 바와 같이, n-형 에피층(200) 및 제1 p+ 영역(210a) 위에 에피택셜 성장으로 n+형 에피층(300)을 형성한다.
이어서, 도 5에 도시한 바와 같이, n+형 에피층(300) 위에 에피택셜 성장으로 p형 에피층(400)을 형성한다.
이어서, 도 6에 도시한 바와 같이, p형 에피층(400)의 일부 표면에 n+ 이온을 주입하여 제1 n+ 영역(410a)을 형성한다.
이어서, 도 7에 도시한 바와 같이, 제1 n+ 영역(410a), p형 에피층(400) 및 n+형 에피층(300)을 관통하는 트렌치(420)를 형성한다. 이 때, 제1 n+ 영역(410a)의 일부가 식각되어 n+ 영역(410)이 형성되고, 제1 p+ 영역(210a)의 일부가 식각되어 p+ 영역(210)을 형성된다. p+ 영역(210)은 트렌치(420)의 하단부와 맞닿아 있고, 하단부 전체를 덮고 있다.
이어서, 도 8에 도시한 바와 같이, 트렌치(420) 내부에 이산화규소(SiO2)를 이용하여 게이트 산화막(500)을 형성한다.
이어서, 도 9에 도시한 바와 같이, 게이트 산화막(500) 위에 게이트 전극(600)을 형성한다. 이 때, 게이트 전극(600)은 트렌치(420)를 채우도록 형성한다.
이어서, 도 10에 도시한 바와 같이, p형 에피층(400), n+ 영역(410), 게이트 산화막(500) 및 게이트 전극(600)을 덮는 이산화규소(SiO2)를 이용하여 제1 산화막(700a)을 형성한다.
이어서, 도 11에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(800)을 형성한다.
이어서, 도 12에 도시한 바와 같이, 제1 산화막(700a)의 일부를 식각하여 게이트 산화막(500) 및 게이트 전극(600) 위에 산화막(700)을 형성한다.
이어서, 도 1에 도시한 바와 같이, p형 에피층(400), n+ 영역(410) 및 산화막(700)을 덮는 소스 전극(900)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
210: p+ 영역 300: n+형 에피층
400: p형 에피층 410: n+ 영역
420: 트렌치 500: 게이트 절연막
600: 게이트 전극 700: 산화막
800: 드레인 전극 900: 소스 전극

Claims (7)

  1. n+형 탄화 규소 기판의 제1면에 n-형 에피층을 형성하는 단계,
    상기 n-형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계,
    상기 n-형 에피층 및 제1 p+ 영역 위에 n+형 에피층을 형성하는 단계,
    상기 n+형 에피층 위에 p형 에피층을 형성하는 단계,
    상기 p형 에피층의 표면에 n+ 이온을 주입하여 제1 n+ 영역을 형성하는 단계,
    상기 제1 n+ 영역, 상기 p형 에피층 및 상기 n+형 에피층을 관통하는 트렌치를 형성하는 단계,
    상기 트렌치 내부에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 산화막을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고
    상기 p형 에피층 및 상기 산화막을 덮는 소스 전극을 형성하는 단계를 포함하고,
    상기 트렌치를 형성하는 단계는 상기 제1 p+ 영역의 일부를 식각하여 p+ 영역을 형성하는 단계를 포함하고,
    상기 p+ 영역은 상기 트렌치의 하단부 전체와 접촉하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 트렌치를 형성하는 단계는 상기 제1 n+ 영역의 일부를 식각하여 n+ 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 소스 전극은 상기 n+ 영역을 덮는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 게이트 전극은 상기 트렌치를 채우는 반도체 소자의 제조 방법.
  5. n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층,
    상기 n-형 에피층 내에 위치하는 p+ 영역,
    상기 n-형 에피층 위에 위치하는 n+형 에피층,
    상기 n+형 에피층 위에 위치하는 p형 에피층,
    상기 p형 에피층 내에 위치하는 n+ 영역,
    상기 p형 에피층 및 상기 n+형 에피층을 관통하는 트렌치,
    상기 트렌치 내부에 위치하는 게이트 산화막,
    상기 게이트 산화막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 산화막,
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막을 덮고 있는 소스 전극,
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 p+ 영역은 상기 트렌치 하단부 전체와 접촉하는 반도체 소자.
  6. 제5항에서,
    상기 n+ 영역은 상기 트렌치 양쪽에 위치하는 반도체 소자.
  7. 제6항에서,
    상기 게이트 전극은 상기 트렌치를 채우고 있는 반도체 소자.


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