KR101339265B1 - 반도체 소자의 제조 방법 - Google Patents

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천대환
이종석
홍경국
정영균
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현대자동차 주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 제1 절연막 및 제1 배리어층을 차례로 형성하는 단계, 제1 배리어층을 식각하여 제1 배리어층 패턴을 형성하는 단계, 제1 배리어층 패턴을 마스크로 하여 제1 절연막을 식각하여 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 절연막 패턴을 형성하는 단계, 제1 배리어층 패턴을 제거한 후, 노출된 n+형 탄화 규소 기판의 제1면의 제1 부분 위에 에피택셜 성장으로 제1형 에피층을 형성하는 단계, 제1형 에피층 및 제1 절연막 패턴 위에 제2 절연막 및 제2 배리어층을 차례로 형성하는 단계, 제2 배리어층을 식각하여 제2 배리어층 패턴을 형성하는 단계, 제2 배리어층 패턴을 마스크로 하여 제2 절연막을 식각하여 제2 절연막 패턴을 형성하고, 제2 배리어층 패턴을 마스크로 하여 제1 절연막 패턴을 식각하여 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 단계, 그리고 노출된 n+형 탄화 규소 기판의 제1면의 제2 부분 위에 에피택셜 성장으로 제2형 에피층을 형성하는 단계를 포함하고, n+형 탄화 규소 기판의 제1면의 제1 부분과 n+형 탄화 규소 기판의 제1면의 제2 부분은 서로 인접한다.

Description

반도체 소자의 제조 방법{METHOD MANUFACTURING FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
전력용 반도체 소자의 제조 시, 반도체 소자의 정격 전압에 따라 사용되는 원자재의 에피영역 또는 드리프트 영역의 농도와 두께가 결정된다.
높은 항복 전압을 위해서는 에피 영역 또는 드리프트 영역의 농도가 충분히 낮거나 두께가 충분히 길어야 하는데, 이는 전력 반도체의 온 저항을 증가시키는 원인이므로, 소자의 구조적인 개선을 통해 이러한 관계를 극복하고자 다양한 구조가 제안되고 있다. 이 중 초접합(super junction) 구조는 항복전압과 온 저항을 크게 개선시킨 대표적인 구조이다.
초접합 구조는 에피 영역 또는 드리프트 영역에서 PN 접합이 수직 배열된 구조로써, 초접합 구조의 전력 반도체는 전력 반도체의 오프 상태에서의 전계 최대치, 즉, 임계 전계가 나타나는 지점인 PN 접합이 기판과 수직하게 형성되어 있으므로 공핍층이 기판과 수직 방향 뿐만 아니라 수평 방향으로도 확장되어 임계 전계는 넓은 PN 접합에서 도달하게 되고 기판에 수직인 방향으로 그 크기가 일정하다.
이에, 초접합 구조를 적용한 전력 반도체는 일반적인 전력 반도체 대비 동급의 항복 전압을 유지하기 위한 에피 영역 또는 드리프트 영역의 농도가 높고, 그 두께가 얇아 온 저항이 낮다.
일반적으로, 초접합 구조의 형성은 N형(또는 P형) 반도체를 에피택셜 성장 후 또는 N형(또는 P형) 반도체를 트렌치 에칭 즉, 이방성 식각을 하고 P형(또는 N형) 반도체를 증착하거나, N형(또는 P형) 반도체를 에피택셜 성장 후 또는 N형(또는 P형) 반도체를 트렌치 에칭 즉, 이방성 식각을 하고 P형(또는 N형) 반도체 형성을 위한 불순물을 이온 주입으로 진행한다.
또한, N형(또는 P형) 반도체를 얇게 에피택셜 성장 후 P형(또는 N형) 반도체 형성을 위한 불순물을 이온 주입하는 과정을 반복하여 원하는 두께의 에피 영역 또는 드리프트 영역을 형성하는 방법을 실시한다.
하지만, 이러한 방법의 경우, 높은 종횡비(aspect ratio)의 이방성 식각이 힘들어 에피 영역 또는 드리프트 영역의 두께를 원하는 두께로 형성하기가 힘들거나 PN 접합이 매끄럽지 않고, 굴곡진 형태로 형성되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 초접합 구조를 용이하게 형성하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 제1 절연막 및 제1 배리어층을 차례로 형성하는 단계, 제1 배리어층을 식각하여 제1 배리어층 패턴을 형성하는 단계, 제1 배리어층 패턴을 마스크로 하여 제1 절연막을 식각하여 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 절연막 패턴을 형성하는 단계, 제1 배리어층 패턴을 제거한 후, 노출된 n+형 탄화 규소 기판의 제1면의 제1 부분 위에 제1 에피택셜 성장으로 제1형 에피층을 형성하는 단계, 제1형 에피층 및 제1 절연막 패턴 위에 제2 절연막 및 제2 배리어층을 차례로 형성하는 단계, 제2 배리어층을 식각하여 제2 배리어층 패턴을 형성하는 단계, 제2 배리어층 패턴을 마스크로 하여 제2 절연막을 식각하여 제2 절연막 패턴을 형성하고, 제2 배리어층 패턴을 마스크로 하여 제1 절연막 패턴을 식각하여 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 단계, 그리고 노출된 n+형 탄화 규소 기판의 제1면의 제2 부분 위에 제2 에피택셜 성장으로 제2형 에피층을 형성하는 단계를 포함하고, n+형 탄화 규소 기판의 제1면의 제1 부분과 n+형 탄화 규소 기판의 제1면의 제2 부분은 서로 인접한다.
제1 절연막 패턴, 제1형 에피층 및 제2형 에피층의 두께는 동일할 수 있다.
제2 절연막 패턴은 제1형 에피층 위에 위치할 수 있다.
제1 절연막 및 제2 절연막은 이산화규소, 질화산화규소, 질화규소 및 비정질탄소 중 어느 하나의 물질로 형성할 수 있다.
제1 배리어층 및 제2 배리어층은 비정질탄소, 이산화규소, 질화규소, 질화물 및 금속 중 어느 하나의 물질로 형성할 수 있다.
제2형 에피층을 형성하는 단계 이후에 제2 절연막 패턴을 제거한 후, 제1형 에피층 및 제2형 에피층 위에 p+ 영역과 n+ 영역을 차례로 형성하는 단계, p+ 영역과 n+ 영역을 관통하고 제1형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, 트렌치 내에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 절연막 및 게이트 전극 위에 산화막을 형성하는 단계, 그리고 n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
게이트 전극 아래에 제1형 에피층이 위치할 수 있다.
제1형 에피층은 n형 에피층이고, 제2형 에피층은 p형 에피층일 수 있다.
제1형 에피층은 p형 에피층이고, 제2형 에피층은 n형 에피층일 수 있다.
이와 같이 본 발명의 실시예에 따르면, 반도체 소자의 초접합 구조의 제조 시 절연막은 배리어층을 이용하여 식각함에 따라, 높은 종횡비의 이방성 식각이 가능하므로, n형 에피층 및 p형 에피층의 두께를 종래에 비해 더 두껍게 할 수 있다. 이에 따라, 고전압용 전력 반도체 제조에 유리하다.
또한, n형 에피층 및 p형 에피층을 에피택셜 성장으로 형성함에 따라, PN 접합면이 굴곡되지 않는다.
도 1 내지 도 12는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 단면을 도시한 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면을 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이하에서는 도 1 내지 도 12를 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 1 내지 도 12는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 1에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 절연막(200)을 형성한 후, 제1 절연막(200) 위에 제1 배리어층(210)을 형성한다.
여기서, 제1 절연막(200)은 이산화규소(SiO2), 질화산화규소(SiON), 질화규소(SiN) 및 비정질탄소 중 어느 하나의 물질로 형성할 수 있다. 제1 배리어층(210)은 비정질탄소, 이산화규소, 질화규소, 질화물 및 금속 중 어느 하나의 물질로 형성할 수 있다.
제1 배리어층(210)은 제1 절연막(200)의 식각 시 우수한 식각 선택비를 가진다. n+형 탄화 규소 기판(100)의 제1면은 제1 부분(A)과 제1 부분(A)에 인접한 제2 부분(B)을 포함한다.
도 2에 도시한 바와 같이, 제1 배리어층(210)을 식각하여 제1 배리어층 패턴(215)을 형성한 후, 제1 배리어층 패턴(215)을 마스크로 하여 제1 절연막(200)을 식각하여 제1 절연막 패턴(205)을 형성한다. 이 때, n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)이 노출된다. 제1 절연막(200)은 제1 배리어층(210)을 이용하여 높은 종횡비의 이방성 식각이 가능하다. 이에 따라, 제1 절연막(200)의 두께에 제한이 없다.
도 3에 도시한 바와 같이, 제1 배리어층 패턴(215)을 제거한 후, 노출된 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A) 위에 제1 에피택셜 성장으로 n형 에피층(300)을 형성한다. 이 때, 제1 절연막 패턴(205)이 형성된 부분에는 에피택셜 성장이 이루어 지지 않는다. n형 에피층(300)은 제1 절연막 패턴(205) 사이에 위치하고, n형 에피층(300)의 높이는 제1 절연막 패턴(205)의 높이와 동일하다.
도 4에 도시한 바와 같이, n형 에피층(300) 및 제1 절연막 패턴(205) 위에 제2 절연막(220) 및 제2 배리어층(230)을 차례로 형성한다.
여기서, 제2 절연막(220)은 이산화규소(SiO2), 질화산화규소(SiON), 질화규소(SiN) 및 비정질탄소 중 어느 하나의 물질로 형성할 수 있다. 제2 배리어층(230)은 비정질탄소, 이산화규소, 질화규소, 질화물 및 금속 중 어느 하나의 물질로 형성할 수 있다.
도 5 및 도 6에 도시한 바와 같이, 제2 배리어층(230)을 식각하여 제2 배리어층 패턴(235)을 형성한 후, 제2 배리어층 패턴(235)을 마스크로 하여 제2 절연막(220)을 식각하여 제2 절연막 패턴(225)을 형성한다. 또한, 제2 배리어층 패턴(235)을 마스크로 하여 제1 절연막 패턴(205)을 식각하여 n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)을 노출시킨다. 여기서, 제2 절연막 패턴(225)은 n형 에피층(300) 위에 위치한다.
도 7에 도시한 바와 같이, 노출된 n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B) 위에 제2 에피택셜 성장으로 p형 에피층(400)을 형성한다. 이 때, 제2 절연막 패턴(225)이 형성된 부분에는 에피택셜 성장이 이루어 지지 않는다. p형 에피층(400)의 높이는 n형 에피층(300)의 높이와 동일하고, p형 에피층(400)은 n형 에피층(300) 사이에 위치하여, p형 에피층(400)과 n형 에피층(300)은 PN 접합을 이룬다. n형 에피층(300)과 p형 에피층(400)을 각각 제1 및 제2 에피택셜 성장으로 형성하기 때문에 PN 접합면이 굴곡되지 않는다.
도 8 및 도 9에 도시한 바와 같이, 제2 절연막 패턴(225)을 제거한 후, n형 에피층(300) 및 p형 에피층(400) 위에 p+ 영역(500)과 n+ 영역(600)을 차례로 형성한다.
도 10 및 도 11에 도시한 바와 같이, p+ 영역(500)과 n+ 영역(600)을 관통하고, n형 에피층(300)의 일부를 식각하여 트렌치(650)를 형성한 후, 트렌치(650) 내에 게이트 절연막(700)를 형성한 다음, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한다. 게이트 전극(800)을 트렌치(650)를 채운다. 게이트 전극(800) 아래에 n형 에피층(300)이 위치한다.
도 12에 도시한 바와 같이, 게이트 전극(800) 및 게이트 절연막(700) 위에 산화막(710)을 형성한 후, p+ 영역(500)의 일부, n+ 영역(600) 및 산화막(710) 위에 소스 전극(900)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
이와 같이, 제1 절연막(200)은 제1 배리어층(210)을 이용하여 식각함에 따라, 높은 종횡비의 이방성 식각이 가능하므로, 제1 절연막(200)의 제한이 없다. 이에, 제1 절연막(200)의 두께와 동일한 n형 에피층(300) 및 p형 에피층(400)의 두께를 종래에 비해 더 두껍게 할 수 있다. 이에, 고전압용 전력 반도체 제조에 유리하다.
이하에서는 도 13을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자에 대하여 설명한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 단면을 도시한 도면이다.
도 13에 도시한 바와 같이, 본 실시예에 따른 반도체 소자는 앞선 도 12에 따른 반도체 소자와 비교하여, 게이트 전극(800) 아래에 p형 에피층(400)이 위치하는 구조만 다를 뿐, 다른 구조는 동일하다.
즉, n+형 탄화 규소 기판(100)의 제1면에 제2 및 제1 에피택셜 성장으로 각각 p형 에피층(400)과 n형 에피층(300)을 형성한 후, n형 에피층(300) 및 p형 에피층(400) 위에 p+ 영역(500)과 n+ 영역(600)을 차례로 형성한다.
이어서, p+ 영역(500)과 n+ 영역(600)을 관통하고, p형 에피층(400)의 일부를 식각하여 트렌치(650)를 형성한 후, 트렌치(650) 내에 게이트 절연막(700)를 형성한 다음, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한다.
이어서, 게이트 전극(800) 및 게이트 절연막(700) 위에 산화막(710)을 형성한 후, p+ 영역(500)의 일부, n+ 영역(600) 및 산화막(710) 위에 소스 전극(900)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
이하에서는 도 14를 참고하여, 본 발명의 또 다른 실시예에 따른 반도체에 대하여 설명한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면을 도시한 도면이다.
도 14에 도시한 바와 같이, 본 실시예에 따른 반도체 소자는 도 12 및 도 13에 따른 반도체 소자와 다르게, 트렌치가 형성되어 있지 않다.
n+형 탄화 규소 기판(100)의 제1면에 n형 에피층(300) 및 p형 에피층(400)이 배치되어 있다. n형 에피층(300) 및 p형 에피층(400)은 에피택셜 성장으로 형성한다. 여기서, n형 에피층(300) 및 p형 에피층(400)의 형성은 앞선 실시예에서와 동일하게, 절연막 및 배리어층을 이용하여 형성한다.
n형 에피층(300) 및 p형 에피층(400) 위에는 p웰(well) 영역(450)이 배치되어 있고, p웰 영역(450) 위에 n+ 영역(600)과 p+ 영역(500)이 배치되어 있다.
n형 에피층(300), p웰 영역(450) 및 n+ 영역(600)의 일부 위에는 게이트 절연막(700)이 배치되어 있고, 게이트 절연막(700) 위에는 게이트 전극(800)이 배치되어 있다.
n+ 영역(600)의 일부 및 p+ 영역(500) 위에는 소스 전극(900)이 배치되어 있고, n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(950)이 배치되어 있다.
한편, 앞서 설명한 실시예들은 전력 반도체 중, 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)에 대해서 설명하였지만, 이에 한정되지 않고, 본 발명의 초접합 구조의 제조 방법은 다른 전력 반도체에도 적용될 수 있다.
즉, 본 실시예에 따른 초접합 구조의 제조 방법은 다이오드(diode), 양극성 접합 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor, IGBT) 및 사이리스터(thysistor) 등에도 적용될 수 있다.
이에 따라, n+형 탄화 규소 기판뿐만 아니라, p+형 탄화 규소 기판에도 본 실시예에 따른 초접합 구조의 제조 방법을 적용할 수도 있다.
또한, 탄화 규소 기판뿐만 이니라, 규소 기판, 질화갈륨(GaN) 기판에도 본 실시예에 따른 초접합 구조의 제조 방법이 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: 제1 절연막
210: 제1 배리어층 220: 제2 절연막
230: 제2 배리어층 300: n형 에피층
400: p형 에피층 450: p웰 영역
500: p+ 영역 600: n+ 영역
650: 트렌치 700: 게이트 절연막
710: 산화막 800: 게이트 전극
900: 소스 전극 950: 드레인 전극

Claims (9)

  1. n+형 탄화 규소 기판의 제1면에 제1 절연막 및 제1 배리어층을 차례로 형성하는 단계,
    상기 제1 배리어층을 식각하여 제1 배리어층 패턴을 형성하는 단계,
    상기 제1 배리어층 패턴을 마스크로 하여 상기 제1 절연막을 식각하여 상기 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 절연막 패턴을 형성하는 단계,
    상기 제1 배리어층 패턴을 제거한 후, 상기 노출된 n+형 탄화 규소 기판의 제1면의 상기 제1 부분 위에 제1 에피택셜 성장으로 제1형 에피층을 형성하는 단계,
    상기 제1형 에피층 및 상기 제1 절연막 패턴 위에 제2 절연막 및 제2 배리어층을 차례로 형성하는 단계,
    상기 제2 배리어층을 식각하여 제2 배리어층 패턴을 형성하는 단계,
    상기 제2 배리어층 패턴을 마스크로 하여 상기 제2 절연막을 식각하여 제2 절연막 패턴을 형성하고, 상기 제2 배리어층 패턴을 마스크로 하여 상기 제1 절연막 패턴을 식각하여 상기 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 단계, 그리고,
    상기 노출된 n+형 탄화 규소 기판의 제1면의 상기 제2 부분 위에 제2 에피택셜 성장으로 제2형 에피층을 형성하는 단계를 포함하고,
    상기 n+형 탄화 규소 기판의 제1면의 상기 제1 부분과 상기 n+형 탄화 규소 기판의 제1면의 상기 제2 부분은 서로 인접하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 절연막 패턴, 상기 제1형 에피층 및 상기 제2형 에피층의 두께는 동일한 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 제2 절연막 패턴은 상기 제1형 에피층 위에 위치하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 제1 절연막 및 상기 제2 절연막은 이산화규소, 질화산화규소, 질화규소 및 비정질탄소 중 어느 하나의 물질로 형성하는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 제1 배리어층 및 상기 제2 배리어층은 비정질탄소, 이산화규소, 질화규소, 질화물 및 금속 중 어느 하나의 물질로 형성하는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 제2형 에피층을 형성하는 단계 이후에
    상기 제2 절연막 패턴을 제거한 후, 상기 제1형 에피층 및 상기 제2형 에피층 위에 p+ 영역과 n+ 영역을 차례로 형성하는 단계,
    상기 p+ 영역과 상기 n+ 영역을 관통하고 상기 제1형 에피층의 일부를 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고
    상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 게이트 전극 아래에 상기 제1형 에피층이 위치하는 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 제1형 에피층은 n형 에피층이고, 상기 제2형 에피층은 p형 에피층인 반도체 소자의 제조 방법.
  9. 제7항에서,
    상기 제1형 에피층은 p형 에피층이고, 상기 제2형 에피층은 n형 에피층인 반도체 소자의 제조 방법.
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