JP2008182054A - 半導体装置 - Google Patents

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Abstract

【課題】高いアバランシェ耐量が得られる半導体装置を提供する。
【解決手段】第１の第１導電型半導体層と、第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、第２の第１導電型半導体層に隣接して第１の第１導電型半導体層の主面上に設けられ、第１の第１導電型半導体層の主面に対して略平行な横方向に第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、第２の第１導電型半導体層と第３の第２導電型半導体層との周期的配列構造の外側の終端部における第１の第１導電型半導体層の主面上に設けられた第６の第１導電型半導体層と、を備え、第２の第１導電型半導体層の不純物濃度は横方向に変化し、その横方向の中央が最も濃度が低く、第６の第１導電型半導体層の不純物濃度は、第２の第１導電型半導体層の中央の濃度以下である。
【選択図】図１

Description

本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した縦型の半導体装置に関する。
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを埋め込んだ構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層のそれぞれに含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗／耐圧トレードオフを実現することが可能であるが、このトレードオフを改善するためには、横方向ピッチが狭くて厚いスーパージャンクション構造（アスペクト比が高いピラー層）を形成しなければならない。
アスペクト比が高いピラー層を形成する方法として、トレンチを形成した後、トレンチ内を結晶成長により埋め込む方法がある（例えば、特許文献１）。これは、ｎ型半導体層中に周期的な複数のトレンチを形成し、そのトレンチ内をｐ型半導体層で埋め込むことで、スーパージャンクション構造を形成する。しかし、このようにしてスーパージャンクション構造を形成すると、電流を流すセル部と、セル部の外側に位置する終端部の両方に同一のスーパージャンクション構造が形成される。終端部は、縦方向と横方向の両方向に電圧が印加されるため、電界集中が起き易く、終端耐圧はセル耐圧よりも低くなる傾向にある。
終端耐圧がセル耐圧よりも低いと高電圧が印加された時に終端部でのみアバランシェ降伏が起こり、面積の小さい終端部では、大きなアバランシェ電流が流せずに素子が破壊してしまう。つまり、高いアバランシェ耐量を得ることができない。このため、終端耐圧をセル耐圧よりも高くすることで高いアバランシェ耐量を得るには、セル部と終端部とで異なるスーパージャンクション構造を形成するか、終端部にはスーパージャンクション構造を形成しないことが有効である。
特開２００４−２７３７４２号公報
本発明は、高いアバランシェ耐量が得られる半導体装置を提供する。
本発明の一態様によれば、第１の第１導電型半導体層と、前記第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、前記第２の第１導電型半導体層に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記第１の第１導電型半導体層の主面に対して略平行な横方向に前記第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、前記第３の第２導電型半導体層の上に設けられた第４の第２導電型半導体領域と、前記第４の第２導電型半導体領域の表面に選択的に設けられた第５の第１導電型半導体領域と、前記第５の第１導電型半導体領域及び前記第４の第２導電型半導体領域に接して設けられた第２の主電極と、前記第５の第１導電型半導体領域、前記第４の第２導電型半導体領域、及び前記第２の第１導電型半導体層の上に、絶縁膜を介して設けられた制御電極と、前記第２の第１導電型半導体層と前記第３の第２導電型半導体層との周期的配列構造の外側の終端部における前記第１の第１導電型半導体層の主面上に設けられた第６の第１導電型半導体層と、を備え、前記第２の第１導電型半導体層の不純物濃度は前記横方向に変化し、前記横方向の中央が最も濃度が低く、前記第６の第１導電型半導体層の不純物濃度は、前記第２の第１導電型半導体層の中央の濃度以下であることを特徴とする半導体装置が提供される。
本発明によれば、高いアバランシェ耐量が得られる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態に係る半導体装置についてパワーＭＯＳＦＥＴを一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
［第１の実施形態］
図１は本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。
高不純物濃度のｎ＋型シリコンからなる第１の第１導電型半導体層としてのドレイン層２の主面上に、ｎ型シリコンからなるｎ型ピラー層３ａと、ｎ−型シリコンからなるｎ−型ピラー層３ｂと、ｐ型シリコンからなるｐ型ピラー層４とが設けられている。
ｎ型ピラー層３ａ及びｎ−型ピラー層３ｂは、第２の第１導電型半導体層を構成する。ｐ型ピラー層４は、第３の第２導電型半導体層を構成する。これら第２の第１導電型半導体層３ａ、３ｂと、第３の第２導電型半導体層４とは、ドレイン層２の主面に対して略平行な横方向に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層３ａとｐ型ピラー層４とがｐｎ接合して隣接しており、ｎ型ピラー層３ａの間に、ｎ−型ピラー層３ｂがｎ型ピラー層３ａに接して設けられている。
すなわち、隣り合う一対のｐ型ピラー層４の間に設けられた第２の第１導電型半導体層は、一対のｐ型ピラー層４にそれぞれ隣接（ｐｎ接合）する一対のｎ型ピラー層３ａと、これら間に設けられｎ型ピラー層３ａよりも不純物濃度が低いｎ−型ピラー層３ｂとから構成される。したがって、第２の第１導電型半導体層の不純物濃度は、ドレイン層２の主面に対して略平行な横方向に変化しており、その横方向の中央（ｎ−型ピラー層３ｂ）が最も濃度が低い。ｐ型ピラー層４を挟んで設けられたｎ型ピラー層３ａは、ｐ型ピラー層４の下方でつながって断面凹状に形成され、そのつながった部分はドレイン層２に接している。
ｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ、ｐ型ピラー層４の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
本実施形態に係る半導体装置は、ｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ、ｐ型ピラー層４の周期的配列構造（スーパージャンクション構造）が形成されたセル部（素子部）と、このセル部を囲むようにセル部の外側に設けられた終端部とに大きく分けられる。
終端部におけるドレイン層２の主面上には、前述したｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ、ｐ型ピラー層４の周期的配列構造（スーパージャンクション構造）は設けられず、第６の第１導電型半導体層として、ｎ−型シリコンからなるｎ−層１０が設けられている。ｎ−層１０の不純物濃度は、第２の第１導電型半導体層の中央、すなわちｎ−型ピラー層３ｂの濃度よりも低いもしくは同等である。
セル部のｐ型ピラー層４の上には、第４の第２導電型半導体領域としてｐ型シリコンからなるベース領域５が設けられている。ベース領域５は、ｐ型ピラー層４と同様に、ｎ型ピラー層３ａに対して隣接してｐｎ接合している。ベース領域５の表面には、第５の第１導電型半導体領域としてｎ＋型シリコンからなるソース領域６が選択的に設けられている。
ｎ−型ピラー層３ｂ及びｎ型ピラー層３ａから、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、第２の主電極としてソース電極９が設けられている。ソース電極９は、ソース領域６及びベース領域５に接して電気的に接続されている。ドレイン層２の主面の反対側の面には、第１の主電極としてドレイン電極１が設けられ、ドレイン電極１はドレイン層２と電気的に接続されている。
終端部におけるｎ−層１０の表面には、第７の第２導電型半導体層としてｐ型シリコンからなるガードリング層１１が形成されている。図示では、ガードリング層１１は複数設けられているが、単数でもよい。ｎ−層１０、ガードリング層１１の表面は、例えば酸化シリコンからなるフィールド絶縁膜１２で覆われている。終端部表面にガードリング層１１を形成することで、最外ベース領域５ａ端部における電界集中を抑制し、高耐圧を実現する。
終端部の最外部におけるドレイン層２の主面上には、高電圧印加時に空乏層がダイシングラインまで到達しないように、フィールドストップ層１４〜１７が形成されている。各フィールドストップ層１４〜１７は、セル部におけるｎ型ピラー層３ａ、ｐ型ピラー層４、ｐ型ベース領域５、ｎ型ソース領域６と同時に形成することが可能である。すなわち、その場合、フィールドストップ層１６はｎ型ピラー層３ａと同時に形成されるｎ型シリコンからなり、フィールドストップ層１７はｐ型ピラー層４と同時に形成されるｐ型シリコンからなり、フィールドストップ層１５はｐ型ベース領域５と同時に形成されるｐ型シリコンからなり、フィールドストップ層１４はｎ型ソース領域６と同時に形成されるｎ型シリコンからなる。
第９の第１導電型半導体層としてのピラー状のｎ型フィールドストップ層１６は、第２の第１導電型半導体層３ａと同時に形成されるため、同様な不純物濃度プロファイルとなる。このため、ｎ型フィールドストップ層１６の不純物濃度は、ｐ型フィールドストップ層１７との接合部付近が最も高く、ｐ型ピラー層４との接合付近のｎ型ピラー層３ａの濃度と同じとなる。図では、ピラー状のフィールドストップ層１６、１７は１本で示しているが、２本以上の複数本のフィールドストップピラー層が形成されていても実施可能である。
フィールドストップ層１４、１５の表面上には、これらに接してフィールドストップ電極１３が設けられている。フィールドストップ電極１３もソース電極９と同時に形成することが可能である。
本実施形態では、第２の第１導電型半導体層３ａ、３ｂと、第３の第２導電型半導体層４とのスーパージャンクション構造は、セル部にのみ設けられ、終端部には設けていない。終端部には、第２の第１導電型半導体層３ａ、３ｂの横方向の中央、すなわちｎ−型ピラー層３ｂの濃度よりも低いもしくは同等の不純物濃度のｎ−層１０が設けられ、終端部で空乏層が伸びやすく、セル部よりも高い終端耐圧を実現することができる。これにより、アバランシェ降伏がセル部で起こり、大きなアバランシェ電流を流すことができる。つまり、高アバランシェ耐量を得ることができる。
すなわち、本実施形態では、セル部には、第２の第１導電型半導体層３ａ、３ｂと、第３の第２導電型半導体層４とのスーパージャンクション構造を形成することで、低オン抵抗を実現し、終端部には、低不純物濃度のｎ−層１０が形成されることでセル部よりも高い耐圧が得られて、高アバランシェ耐量を実現することが可能となる。
このような構造は、以下に、図２を参照して説明するように、低不純物濃度のｎ−層１０にトレンチＴ１を形成し、そのトレンチＴ１内にｎ型ピラー層３ａとｐ型ピラー層４を形成することで、セル部にのみスーパージャンクション構造を形成し、終端部はｎ−層１０とすることが可能となる。
このプロセスについて具体的に説明すると、まず、図２（ａ）に示すように、ｎ＋型のドレイン層（基板）２上に結晶成長されたｎ−層１０表面に、レジストや酸化膜をマスク１８として選択的に形成して例えばＲＩＥ（reactive ion etching）を行い、図２（ｂ）に示すようにトレンチＴ１を形成する。終端部にはｎ−層１０が残され、セル部におけるトレンチＴ１間にはｎ−型ピラー層３ｂが残される。
次いで、図２（ｃ）に示すように、トレンチＴ１内にｎ型ピラー層３ａを埋め込み、続いて、トレンチＴ１が完全に塞がる前に、図２（ｄ）に示すようにｐ型ピラー層４を埋め込む。これにより、トレンチＴ１内に、断面凹状のｎ型ピラー層３ａと、この内部に埋め込まれたｐ型ピラー層４が形成される。
その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて表面の平坦化を行い、図２（ｅ）に示すように、ｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ、ｐ型ピラー層４とが横方向に繰り返して配列された構造がセル部表面に露出され、以降、その表面上にＭＯＳゲート構造を形成することで図１に表す半導体装置が得られる。
従来、トレンチを形成してスーパージャンクション構造を得る方法として、ｎ型半導体層中にトレンチを形成し、そのトレンチ内をｐ型半導体層で埋め込むことでスーパージャンクション構造を得る方法があった。この場合、終端部にもトレンチを形成しないとセル部におけるｎ型ピラー層と同じ濃度のｎ型層が終端部に残り、高い耐圧が得られない。このような理由から、必然的に終端部にもスーパージャンクション構造を形成しなければならず、終端部で電界集中が起こりやすく、セル部よりも高い耐圧を得ることは困難である。
一方、本実施形態では、ひとつのトレンチＴ１内に、ｎ型ピラー層３ａとｐ型ピラー層４の両方を埋め込み成長で形成することで、終端部を低濃度のｎ−層１０とすることが可能である。これにより、セル部よりも高い終端耐圧を得ることができる。高い終端耐圧を得る為にｎ−層１０の不純物濃度は、ｎ型ピラー層３ａの１／５０〜１／１０程度であることが望ましい。
前述したプロセスによれば、セル部にメサ状にｎ−型ピラー層３ｂが残され、このｎ−型ピラー層３ｂと、トレンチＴ１内に埋め込まれるｎ型ピラー層３ａとから、１本のｐ型ピラー層４に対応する１本のｎ型ピラー層が構成され、そのｎ型ピラー層における横方向の中心の不純物濃度が低い構造となっている。すなわち、スーパージャンクション構造の動作としてみると、ｎ型ピラー層３ａとｎ−型ピラー層３ｂとが併せて一つのｎ型ピラー層として動作することになる。
セル部のスーパージャンクション構造と、終端部のｎ−層１０との境界において、最外周に位置するピラー幅が中央部のピラーに対して半分の幅になっていなくては、ｎ型ピラー層とｐ型ピラー層との不純物量のバランスが崩れて耐圧が低下してしまう。この点について、本実施形態に示すプロセスならば必然と、最外周に位置するｎ型ピラー層３ａとｐ型ピラー層４とは一つのトレンチＴ１内に、トレンチＴ１の中心に対して対称に形成され、すなわち、最外周に位置するｎ型ピラー層３ａの幅は、トレンチＴ１の片側の側壁に沿って形成される部分であり、セル中央部におけるｐ型ピラー層４間の２本のｎ型ピラー層３ａの半分の幅となるため、セル部と終端部との境界における耐圧が低下しない。
以上説明したように、本実施形態に示した構造は、低オン抵抗を有するスーパージャンクションＭＯＳＦＥＴにおいて、高アバランシェ耐量を実現することが可能である。
前述した実施形態において、トレンチＴ１を形成するためのエッチングが、ｎ−層１０とドレイン層２との境界でストップしなくとも実施可能である。ｎ型ピラー層３ａがドレイン層２と接するように形成されれば、オン抵抗は変わらないため、図３に示すように、トレンチ及びそのトレンチの底部に埋め込まれるｎ型ピラー層３ａがドレイン層２の表面よりも下方に到達するように形成されていても実施可能である。
また、絶縁膜７を介して制御電極８が対向するベース領域５表面に形成されるｎチャネルを介して、ソース電極９及びソース領域６からｎ型ピラー層３ａへ電子が流れるために、ベース領域５どうしに挟まれたＪＦＥＴ（Junction Field-Effect Transistor）領域の抵抗を低減するために、図４に示すように、ｎ型ピラー層３ａ及びｎ−型ピラー層３ｂの上部におけるベース領域５間の部分に、ｎ層１９を形成してもよい。
［第２の実施形態］
図５（ａ）は本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図であり、図５（ｂ）は図５（ａ）におけるｎ型ピラー層５３、ｐ型ピラー層５４、ｎ−層１０の不純物濃度を表す模式図である。図５（ｂ）において、横軸は図５（ａ）の断面構造における横方向位置に対応し、縦軸は不純物濃度を表す。
セル部におけるドレイン層２の主面上には、第２の第１導電型半導体層としてのｎ型ピラー層５３と、第３の第２導電型半導体層としてのｐ型ピラー層５４とが、ドレイン層２の主面に対して略平行な横方向に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。
一つのｐ型ピラー層５４の両側面に隣接（ｐｎ接合）するｎ型ピラー層５３は、ｐ型ピラー層５４の下方でつながった断面凹状に形成され、そのつながった部分はドレイン層２に接している。ｐ型ピラー層５４間に挟まれたｎ型ピラー層５３の不純物濃度は、後述するプロセスに起因して、図５（ｂ）に示すように、ドレイン層２の主面に対して略平行な横方向に変化しており、その横方向の中央が最も濃度が低い。
本実施形態においても、前述した第１の実施形態と同様、セル部にはｎ型ピラー層５３とｐ型ピラー層５４とのスーパージャンクション構造を形成することで、低オン抵抗を実現し、終端部にはｎ型ピラー層５３よりも低不純物濃度のｎ−層１０が形成されることでセル部よりも高い耐圧が得られて、高アバランシェ耐量を実現することが可能となる。
また、本実施形態では、図１に示す第１の実施形態と異なり、セル部にｎ−型ピラー層３ｂが無い。セル部にｎ−型ピラー層３ｂが無いことで、電子の流れる部分の平均濃度が高くなり、オン抵抗を低減することができる。
本実施形態の構造は図６に示すようなプロセスで形成することができる。
まず、図６（ａ）に示すように、ｎ＋型のドレイン層（基板）２上に結晶成長されたｎ−層１０表面に、レジストや酸化膜をマスク１８として選択的に形成して例えばＲＩＥを行い、図６（ｂ）に示すようにトレンチＴ２を形成する。終端部にはｎ−層１０が残される。
次いで、気相拡散法により、トレンチＴ２の内壁面からトレンチＴ２の周囲及び底部にｎ型不純物を導入し、図６（ｃ）に示すように、トレンチＴ２の周囲及び底部にｎ型ピラー層５３を形成する。続いて、図６（ｄ）に示すように、トレンチＴ２内にｐ型ピラー層５４を埋め込み成長させる。これにより、断面凹状のｎ型ピラー層５３と、このｎ型ピラー層５３に囲まれた部分に埋め込まれたｐ型ピラー層５４が形成される。
トレンチＴ２の側面から導入されたｎ型不純物は横方向に拡散して、隣のトレンチＴ２の側面から拡散してきたｎ型ピラー層５３と接する。したがって、トレンチＴ２間のｎ型ピラー層５３において、トレンチＴ２側面からの拡散距離が遠い横方向の中央の不純物濃度が、図５（ｂ）に示すように最も低くなる。
なお、ｎ型ピラー層を形成するにあたっては、トレンチＴ２内にｎ層を埋め込んでから横方向及び下方に拡散させる固相拡散を行っても同様な構造を形成することが可能である。また、トレンチＴ２側壁にｎ型不純物を斜め方向からイオン注入しても同様に形成可能である。これら方法によってｎ型ピラー層を形成した場合でも、ｎ型ピラー層の横方向の中央では不純物濃度が低くなる。
ｎ型ピラー層５３及びｐ型ピラー層５４を形成した後、ＣＭＰ法を用いて表面の平坦化を行い、図６（ｅ）に示すように、ｎ型ピラー層５３とｐ型ピラー層５４とが横方向に繰り返して配列された構造がセル部表面に露出され、以降、その表面上にＭＯＳゲート構造を形成することで図５に表す半導体装置が得られる。
前述したプロセスにより、本実施形態においても、終端部は、セル部よりも低濃度のｎ−層１０とすることが可能である。これにより、セル部よりも高い終端耐圧を得ることができる。
また、本実施形態のプロセスにおいても必然と、最外周に位置するｎ型ピラー層５３とｐ型ピラー層５４とは一つのトレンチＴ２の中心に対して対称に形成され、すなわち、最外周に位置するｎ型ピラー層５３の幅は、トレンチＴ２の片側に沿って形成される部分であり、必然的に、セル中央部におけるｎ型ピラー層５３の半分の幅となり、セル部と終端部との境界における耐圧が低下しない。
［第３の実施形態］
図７は本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図である。
ドレイン層２の主面上に、ｎ型ピラー層６３ａと、ｎ−型ピラー層６３ｂと、ｐ型ピラー層６４とが設けられている。ｎ型ピラー層６３ａ及びｎ−型ピラー層６３ｂは、本実施形態における第２の第１導電型半導体層を構成する。ｐ型ピラー層６４は、第３の第２導電型半導体層を構成する。これら第２の第１導電型半導体層６３ａ、６３ｂと、第３の第２導電型半導体層６４とは、ドレイン層２の主面に対して略平行な横方向に隣接（ｐｎ接合）して周期的に配列され、スーパージャンクション構造を構成している。ｎ型ピラー層６３ａとｐ型ピラー層６４とがｐｎ接合して隣接しており、ｎ型ピラー層６３ａの間に、ｎ−型ピラー層６３ｂがｎ型ピラー層６３ａに接して設けられている。
すなわち、隣り合う一対のｐ型ピラー層６４の間に設けられた第２の第１導電型半導体層は、一対のｐ型ピラー層６４にそれぞれ隣接（ｐｎ接合）する一対のｎ型ピラー層６３ａと、これら間に設けられｎ型ピラー層６３ａよりも不純物濃度が低いｎ−型ピラー層６３ｂとから構成される。したがって、第２の第１導電型半導体層の不純物濃度は、ドレイン層２の主面に対して略平行な横方向に変化しており、その横方向の中央（ｎ−型ピラー層６３ｂ）が最も濃度が低い。ｐ型ピラー層６４を挟んで設けられたｎ型ピラー層６３ａは、ｐ型ピラー層６４の下方でつながって断面凹状に形成され、そのつながった部分はドレイン層２に接している。
本実施形態では、ｐ型ピラー層６４の横方向の幅が、ドレイン層２の主面に対して略垂直な縦方向に変化しており、具体的には、ドレイン電極１からソース電極９に向かって、ｐ型ピラー層６４の幅が徐々に増大している。
すなわち、ｐ型ピラー層６４の幅が、ソース電極９側では広く、ドレイン電極１側では狭い。このような構造は、図２に示したトレンチＴ１形成工程において、ドレイン電極１からソース電極９に向かって徐々に幅が増大する側面テーパー状のトレンチＴ１を形成することで実現可能である。このような構造とすることで、ソース側とドレイン側の電界は小さくなり、更に高アバランシェ耐量を得ることができる。ｐ型ピラー層６４の幅が深さ方向で変化しているということは、局所的にｎ型ピラー層６３ａとｐ型ピラー層６４との不純物量のバランスが崩れていることになる。これにより、セル耐圧は低下するものの、アバランシェ降伏により大量のキャリアが発生してもスーパージャンクション構造の上下端の電界が小さいことで、負性抵抗が発生し難くなって、高アバランシェ耐量を得ることが可能となる。
なお、図７では、ｐ型ピラー層６４の幅が縦方向に変化している構造を示しているが、ｐ型ピラー層６４の不純物濃度がソース側では濃く、ドレイン側では薄い場合でも同様な効果が得られる。また、スーパージャンクション構造の不純物量は、ピラー幅と不純物濃度の積で決まる為、局所的な不純物量のアンバランスの効果は、ピラー幅と濃度のどちらか一方もしくは両方が変化していれば、同様な効果が得られる。
［第４の実施形態］
図８は本発明の第４の実施形態に係る半導体装置の構成を模式的に示す断面図である。
本実施形態が、図１に示す第１の実施形態と異なるのは、第１の第１導電型半導体層であるドレイン層２と、第２の第１導電型半導体層（ｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ）との間に、第８の第１導電型半導体層としてｎ型バッファー層２０が介在されている点である。ｎ型バッファー層２０の不純物濃度は、第２の第１導電型半導体層（ｎ型ピラー層３ａ、ｎ−型ピラー層３ｂ）の平均濃度よりも低い。
このような構造とすることにより、ｎ型バッファー層２０で保持できる電圧分だけ耐圧を増加させることが可能である。そして、高電圧印加時にｎ型バッファー層２０が徐々に空乏化されるため、スイッチング波形や内蔵ダイオードのリカバリー波形がソフトになる。
ｎ型バッファー層２０とｎ型ピラー層３ａの底部との位置関係は、トレンチのエッチング深さにより変化するが、ｎ型バッファー層２０とｎ型ピラー層３ａとが接していればオン抵抗は変わらない。このため、図９に示すように、ｎ型バッファー層２０中に到達するようにｎ型ピラー層３ａが形成されていても実施可能である。
［第５の実施形態］
図１０は本発明の第５の実施形態に係る半導体装置の構成を模式的に示す平面図である。
図１０は、図１の構造において、最外ベース領域５ａのコーナー部を示している。最外ベース領域５ａ端部は電界集中が起き易い為、平面パターンには大きな曲率をつける。このとき、スーパージャンクション構造も曲率に沿って形成しなければならない。
本実施形態では、ｎ型ピラー層３ａ及びｐ型ピラー層４が埋め込まれるトレンチＴ１のレイアウトによりスーパージャンクション構造の平面パターンを変化させることができる。すなわち、最外ベース領域５ａのコーナー部の曲率に沿うようにトレンチＴ１を形成する位置を階段状にずらして変化させて、スーパージャンクション構造を最外ベース領域５ａの内側にのみ形成することが可能である。そして、一つのトレンチＴ１の中にｎ型ピラー層３ａとｐ型ピラー層４を形成するため、トレンチＴ１内に埋め込むｎ型ピラー層３ａとｐ型ピラー層４との不純物濃度バランスが取れていれば、全体もバランスが取れていることになる。これにより、不純物濃度バランスに対して、トレンチパターンを自由に設計することができる。
［第６の実施形態］
図１１は本発明の第６の実施形態に係る半導体装置の構成を模式的に示す断面図である。
セル部におけるドレイン層２の主面上には、第２の第１導電型半導体層としてのｎ型ピラー層７３ａと、第３の第２導電型半導体層としてのｐ型ピラー層７４とが、ドレイン層２の主面に対して略平行な横方向に隣接（ｐｎ接合）して周期的に配列され、スーパージャンクション構造を構成している。
一つのｐ型ピラー層７４の両側面に隣接（ｐｎ接合）するｎ型ピラー層７３ａは、ｐ型ピラー層７４の下方でつながった断面凹状に形成され、そのつながった部分はドレイン層２に接している。
本実施形態においても、セル部にはｎ型ピラー層７３ａとｐ型ピラー層７４とのスーパージャンクション構造を形成することで、低オン抵抗を実現し、終端部にはｎ型ピラー層７３ａよりも低不純物濃度のｎ−層１０が形成されることでセル部よりも高い耐圧が得られて、高アバランシェ耐量を実現することが可能となる。
本実施形態の構造では、ｎ型ピラー層７３ａの濃度は一定である。これにより、オン時に電流経路として機能するｎ型ピラー層７３ａ全体に均等に電流が流れ易くなり、低オン抵抗が得られ易くなる。
本実施形態の構造は図１２に示すようなプロセスで形成することができる。
まず、図１２（ａ）に示すようにｎ＋型のドレイン層（基板）２上に結晶成長されたｎ−層１０における終端部表面上に形成されたレジストや酸化膜をマスク１８ａとして、セル部全体をエッチング除去する（図１２（ｂ））。終端部にはｎ−層１０が残される。
次いで、図１２（ｃ）に示すように、前記エッチング除去された部分にｎ層７３を埋め込み成長させる。次いで、ｎ層７３表面に、レジストや酸化膜をマスク１８ｂとして選択的に形成して例えばＲＩＥを行い、図１２（ｄ）に示すようにトレンチＴ３を形成する。これにより、セル部に、トレンチＴ３に隣接してｎ型ピラー層７３ａが形成される。
次いで、図１２（ｅ）に示すように、トレンチＴ３内にｐ型ピラー層７４を埋め込み成長させた後、ＣＭＰ法を用いて表面の平坦化を行い、図１２（ｆ）に示すように、ｎ型ピラー層７３ａとｐ型ピラー層７４とが横方向に繰り返して配列された構造がセル部表面に露出され、以降、その表面上にＭＯＳゲート構造を形成することで図１１に表す半導体装置が得られる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば、前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
また、プレナーゲート構造の断面構造を示したが、トレンチゲート構造を用いてもよい。
また、前述した素子終端構造に限定されることはなく、フィールドプレート構造、リサーフ構造など、どの様な終端構造を用いても本発明は実施可能である。
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（ＳＢＤ：Schottky Barrier Diode）やｐｉｎダイオードＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図。 同第１の実施形態に係る半導体装置の製造方法を表すプロセスフロー。 同第１の実施形態に係る半導体装置の変形例を模式的に示す断面図。 同第１の実施形態に係る半導体装置の他の変形例を模式的に示す断面図。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図。 同第２の実施形態に係る半導体装置の製造方法を表すプロセスフロー。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図。 本発明の第４の実施形態に係る半導体装置の構成を模式的に示す断面図。 同第４の実施形態に係る半導体装置の変形例を模式的に示す断面図。 本発明の第５の実施形態に係る半導体装置の構成を模式的に示す平面図。 本発明の第６の実施形態に係る半導体装置の構成を模式的に示す断面図。 同第６の実施形態に係る半導体装置の製造方法を表すプロセスフロー。
符号の説明
１…第１の主電極、２…第１の第１導電型半導体層、３ａ，３ｂ…第２の第１導電型半導体層、４…第３の第２導電型半導体層、５…第４の第２導電型半導体領域、６…第５の第１導電型半導体領域、８…制御電極、９…第２の主電極、１０…第６の第１導電型半導体層

Claims (5)

  1. 第１の第１導電型半導体層と、
    前記第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、
    前記第２の第１導電型半導体層に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記第１の第１導電型半導体層の主面に対して略平行な横方向に前記第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、
    前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、
    前記第３の第２導電型半導体層の上に設けられた第４の第２導電型半導体領域と、
    前記第４の第２導電型半導体領域の表面に選択的に設けられた第５の第１導電型半導体領域と、
    前記第５の第１導電型半導体領域及び前記第４の第２導電型半導体領域に接して設けられた第２の主電極と、
    前記第５の第１導電型半導体領域、前記第４の第２導電型半導体領域、及び前記第２の第１導電型半導体層の上に、絶縁膜を介して設けられた制御電極と、
    前記第２の第１導電型半導体層と前記第３の第２導電型半導体層との周期的配列構造の外側の終端部における前記第１の第１導電型半導体層の主面上に設けられた第６の第１導電型半導体層と、
    を備え、
    前記第２の第１導電型半導体層の不純物濃度は前記横方向に変化し、前記横方向の中央が最も濃度が低く、
    前記第６の第１導電型半導体層の不純物濃度は、前記第２の第１導電型半導体層の中央の濃度以下であることを特徴とする半導体装置。
  2. 前記第３の第２導電型半導体層の幅もしくは不純物濃度が、前記第１の第１導電型半導体層の主面に対して略垂直な縦方向に変化しており、
    前記第１の主電極から前記第２の主電極に向かって、前記第３の第２導電型半導体層の幅及び濃度の少なくともいずれか一方が増大していることを特徴とする請求項１記載の半導体装置。
  3. 前記終端部における前記第６の第１導電型半導体層の表面に、単数もしくは複数の第７の第２導電型半導体層が設けられたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に、第８の第１導電型半導体層が介在され、
    前記第８の第１導電型半導体層の不純物濃度は、前記第２の第１導電型半導体層の平均濃度よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記終端部の最外部における前記第１の第１導電型半導体層の主面上に、第９の第１導電型半導体層が設けられ、
    前記第９の第１導電型半導体層の不純物濃度のピークは、前記第２の第１導電型半導体層の不純物濃度のピークと同等であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
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